DE102006058010B4 - Halbleiterbauelement mit Hohlraumstruktur und Herstellungsverfahren - Google Patents

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Abstract

Verfahren zur Herstellung von Bauelementen, umfassend:
Herstellung von Hohlraumstrukturen (4, 5) auf einem Wafer (1);
Trennen des Wafers (1) zu mindestens zwei Chips (11);
Bedecken der mindestens zwei Chips (11) mit Vergussmasse, wobei eine Oberfläche der Vergussmasse bereichsweise durch Oberseiten (10) der Hohlraumstrukturen (4, 5) gebildet wird, die Oberseiten (10) der Hohlraumstrukturen (4, 5) von Vergussmasse nicht bedeckt werden und die den aktiven Oberflächen der Chips (11) gegenüberliegenden Chipoberflächen von Vergussmasse bedeckt werden; und
Separieren der mindestens zwei Chips (11) durch Trennen der Vergussmasse.

Description

  • Die Erfindung bezieht sich auf Halbleiterbauelemente mit Hohlraumstrukturen.
  • Viele Chips, insbesondere solche mit elektromechanischen Systemen, benötigen zur Funktionssicherung einen Hohlraum. Zur Erzeugung eines solchen Hohlraums sind verschiedene Techniken bekannt. Es ist möglich, die Wände des Hohlraums durch Strukturierung einer Schicht zu erzeugen, den Wafer anschließend in einzelne Chips aufzutrennen und dann den Hohlraum durch Aufbringen eines Deckels auf die Hohlraumwände zu verschließen. Eine andere Möglichkeit besteht darin, zur Herstellung der Hohlraums einen weiteren Wafer zu verwenden, in dessen Oberfläche Vertiefungen eingebracht sind, die beim Zusammenfügen der beiden Wafer Hohlräume über der aktiven Oberfläche des ersten Wafers bilden.
  • Die Druckschrift EP 1 065 716 A2 offenbart ein Verfahren zur Herstellung eines Chipgebindes, welches das Aufbringen einer Haftschicht über einem dielektrischen Film mit elektrischen Kontaktstrukturen, das selektive Entfernen der Haftschicht und Teile des dielektrischen Films, das Aufsetzen von Halbleiterchips mit empfindlichen Bauteilen auf die strukturierte Haftschicht, das Einbringen von Vias in die dielektrische Schicht und das Häusen der Halbleiterchips beinhaltet. Die empfindlichen Regionen werden dabei in Hohlräumen eingeschlossen.
  • Die Druckschrift US 6,969,945 B2 offenbart eine Vorrichtung mit einem Oberflächenwellenbauteil, welches auf einem piezoelektrischen Substrat aufgebracht ist. Das Oberflächenwellenbauteil ist in einer Hohlraumstruktur eingeschlossen und das Substrat ist mit Gußmaterial eingehäust. Elektroden stellen elektrischen Kontakt zwischen dem Substrat und der Außenseite des Gehäuses bereit.
  • Die Druckschrift EP 1 189 272 A1 offenbart zumindest zwei elektrische Elemente, welche auf Verdrahtungsmustern angeordnet sind und von einem Gussmaterial eingehäust sind. Oberseiten des Gussmaterials schließen bündig mit Oberseiten der elektrischen Elemente ab. Auf aktiven Oberflächen der elektrischen Elemente befinden sich elektromechanische Bauteile, welche in Hohlraumstrukturen auf den aktiven Oberflächen der elektrischen Elemente eingeschlossen sind.
  • Die Druckschrift EP 0 794 616 A2 offenbart ein elektronisches Element mit elektromechanischen Bauteilen auf einer aktiven Oberfläche des elektronischen Elementes. Die elektromechanischen Bauteile sind in einer Hohlraumstruktur eingeschlossen. Das elektronische Element ist auf einem Träger aufgebracht und der Träger und das elektronische Element sind mit einem Gussmaterial eingehäust.
  • Die Druckschrift DE 102 16 267 B4 offenbart ein Verfahren zum Herstellen eines Gehäuses für einen Chip mit einer mikromechanischen Struktur. Dabei werden auf einer photolithographisch strukturierbaren Schicht Kontaktelemente gebildet. Auf einem Chip mit mikromechanischen Bauteilen wird eine weitere photolithographische Schicht strukturiert aufgebracht. Durch Zusammenfügen der photolithographisch strukturierbaren Schicht und der weiteren photolithographisch strukturierbaren Schicht auf dem Chip wird eine Hohlraumstruktur erzeugt, die die mikromechanischen Bauteile einschließt.
  • Die Druckschrift EP 0 939 485 A1 offenbart eine Chipvorrichtung mit einem Chip, welcher eine mikromechanische Struktur auf einer aktiven Oberfläche aufweist. Der Chip wird mit Hügelelektroden versehen und auf einem Träger aufgebracht, so dass die mikromechanische Struktur von einem Hohlraum eingeschlossen wird. Der Chip und der Träger werden von einem Gussmaterial eingehäust.
  • Die Druckschrift DE 103 10 615 B3 offenbart einen Biochip, welcher einen Halbleiterchip mit Mikrostrukturen auf einer Oberseite umfasst. Dabei werden Abdeckungen auf die Mikrostrukturen aufgesetzt, so dass die Mikrostrukturen und die Abdeckungen Hohlräume auf dem Halbleiterchip bilden.
  • Die Druckschrift WO 2006/101270 A1 offenbart eine Vielzahl von Sensorpackages, welche auf einem gemeinsamen Träger angeordnet sind. Dabei wird ein Gussmaterial auf den Packages aufgebracht, so dass die Oberfläche der Sensorpackages von Gussmaterial frei bleibt.
  • Vor diesem Hintergrund besteht die Aufgabe ein verbessertes Verfahren zur Herstellung von Bauelementen vorzusehen, bei welchem Hohlraumstrukturen auf einem Wafer hergestellt werden. Der Wafer wird in mindestens zwei Chips getrennt. Die zwei Chips werden mit Vergussmasse bedeckt, wobei eine Oberfläche der Vergussmasse bereichsweise durch Oberseiten der Hohlraumstrukturen gebildet wird, die Oberseiten der Hohlraumstrukturen von Vergussmasse nicht bedeckt werden und die den aktiven Oberflächen der Chips gegenüberliegenden Chipoberflächen von Vergussmasse bedeckt werden. Durch Trennen der Vergussmasse werden mindestens zwei Chips separiert.
  • Gemäß einem Aspekt ist eine Vorrichtung vorgesehen, die mehrere gemeinsam in Gussmasse aufgenommene Chips aufweist, auf welchen Hohlraumstrukturen angeordnet sind, wobei eine Oberfläche der Gussmasse bereichsweise durch Oberseiten der Hohlraumstrukturen gebildet wird, die Oberseiten der Hohlraumstrukturen von Gussmasse nicht bedeckt sind und die den aktiven Oberflächen der Chips gegenüberliegenden Chipoberflächen von Gussmasse bedeckt sind.
  • Gemäß einem anderen Aspekt ist ein Verfahren zur Herstellung von Bauelementen vorgesehen, bei dem Hohlraumstrukturen auf einem Wafer hergestellt werden, der Wafer in mindestens zwei Chips getrennt wird, die Chips mit Vergussmasse bedeckt werden und Kontaktelemente nach dem Bedecken der Chips mit Vergussmasse ausgebildet werden. Dabei erstrecken sich die Kontaktelemente jeweils vom Chip zur Oberseite der Hohlraumstruktur. Danach werden die mindestens zwei Chips durch Trennen der Vergussmasse separiert.
  • Die Erfindung wird nachfolgend in beispielhafter Weise unter Bezugnahme auf die Zeichnungen näher erläutert. In diesen zeigt:
  • 1 eine schematische Schnittdarstellung eines Wafers mit über der aktiven Fläche des Wafers angeordneten Hohlraumstrukturen;
  • 2 eine schematische Schnittdarstellung der in 1 gezeigten Anordnung nach der Erzeugung von Kontaktelementen;
  • 3 eine schematische Schnittdarstellung der in 2 gezeigten Anordnung nach der Trennung des Wafers in einzelne Chips mit darauf angeordneten Hohlraumstrukturen;
  • 4 eine schematische Schnittdarstellung von zwei in 3 gezeigten Chips, die auf einem Träger platziert sind;
  • 5 eine schematische Schnittdarstellung der in 4 dargestellten Anordnung nach einem Verguss mit Gussmasse zur Herstellung einer Gussscheibe;
  • 6 eine schematische Schnittdarstellung des in 5 gezeigten Teilbereichs der Gussscheibe nach einer Entfernung des Trägers;
  • 7 eine schematische Schnittdarstellung des in 6 gezeigten Teilbereichs der Gussscheibe nach der Erzeugung einer Umverdrahtungsstruktur in Dünnfilm-Technik;
  • 8 eine schematische Schnittdarstellung der in 7 gezeigten Anordnung nach dem Anbrin gen von Lotkugeln an Außenanschlussflächen der Verdrahtungsstruktur und einem Trennen der Gussscheibe in einzelne Chip-Packages;
  • 9–14 schematische Schnittdarstellungen weiterer Ausführungsbeispiele von Chip-Packages;
  • 15A–15B schematische Schnittdarstellungen zur Erläuterung eines Herstellungsverfahrens für Hohlraumstrukturen; und
  • 16 ein Flussdiagramm zur Erläuterung eines Herstellungsverfahrens eines Chip-Packages.
  • Im Folgenden werden Bauelemente mit einem in Gussmasse eingebetteten Chip beschrieben. Dabei können die Chips von unterschiedlichster Art sein und beispielsweise elektrische oder elektromechanische Funktionselemente im Bereich ihrer aktiven Fläche enthalten. Die Chips können als sogenannte MEMS (Micro-Electro-Mechanical Systems) ausgeführt sein, wobei mikromechanische Strukturen wie beispielsweise Brücken, Membranen oder Zungenstrukturen vorgesehen sein können. Die Chips können als Sensoren oder Aktoren ausgeführt sein, beispielsweise BAW-Filter (Bulk Acoustic Wave), Drucksensoren, Beschleunigungssensoren, Rotationssensoren, Mikrofone und vieles mehr. Chips, in welche solche Funktionselemente eingebettet sind, umfassen in der Regel elektronische Schaltungen, die zur Ansteuerung der Funktionselemente dienen oder Signale, die von den Funktionselementen erzeugt werden, weiterverarbeiten. Die im Hohlraum untergebrachten Funktionselemente können wie der Chip aus Halbleiter-Material bestehen, aber auch aus anderen Materialien, wie z. B. Isolatoren, Kunststoffen oder Metallen, hergestellt sein.
  • Wie im Folgenden anhand von Beispielen noch näher erläutert, können Multichip-Bauelemente mit mehreren Funktionselementen, beispielsweise die Kombination von zwei BAW-Filtern mit glei cher oder geringfügig gegeneinander verstimmter Resonanzfrequenz, vorgesehen sein. Es können in einem Bauelement neben dem Chip mit darauf angebrachter Hohlraumstruktur auch andere Chips und/oder passive elektronische Baueteile integriert sein. Beispielsweise können in einem Multichip-Bauelement ein Chip mit Hohlraumstruktur zur Realisierung der MEMS-Funktionalität (beispielsweise ein BAW-Filter) und ein Chip ohne Hohlraumstruktur zur Signalerzeugung/Signalauswertung (beispielsweise ein LNA (Low Noise Amplifier)) vorgesehen sein. Neben der im Folgenden noch näher beschriebenen Realisierung der Hohlraumstruktur aus einem Polymer kann die Hohlraumstruktur auch aus anderen Materialien, beispielsweise einem Halbleiter-Material oder einem Isolator, z. B. Glas, bestehen.
  • 1 zeigt einen Halbleiter-Wafer 1, an dessen aktiver Oberfläche 2 gegen Umwelteinflüsse zu schützende Strukturen, beispielsweise elektromechanische Funktionselemente 3, ausgebildet sind. Die Funktionselemente 3 befinden sich jeweils in Hohlräumen 4, die in einer verhältnismäßig dicken (z. B. etwa 60 μm) Schicht 6 ausgebildet sind, welche zuvor auf die aktive Oberfläche 2 des bereits prozessierten Halbleiter-Wafers 1 aufgebracht wurde.
  • Die Hohlräume 4 werden im Wafer-Verbund hergestellt. Dies kann beispielsweise dadurch erfolgen, dass für die Schicht 6 ein Polymer-Material verwendet und fototechnisch strukturiert wird. Die Erzeugung der Hohlräume 4 in einer Polymer-Schicht 6 wird später anhand der 15A bis 15E in beispielhafter Weise erläutert. In 16 ist die Hohlraumherstellung mit dem Schritt S1 bezeichnet.
  • Ferner können in der Schicht 6 fotolithografisch Freibereiche 8 hergestellt werden, in welchen Wafer-Metallisierungen 7 erzeugt werden, die mit einem oder mehreren elektromechanischen Funktionselementen 3 in elektrisch leitender Verbindung (nicht dargestellt) stehen und somit Anschlussberei che für den Betrieb der elektromechanischen Funktionselemente 3 bilden.
  • 2 zeigt das Auffüllen der Freibereiche 8 oberhalb der Wafer-Metallisierungen 7 mit einem Kontaktelement 9. Das Kontaktelement 9 erstreckt sich von der Wafer-Metallisierung 7 bis zur Oberseite 10 der Schicht 6 und kann, wie in 2 dargestellt, etwas über die Oberseite 10 der Schicht 6 hinausragen und den oberen Rand der Schicht 6 umgreifen. Das Kontaktelement 9 kann beispielsweise durch einen galvanischen Prozess ("electroplating") in einer galvanischen Zelle mit Stromfluss oder durch eine stromlose, selektive Abscheidung ("electroless metallization") eines geeigneten Metalls, z. B. Nickel, aus einem Bad auf der Wafer-Metallisierung 7 erzeugt werden. Beide Prozesse werden ebenfalls im Wafer-Verbund durchgeführt. Alternativ ist es auch möglich, auf die Erzeugung der Kontaktelemente 9 zu dem in 2 dargestellten Zeitpunkt zu verzichten und entsprechende Kontaktstrukturen erst später, nach Erzeugung einer Umverdrahtungsstruktur (siehe z. B. 7), zu erzeugen.
  • Gemäß 3 wird der Wafer 1 mit der darauf angeordneten strukturierten Schicht 6 in einzelne Chips 11 aufgetrennt. Dabei entstehen Hohlraumgehäuse 5. Die Vereinzelung in Chips 11 kann auf einer Folie 12 erfolgen, welche zuvor an der Rückseite des Wafers 1 angebracht wurde. In 16 ist dieser Verfahrensschritt mit S2 bezeichnet.
  • Es wird darauf hingewiesen, dass die Strukturierung der Außenwände des Hohlraumgehäuses 5 nicht notwendigerweise durch die Vereinzelung in Chips 11 erfolgen muss, sondern genauso wie die Erzeugung der Freibereiche 8 fotolithographisch im Wafer-Verbund durchgeführt werden kann. Dadurch kann eine beliebige Umfangsform der Hohlraumgehäuse 5 erreicht werden, und insbesondere können die Hohlraumgehäuse 5 so dimensioniert werden, dass sie nur über einem Teilbereich der Chipfläche angeordnet sind. Beispielsweise kann eine Strukturie rung der Schicht 6 entlang der für die Chip-Vereinzelung vorgesehenen Trennungslinien vorgenommen werden. Dies bewirkt, dass die Schicht 6 bei der Chip-Vereinzelung mechanisch nicht beansprucht wird. Zwischen dem äußeren Rand des Chips 11 und der Konturlinie des Hohlraumgehäuses 5 kann in diesem Fall ein rahmenartig umlaufender Freiraum vorhanden sein.
  • Die Herstellung der Hohlräumgehäuse 5 und Wafer-Metallisierungen 7 durch geeignetes Strukturieren einer Schicht 6 stellt ein kostengünstiges Verfahren dar, da im Wesentlichen lediglich Schichtabscheidungs- und Fotolithografietechniken eingesetzt werden müssen und die Erzeugung der Hohlräume 4 im Wafer-Verbund erfolgt. Die Hohlraumgehäuse 5 können jedoch auch in anderer Weise erzeugt werden, z. B. indem ein zweiter Wafer (z. B. aus Glas oder einem Halbleiter-Material) mit geeigneten Vertiefungen versehen wird und so mit dem Halbleiter-Wafer 1 zusammengefügt wird, dass die Vertiefungen die Hohlräume 4 bilden. In diesem Fall können Wafer-Metallisierungen 7 z. B. durch ein Freiätzen entsprechender Bereiche in dem als Abdeckung eingesetzten zweiten Wafer realisiert werden.
  • Gemäß 4 werden die Chips 11 dann auf einem Träger 13 platziert. Der Träger 13 kann aus einem Trägermaterial 14 (beispielsweise Metall, Silizium, Glas oder ein Polymer) und einer darüber verlaufenden Klebeschicht 15 aufgebaut sein. Die Chips 11 werden unter Abstand zueinander mit der Oberseite 10 des Hohlraumgehäuses 5 auf die Klebeschicht 15 des Trägers 13 aufgebracht. Anschließend werden die auf dem Träger 13 angeordneten Chips 11 mit Hohlraumgehäuse 5 mit einer Gussmass ("mold compound") vergossen (auch als „overmolding" bezeichnet), siehe 5 und Schritt S3 in 16. Nach dem Aushärten des so gebildeten Gusskörpers, der im folgenden als Gussscheibe 16 bezeichnet wird (im Englischen auch als "reconstituted wafer" oder "artificial wafer" bezeichnet), wird die Gussscheibe 16 von dem Träger 13 gelöst, siehe 6. Dies kann beispielsweise durch Zuführen von Energie (z. B. Erwärmung) erfolgen, falls eine durch Energiezufuhr lösbare die Klebeschicht 15 verwendet wird.
  • Es wird darauf hingewiesen, dass durch den Verguss-Schritt der Deckenbereich des Hohlraumgehäuses 5 nicht mechanisch belastet wird, da die Oberseite 10 des Hohlraumgehäuses 5 nicht mit Gussmasse umgossen wird. Dadurch kann verhindert werden, dass das Hohlraumgehäuse 5 durch den Verguss-Schritt zusammengedrückt wird, was bei einem Umspritzen des gesamten Hohlraumgehäuses 5 z. B. bei einem aus Polymer-Material bestehenden Hohlraumgehäuse 5 sehr leicht auftreten kann. Die freien (d. h. nicht abgestützten) Seitenwandbereiche des Hohlraumgehäuses 5 sind kürzer als der freie (d. h. nicht abgestützte) Deckenbereich des Hohlraumgehäuses 5 und können darüber hinaus stärker ausgeführt sein, sodass im von Gussmasse umgegebenen Seitenwandbereich keine Beschädigung durch den Vergussvorgang auftritt.
  • Vor dem Vereinzeln der Gussscheibe 16 in Chip-Packages können weitere Prozess-Schritte im „Gussscheiben-Verbund" durchgeführt werden. Solche Prozesse sind besonders kostengünstig durchführbar, da die noch gemeinsamen in der Gussscheibe 16 vorliegenden Chip-Packages gleichzeitig prozessiert werden können. Die Gussscheibe 16 bildet gleichsam einen künstlichen Wafer, auf welchen die aus der WLP (Wafer Level Packaging) Technologie bekannten Fertigungsschritte übertragen werden können. In der WLP-Technologie werden alle vor dem Trennen eines Wafers in Chips durchgeführten Prozesse auf Wafer-Ebene durchgeführt. In Analogie zu der WLP-Technologie kann vorliegend vorgesehen sein, dass nach der Herstellung der Gussscheibe 16 sämtliche vor dem Vereinzeln der Gussscheibe 16 in Chip-Packages durchgeführten Prozesse auf „Gussscheiben-Ebene", d. h. an der intakten Gussscheibe für alle Chip-Packages gemeinsam, ausgeführt werden.
  • 7 zeigt, wie mittels einer auf die Gussscheibe 16 angewandeten Dünnfilm-Technologie die Kontaktelemente 9 der Chips 11 in darüber liegenden Polymer-Schichten 20, 21 umverdrahtet werden. Zunächst wird die erste Polymerschicht 20, z. B. durch Schleuderbeschichtung ("spin coating"), auf der Oberfläche der Gussscheibe 16 aufgebracht. Anschließend wird die erste Polymerschicht 20, z. B. photolithographisch strukturiert, sodass Kontaktierungsöffnungen zu den Kontaktelementen 9 geschaffen werden. Anschließend wird eine erste Metallisierungsschicht abgeschieden und photolithographisch zu Leitungsbahnen (Verdrahtungsleitungen 23) strukturiert. Anschließend wird eine zweite Polymerschicht 21 auf den Verdrahtungsleitungen 23 abgeschieden und ebenfalls strukturiert, sodass Öffnungen zu den Verdrahtungsleitungen 23 erzeugt werden. Es folgt ein weiterer Metallisierungs- und Strukturierungsschritt für Außenanschlüsse, mit denen Außenanschlussflächen 22 erzeugt werden. Durch die Öffnungen der zweiten Polymershicht 21 sind die Außenanschlussflächen 22 mit den Verdrahtungsleitungen 22 und somit mit den Kontaktelementen 9 elektrisch verbunden.
  • Durch die verwendete Dünnschichttechnik können die Polymer-Schichten 20, 21 und Metallisierungsschichten sehr dünn und die Strukturierung sehr fein sein. Typischerweise sind die Polymer-Schichten 5 bis 20 Mikrometer und die Metallisierungsschichten 2 bis 15 Mikrometer dick. Die Polymer-Schichten 20, 21 bestehen z. B. aus Polyimid und werden durch ein Abscheidungsverfahren, z. B. Schleuderbeschichtung ("spin coating"), auf derjenigen Oberfläche der Gussscheibe 16 abgelagert, die gebietsweise durch die Oberseiten 10 der Hohlraumgehäuse 5 gebildet ist. Die Kontaktierung der Chips 11 mittels Dünnschichttechnik ist in 16 als Schritt S4 veranschaulicht.
  • Sofern anders als in 2 dargestellt die Kontaktelemente 9 nicht bereits in die Freibereiche 8 eingebracht wurden, kann die Kontaktierung der Wafer-Metallisierungen 7 mit den Verdrahtungsleitungen 23 auch noch nachträglich vorgenommen werden. Zu diesem Zweck können die Polymer-Schichten 20, 21 an den richtigen Stellen fototechnisch geöffnet und nachträglich mit einer Kontaktelement-Metallisierung gefüllt werden.
  • Für die Umverdrahtung stehen auch Bereiche des Chip-Packages außerhalb der Chip-Kontur zur Verfügung, d. h. die Außenanschlussflächen 22 können teil- oder ganzflächig außerhalb der Konturlinie („footprint") des Chips 11 liegen.
  • Anschließend können Lotdepots bzw. Lotkugeln 24 an den Außenanschlussflächen 22 angebracht werden. Dieser als „ball attach" bezeichnete Vorgang erfolgt ebenfalls vorzugsweise an der intakten Gussscheibe 16 und kann z. B. über Schablonen vorgenommen werden, die Lotmaterial an den richtigen Stellen auf die Außenanschlussflächen 22 applizieren.
  • Gegebenenfalls nach Vornahme weiterer Prozess-Schritte wird die Gussscheibe 16 in einzelne Chip-Packages 25 aufgetrennt, siehe 8 und Schritt S5 in 16. Die Chip-Packages 25 können rückseitig und an ihren Seitenwandbereichen 26 aus Gussmasse bestehen. Wie bereits erwähnt, können die Außenanschlussflächen 22 über die Chip-Kontur hinausragen oder vollständig außerhalb dieser liegen, wobei durch die Breite des Seitenwandbereichs 26 die für die Umverdrahtung erreichbare Dimensionsvergrößerung der für die Package-Kontaktierung zur Verfügung stehenden Fläche bestimmt wird. Eine aus der Chip-Kontur herausführende Umverdrahtung wird auch als „fan-out” bezeichnet, das Chip-Package 25 kann infolgedessen als „fanout wafer level package" bezeichnet werden.
  • 9 zeigt ein Chip-Package 25.1, das sich von dem in 8 gezeigten Chip-Package 25 im Wesentlichen dadurch unterscheidet, dass eine größere Anzahl von Außenanschlussflächen 22 vorgesehen sind, wobei eine erste Reihe von Außenanschlussflächen 22 unterhalb des Chips 11 und eine zweite Reihe von Außenanschlussflächen 22 seitlich außerhalb des Chips 11 angeordnet sind.
  • 10 zeigt ein Chip-Package 25.2, das sich von dem in 8 gezeigten Chip-Package 25 im Wesentlichen dadurch unterscheidet, dass auf dem Chip 11 mehrere Hohlraumgehäuse 5 bzw. ein Hohlraumgehäuse 5 mit mehreren Hohlräumen 4 angeordnet ist.
  • Eine weitere Variante besteht darin, einen Durchgang 30 vorzusehen, welcher durch die Polymer-Schichten 20, 21 sowie den Deckenbereich des Hohlraumgehäuses 5 hindurchläuft und somit den Hohlraum 4 mit der Umgebung verbindet. Der Durchgang 30 kann beispielsweise durch Fotostrukturierung erzeugt werden. Diese in 11 dargestellte Variante eines Chip-Packages 25.2 ist beispielsweise für Drucksensoren geeignet.
  • 12 zeigt ein Chip-Package 25.3 ohne Umverdrahtungsstruktur. Bei dieser Ausführungsform kann keine Vergrößerung der Anschlussgeometrie erreicht werden. Die Lotkugeln 24 werden direkt an den Endflächen der Kontaktelemente 9 angebracht, wobei die Anbringung in der bereits beschriebenen Weise an der noch intakten Gussscheibe 16 erfolgen kann. Eine weitere in 13 dargestellte Ausgestaltung verzichtet auch auf das Anbringen von Lotkugeln an den Endflächen der Kontaktelemente 9. Das in 13 dargestellte Chip-Package 25.4 kann mittels eines Reflow-Prozesses direkt an einer Platine bzw. PCB (Printed Circuit Board) befestigt werden, auf welcher zuvor z. B. durch einen geeigneten Lotpastendruck an den richtigen Stellen Lotmaterial aufgebracht wurde.
  • Als weitere Ausgestaltung sind SiP (System-in-Package)-Module realisierbar, welche in einem Chip-Package 25.5 mehrere Chips 11 oder einen einzigen Chip 11 und weitere passive bzw. diskrete Bauelemente enthalten können. 14 zeigt ein Beispiel für ein solches SiP-Modul. Die beiden Chips 11 sind elektrisch über eine gemeinsame Umverdrahtungsstruktur, die gegebenenfalls auch gemeinsame Außenanschlussflächen 22 aufweisen kann, elektrisch miteinander gekoppelt. Es ist auch möglich, dass die Chips 11 keine elektrisch gekoppelte Um verdrahtungsstruktur aufweisen und z. B. über andere Mechanismen (mechanisch, magnetisch usw.) miteinander Wechselwirken. Ferner kann auch vorgesehen sein, dass lediglich einer der Chips 11 ein Hohlraumgehäuse 5 aufweist, während ein oder mehrere andere Chips (nicht dargestellt) in herkömmlicher Weise ohne Hohlraumgehäuse 5 ausgeführt und von der Gussmasse gehäust sind.
  • Die 15A bis 15E veranschaulichen in beispielhafter Weise ein Verfahren zur Herstellung der Hohlraumgehäuse 5. Obgleich die 15A bis 15E lediglich die Herstellung eines Hohlraumgehäuses 5 auf einem Chip 11 zeigen, wird die nachfolgend erläuterte Technik im Wafer-Verbund, d. h. zur gleichzeitigen Herstellung sämtlicher Hohlraumgehäuse 5 auf dem Wafer 1, eingesetzt.
  • Wie im Zusammenhang mit 1 beschrieben, wird zunächst eine dicke Polymer-Schicht 6, beispielsweise SU8, über dem Wafer 1 abgelagert. Mittels einer ersten Fotomaske 40 werden diejenigen Bereiche der Polymer-Schicht 6 mit Licht einer bestimmten Wellenlänge belichtet, die später die Wandbereiche des Hohlraumgehäuses 5 bilden sollen, siehe 15A. Mittels einer zweiten Fotomaske 41 wird mittels Licht (ggf. einer anderen Wellenlänge) ein Bereich der Polymer-Schicht 6 beleuchtet, der den Deckenbereich des Hohlraumgehäuses 5 bilden soll. Dabei wird ein Lochabschnitt 42 maskiert, siehe 15B.
  • Durch die Belichtungen wird in der Polymer-Schicht 6 eine Vernetzung der belichteten Bereiche mit gezielt einstellbarer, unterschiedlicher Tiefe hervorgerufen. Die unterschiedliche Tiefe kann beispielsweise durch Verwendung unterschiedlicher Wellenlängen des bei der Belichtung verwendeten Lichts bewerkstelligt werden. Die vernetzten Bereiche 43 sind in 15C dargestellt.
  • In 15D wird eine Freientwicklung bzw. Freiätzung des Hohlraums 4 durch ein Ultraschall-unterstütztes Sprüh-Entwicklungsverfahren vorgenommen. Dabei wird die Polymer-Schicht 6 bis auf vernetzten Bereich 43 entfernt. Innerhalb der vernetzten Bereiche 43 erfolgt die Materialentfernung durch das Deckenloch 44, siehe 15D.
  • Gegebenenfalls kann das Deckenloch 44 mit einer weiteren Polymer-Schicht 45 verschlossen werden. Die in 15E dargestellte Struktur 5 repräsentiert ein Beispiel für das in den vorhergehenden Ausführungsbeispielen beschriebene Hohlraumgehäuse 5 (in diesem Fall auch mit fototechnisch strukturierten Außenwänden).
  • Für alle Ausführungsbeispiele gilt, dass ein hohes Maß an Flexibilität in Bezug auf Anordnungen und Geometrien von Hohlraumgehäusen 5 und Außenanschlussflächen 22 ermöglicht wird. Durch die Herstellung der Hohlraumgehäuse 5 auf Wafer-Ebene ist eine Herstellung in kostengünstiger Weise möglich. Eine weitere Kostenreduzierung wird durch den Einsatz kostengünstiger „Fotolack-Hohlraumgehäuse" aus einem Polymer erreicht, wobei trotz deren geringer mechanischer Belastbarkeit durch Aussparung des Deckenbereichs 10 beim Verguss ein prozesssicheres Packaging erzielbar ist. Durch die Mehrlagen-Dünnschichttechnik kann ein „fan-out design" auf der Kontaktierungsebene erreicht werden, mit welchem Package-Anschlüsse außerhalb der Chipfläche realisierbar sind, wodurch sowohl eine Erhöhung der Kontaktierungssicherheit durch Vergrößerung des Pitch-Abstandes zwischen Außenanschlussflächen als auch eine Erhöhung der Anzahl der Außenanschlussflächen erreichbar ist. Damit eröffnen sich insbesondere auch neue Möglichkeiten für die Herstellung von SiP-Modulen vielfältigster Typen und Auslegungen.

Claims (30)

  1. Verfahren zur Herstellung von Bauelementen, umfassend: Herstellung von Hohlraumstrukturen (4, 5) auf einem Wafer (1); Trennen des Wafers (1) zu mindestens zwei Chips (11); Bedecken der mindestens zwei Chips (11) mit Vergussmasse, wobei eine Oberfläche der Vergussmasse bereichsweise durch Oberseiten (10) der Hohlraumstrukturen (4, 5) gebildet wird, die Oberseiten (10) der Hohlraumstrukturen (4, 5) von Vergussmasse nicht bedeckt werden und die den aktiven Oberflächen der Chips (11) gegenüberliegenden Chipoberflächen von Vergussmasse bedeckt werden; und Separieren der mindestens zwei Chips (11) durch Trennen der Vergussmasse.
  2. Vorrichtung, umfassend mehrere gemeinsam in einer Gussmasse aufgenommene Chips (11), auf welchen Hohlraumstrukturen (4, 5) angeordnet sind, wobei eine Oberfläche der Gussmasse bereichsweise durch Oberseiten (10) der Hohlraumstrukturen (4, 5) gebildet ist, die Oberseiten (10) der Hohlraumstrukturen (4, 5) von Gussmasse unbedeckt sind und die den aktiven Oberflächen der Chips (11) gegenüberliegenden Chipoberflächen von Gussmasse bedeckt sind.
  3. Vorrichtung nach Anspruch 13 bis 23, wobei die Seitenflächen der Chips (11) und die Seitenflächen der Hohlraumstrukturen (4, 5) von Gussmasse umgeben sind.
  4. Verfahren nach Anspruch 1, wobei nach dem Bedecken der mindestens zwei Chips (11) mit Vergussmasse auf dem Wafer (1) ein Prozess-Schritt zur Ausbildung von Kontaktelementen (9) ausgeführt wird, wobei sich die Kontaktelemente (9) vom Chip (11) zur Oberseite (10) der Hohlraumstruktur (4, 5) erstrecken.
  5. Verfahren nach Anspruch 1 oder 2, wobei die Hohlraumstrukturen (4, 5) auf der aktiven Fläche des Wafers (1) aufgebracht werden.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei vor dem Bedecken der mindestens zwei Chips (11) mit Vergussmasse die mindestens zwei Chips (11) auf einen gemeinsamen Träger (12) platziert werden.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei die der aktiven Fläche gegenüberliegende Fläche der mindestens zwei Chips (11) mit Vergussmasse überdeckt wird.
  8. Verfahren nach Anspruch 4, wobei nach dem Überdecken der mindestens zwei Chips (11) mit Vergussmasse der gemeinsame Träger (12) von den mindestens zwei Chips (11) entfernt wird.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei nach dem Überdecken der mindestens zwei Chips (11) mit Vergussmasse eine erste gemeinsame dielektrische Schicht (20) auf die mindestens zwei Chips (11) aufgebracht wird.
  10. Verfahren nach einem der vorhergehenden Ansprüche, wobei nach dem Überdecken der mindestens zwei Chips (11) mit Vergussmasse eine erste gemeinsame elektrisch leitende Schicht (23) auf die mindestens zwei Chips (11) aufgebracht wird.
  11. Verfahren nach Anspruch 8, wobei nach dem Überdecken der mindestens zwei Chips (11) mit Vergussmasse mindestens eine zweite gemeinsame dielektrische Schicht (21) auf die erste elektrisch leitende Schicht (23) aufgebracht.
  12. Verfahren nach Anspruch 9, wobei nach dem Überdecken der mindestens zwei Chips (11) mit Vergussmasse mindestens eine zweite gemeinsame elektrisch leitende Schicht (22) auf die mindestens zweite gemeinsame dielektrische Schicht (21) aufgebracht wird.
  13. Verfahren nach einem der Ansprüche 7 bis 10, wobei mindestens eine der ersten gemeinsamen dielektrischen Schicht (20), der mindestens zweiten gemeinsamen dielektrischen Schicht (21), der ersten gemeinsamen elektrisch leitenden Schicht (23) und der mindestens zweiten gemeinsamen elektrisch leitenden Schicht (22) durch ein photolithographisches Verfahren strukturiert.
  14. Verfahren nach Anspruch 10, wobei auf eine der gemeinsamen elektrisch leitenden Schichten (22) Lotdepots (24) aufgebracht werden.
  15. Vorrichtung nach Anspruch 13, wobei die Hohlraumstrukturen (4, 5) über den aktiven Flächen der Chips (11) angeordnet sind.
  16. Vorrichtung nach Anspruch 13 oder 14, wobei auf der Oberfläche der Gussmasse (16) eine oder mehrere dielektrische Schichten (20, 21) mit Leiterbahnen (23) und Außenkontaktelementen (22) angeordnet sind.
  17. Vorrichtung nach Anspruch 15, wobei an den Außenkontaktelementen (22) Lotdepots (24) angebracht sind.
  18. Vorrichtung nach Anspruch 13 bis 16, wobei sich zur Kontaktierung der aktiven Fläche des Chips (11) Kontaktelemente (9) vom Chip (11) zur Oberseite (10) der Hohlraumstruktur (4, 5) erstrecken.
  19. Vorrichtung nach Anspruch 17, wobei die Kontaktelemente (9) mit Lotdepots (24) versehen sind.
  20. Vorrichtung nach Anspruch 13 bis 18, wobei die Hohlraumstrukturen (4, 5) aus einem Polymer bestehen.
  21. Vorrichtung nach Anspruch 13 bis 19, wobei auf einem Chip (11) mehrere Hohlraumstrukturen (4, 5) angeordnet sind.
  22. Vorrichtung nach Anspruch 13 bis 20, wobei eine Hohlraumstruktur (4, 5) ein Durchgangsloch (30) zur Anbindung des Hohlraums (4) an die Umgebung aufweist.
  23. Vorrichtung nach Anspruch 13 bis 21, weiterhin umfassend eine erste elektrisch leitende Schicht (23), die zumindest bereichsweise auf die Oberfläche der Gussmasse aufgebracht ist.
  24. Vorrichtung nach Anspruch 22, wobei die Hohlraumstrukturen (4, 5) zwischen den Chips (11) und einem Abschnitt der ersten elektrisch leitenden Schicht (23) angeordnet sind.
  25. Vorrichtung nach Anspruch 22 bis 24, die eine die erste elektrisch leitende Schicht (23), mindestens eine dielektrische Schicht (20, 21) und eine zweite elektrisch leitende Schicht (22) enthaltende Umverdrahtungsstruktur (20, 21, 22; 23) aufweist.
  26. Vorrichtung nach Anspruch 25, wobei sich die Umverdrahtungsstruktur (20, 21, 22; 23) über die Kontur eines der Chips (11) hinaus nach außen erstreckt.
  27. Vorrichtung nach Anspruch 25 oder 26, wobei die Hohlraumstruktur (4, 5) zwischen einer aktiven Fläche der Chips (11) und der Umverdrahtungsstruktur (20, 21, 22; 23) angeordnet ist.
  28. Vorrichtung nach Anspruch 25 bis 27, wobei die Chips (11) über die Umverdrahtungsstruktur (20, 21, 22; 23) elektrisch miteinander verbunden sind.
  29. Vorrichtung nach Anspruch 19, wobei das Polymermaterial ein Photolack ist.
  30. Verfahren zur Herstellung von Bauelementen, umfassend: Herstellung von Hohlraumstrukturen (4, 5) auf einem Wafer (1); Trennen des Wafers (1) zu mindestens zwei Chips (11); Bedecken der mindestens zwei Chips (11) mit Vergussmasse; Ausbilden von Kontaktelementen (9) nach dem Bedecken der mindestens zwei Chips (11) mit Vergussmasse, wobei sich die Kontaktelemente (9) vom Chip (11) zur Oberseite (10) der Hohlraumstruktur (4, 5) erstrecken; und Separieren der mindestens zwei Chips (11) durch Trennen der Vergussmasse.
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7851925B2 (en) 2008-09-19 2010-12-14 Infineon Technologies Ag Wafer level packaged MEMS integrated circuit
DE102009000389A1 (de) * 2009-01-23 2010-07-29 Robert Bosch Gmbh Integrierter Schaltkreis und Herstellungsverfahren hierfür
TW201126654A (en) * 2010-01-22 2011-08-01 Lingsen Precision Ind Ltd Micro electro-mechanical package module
US8598709B2 (en) * 2010-08-31 2013-12-03 Infineon Technologies Ag Method and system for routing electrical connections of semiconductor chips
US9064879B2 (en) * 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8105875B1 (en) 2010-10-14 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Approach for bonding dies onto interposers
US8936966B2 (en) 2012-02-08 2015-01-20 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods for semiconductor devices
US20120273935A1 (en) * 2011-04-29 2012-11-01 Stefan Martens Semiconductor Device and Method of Making a Semiconductor Device
US8535983B2 (en) * 2011-06-02 2013-09-17 Infineon Technologies Ag Method of manufacturing a semiconductor device
US9184131B2 (en) 2011-06-30 2015-11-10 Murata Electronics Oy Method of making a system-in-package device
US8759153B2 (en) 2011-09-06 2014-06-24 Infineon Technologies Ag Method for making a sensor device using a graphene layer
DE102011083719B4 (de) * 2011-09-29 2022-12-08 Robert Bosch Gmbh Verfahren zur Herstellung einer Zweichipanordnung
US20130186676A1 (en) * 2012-01-20 2013-07-25 Futurewei Technologies, Inc. Methods and Apparatus for a Substrate Core Layer
US9691706B2 (en) 2012-01-23 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip fan out package and methods of forming the same
US9402138B2 (en) 2012-10-12 2016-07-26 Infineon Technologies Ag MEMS device and method of manufacturing a MEMS device
US8816500B2 (en) * 2012-12-14 2014-08-26 Infineon Technologies Ag Semiconductor device having peripheral polymer structures
US9856136B2 (en) 2013-06-05 2018-01-02 Intel Deutschland Gmbh Chip arrangement and method for manufacturing a chip arrangement
US9584889B2 (en) 2013-08-27 2017-02-28 Infineon Technologies Ag System and method for packaged MEMS device having embedding arrangement, MEMS die, and grille
US9553208B2 (en) * 2013-09-16 2017-01-24 Infineon Technologies Ag Current sensor device
US9824989B2 (en) 2014-01-17 2017-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package and methods of forming thereof
US9252135B2 (en) 2014-02-13 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and methods of packaging semiconductor devices
CN107251575B (zh) * 2014-04-22 2020-06-05 罗伯特·博世有限公司 Mems麦克风封装
US9595485B2 (en) * 2014-06-26 2017-03-14 Nxp Usa, Inc. Microelectronic packages having embedded sidewall substrates and methods for the producing thereof
US10504827B2 (en) 2016-06-03 2019-12-10 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US10797019B2 (en) 2016-08-31 2020-10-06 Advanced Semiconductor Engineering, Inc. Semiconductor package and method for manufacturing the same
US10325868B2 (en) 2017-04-24 2019-06-18 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
US11482430B2 (en) 2018-11-28 2022-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Space filling device for wet bench
KR20210082969A (ko) 2019-12-26 2021-07-06 삼성전자주식회사 반도체 패키지
DE102020110790B4 (de) * 2020-04-21 2022-01-05 Infineon Technologies Ag Sensorvorrichtungen mit gasdurchlässigem Deckel und zugehörige Herstellungsverfahren

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0794616A2 (de) * 1996-03-08 1997-09-10 Matsushita Electric Industrial Co., Ltd. Elektronisches Bauteil und Herstellungsverfahren
EP0939485A1 (de) * 1998-02-27 1999-09-01 TDK Corporation Chip-Vorrichtung und Verfahren zu deren Herstellung
EP1065716A2 (de) * 1999-07-01 2001-01-03 Lockheed Martin Corporation Verfahren zur Herstellung von Lufttaschen im Rahmen einer HDI Struktur
EP1189272A1 (de) * 2000-03-17 2002-03-20 Matsushita Electric Industrial Co., Ltd. Module mit eingebauten elektronischen elementen und ihre herstellung
DE10310615B3 (de) * 2003-03-10 2004-11-04 Infineon Technologies Ag Verfahren zur Herstellung eines Biochips und Biochip
DE10216267B4 (de) * 2002-04-12 2005-04-14 Infineon Technologies Ag Verfahren zum Herstellen eines Gehäuses für einen Chip mit einer mikromechanischen Struktur
US6969945B2 (en) * 2001-02-06 2005-11-29 Matsushita Electric Industrial Co., Ltd. Surface acoustic wave device, method for manufacturing, and electronic circuit device
WO2006101270A1 (en) * 2005-03-25 2006-09-28 Fujifilm Corporation Solid state imaging device and manufacturing method thereof

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3328102B2 (ja) * 1995-05-08 2002-09-24 松下電器産業株式会社 弾性表面波装置及びその製造方法
JP2000114918A (ja) * 1998-10-05 2000-04-21 Mitsubishi Electric Corp 表面弾性波装置及びその製造方法
US6495442B1 (en) * 2000-10-18 2002-12-17 Magic Corporation Post passivation interconnection schemes on top of the IC chips
JP2000329632A (ja) 1999-05-17 2000-11-30 Toshiba Chem Corp 圧力センサーモジュール及び圧力センサーモジュールの製造方法
US6225692B1 (en) * 1999-06-03 2001-05-01 Cts Corporation Flip chip package for micromachined semiconductors
CA2312646A1 (en) * 2000-06-28 2001-12-28 Institut National D'optique Hybrid micropackaging of microdevices
JP3619773B2 (ja) * 2000-12-20 2005-02-16 株式会社ルネサステクノロジ 半導体装置の製造方法
US20040018667A1 (en) * 2002-07-26 2004-01-29 Haren Joshi Method and apparatus for producing a silicon wafer chip package
US20050189621A1 (en) * 2002-12-02 2005-09-01 Cheung Kin P. Processes for hermetically packaging wafer level microscopic structures
JP4766831B2 (ja) * 2002-11-26 2011-09-07 株式会社村田製作所 電子部品の製造方法
KR100512971B1 (ko) * 2003-02-24 2005-09-07 삼성전자주식회사 솔더볼을 이용한 마이크로 전자 기계 시스템의 제조 방법
KR100575363B1 (ko) * 2004-04-13 2006-05-03 재단법인서울대학교산학협력재단 미소기계소자의 진공 실장방법 및 이 방법에 의해 진공실장된 미소기계소자
US20050236644A1 (en) * 2004-04-27 2005-10-27 Greg Getten Sensor packages and methods of making the same

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0794616A2 (de) * 1996-03-08 1997-09-10 Matsushita Electric Industrial Co., Ltd. Elektronisches Bauteil und Herstellungsverfahren
EP0939485A1 (de) * 1998-02-27 1999-09-01 TDK Corporation Chip-Vorrichtung und Verfahren zu deren Herstellung
EP1065716A2 (de) * 1999-07-01 2001-01-03 Lockheed Martin Corporation Verfahren zur Herstellung von Lufttaschen im Rahmen einer HDI Struktur
EP1189272A1 (de) * 2000-03-17 2002-03-20 Matsushita Electric Industrial Co., Ltd. Module mit eingebauten elektronischen elementen und ihre herstellung
US6969945B2 (en) * 2001-02-06 2005-11-29 Matsushita Electric Industrial Co., Ltd. Surface acoustic wave device, method for manufacturing, and electronic circuit device
DE10216267B4 (de) * 2002-04-12 2005-04-14 Infineon Technologies Ag Verfahren zum Herstellen eines Gehäuses für einen Chip mit einer mikromechanischen Struktur
DE10310615B3 (de) * 2003-03-10 2004-11-04 Infineon Technologies Ag Verfahren zur Herstellung eines Biochips und Biochip
WO2006101270A1 (en) * 2005-03-25 2006-09-28 Fujifilm Corporation Solid state imaging device and manufacturing method thereof

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