DE102004025975A1 - Halbleiterspeicherbauelement und Programmierverfahren - Google Patents

Halbleiterspeicherbauelement und Programmierverfahren Download PDF

Info

Publication number
DE102004025975A1
DE102004025975A1 DE200410025975 DE102004025975A DE102004025975A1 DE 102004025975 A1 DE102004025975 A1 DE 102004025975A1 DE 200410025975 DE200410025975 DE 200410025975 DE 102004025975 A DE102004025975 A DE 102004025975A DE 102004025975 A1 DE102004025975 A1 DE 102004025975A1
Authority
DE
Germany
Prior art keywords
memory device
state
bit line
semiconductor memory
pulse
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE200410025975
Other languages
English (en)
Other versions
DE102004025975B4 (de
Inventor
Woo-yeong Hwaseong Cho
Kyung-hee Hwaseong Kim
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020030035564A external-priority patent/KR100546328B1/ko
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE102004025975A1 publication Critical patent/DE102004025975A1/de
Application granted granted Critical
Publication of DE102004025975B4 publication Critical patent/DE102004025975B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0064—Verifying circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0064—Verifying circuits or methods
    • G11C2013/0066—Verify correct writing whilst writing is in progress, e.g. by detecting onset or cessation of current flow in cell and using the detector output to terminate writing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0092—Write characterized by the shape, e.g. form, length, amplitude of the write pulse

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Abstract

Es werden ein Schaltkreis und ein Verfahren zum Programmieren von Phasenänderungsspeicherbauelementen beschrieben, wie eines Chalcogenidspeichers (PRAM). Die Erfindung zielt auf eine Vorgehensweise ab, mit der PRAM-Elemente von einem Rücksetz-Zustand in einen Setz-Zustand oder von einem Setz-Zustand in den Setz-Zustand programmiert werden. Die Erfindung stellt ein neuartiges und nicht offensichtliches PRAM-Bauelement sowie ein Verfahren bereit, bei dem die Dauer eines Setzimpulses durch Überwachen des Zustands des Speicherelements während des Programmierens gesteuert wird, wie durch Vergleichen der Spannung einer Bitleitung mit einer Referenzspannung oder Vergleichen des Zellenwiderstands mit dem Zellenwiderstand im Setz-Zustand. Die Dauer des Setzimpulses wird in Reaktion auf den detektierten Zustand des Speicherelements gesteuert. Das Ergebnis der Vorgehensweise der Erfindung ist die signifikante Reduktion von PRAM-Programmierfehlern, wie jenen, die durch einen Setzimpuls mit konstanter Dauer verursacht werden, ebenso wie die Reduktion der Programmierzeitdauer und des Leistungsverbrauchs.

Description

  • Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement und ein Verfahren zum Programmieren eines Halbleiterspeicherbauelements unter Verwendung einer programmierenden Impulsbreitensteuerung.
  • Ein Phasenänderungsspeicher oder Phasenänderungsspeicher mit wahlfreiem Zugriff (PRAM), wie er hierin bezeichnet wird, wird auf dem Fachgebiet auch als ein ovonischer vereinheitlichter Speicher (OUM) bezeichnet. Der OUM basiert auf einer Chalcogenidlegierung, die nach Erwärmung und Abkühlung eine von zwei stabilen, aber programmierbaren Phasen annimmt: polykristallin oder amorph. Der Widerstand der ersten Phase, d.h. der polykristallinen Phase, ist niedrig, und der Widerstand der zweiten Phase, d.h. der amorphen Phase, ist hoch. Eine logische Eins (1) oder Null (0) ist von der Phase des programmierbaren Volumens abhängig, das durch Messen seines Widerstands bestimmt wird. Der kristalline oder leitfähige Zustand ist der Setz- oder 0-Zustand, und der amorphe oder resistive, nicht leitfähige Zustand ist der Rücksetz- oder 1-Zustand.
  • Um das programmierbare Volumen amorph zu machen, wird es mittels eines Widerstandsheizers über seinen Schmelzpunkt erwärmt. Es kühlt schnell ab, wenn der Heizer ausgeschaltet wird. Um es kristallin zu machen, wird es während einer kurzen Zeitspanne, z.B. 50 ns, direkt unter seinen Schmelzpunkt erwärmt, so dass sich die Atome in ihren kristallinen Stellungen aneinanderreihen.
  • Der Schlüssel für den Phasenänderungsspeicher ist das Chalcogenidmaterial. Das Bauelement beinhaltet eine Legierung aus Germanium (Ge), Antimon (Sb) und Tellur (Te), die üblicherweise als GST-Legierung bezeichnet wird. Das Material ist aufgrund seiner Fähigkeit, bei Erwärmung und Abkühlung schnell zwischen der stabilen amorphen Phase (Rücksetz- oder 1-Zustand) und der kristallinen Phase umzuschalten, als Speicherbauelement nützlich. In der amorphen Phase weist das Material ein geringes Reflexionsvermögen und einen hohen Widerstand auf. In der kristallinen Phase ist es reflektierend und weist einen niedrigen Widerstand auf.
  • Eine Speicherzelle, die das Chalcogenidmaterial enthält, beinhaltet typischerweise eine obere Elektrode, eine Schicht aus dem Chalcogenid und ein resistives Heizelement. Das Lesen der programmierten Zelle wird mittels Messen ihres Widerstands durchgeführt. Um Daten in eine Zelle zu schreiben, wird das Chalcogenid über seinen Schmelzpunkt hinaus erwärmt und dann schnell abgekühlt, um es amorph zu machen. Um es kristallin zu machen, wird es direkt unter seinen Schmelzpunkt erwärmt und dort während einer kurzen Zeitspanne gehalten, was den Atomen in dem Material Zeit gibt, sich in ihren Kristallstellungen zu positionieren.
  • 1 ist eine schematische Darstellung, die eine Speicherzelle 10 veranschaulicht, die das programmierbare Chalcogenidmaterial verwendet. Die Zelle 10 beinhaltet eine leitfähige obere Elektrode 12, die über dem programmierbaren Chalcogenid-Phasenänderungsmaterial 14 ausgebildet ist. Ein leitfähiger unterer Elektrodenkontakt (BEC) 16 verbindet die obere Elektrode 12 und das programmierbare Material 14 mit einer leitfähigen unteren Elektrode 18.
  • Die 2A und 2B sind schematische Darstellungen, welche die Zelle 10 in jedem der zwei programmierten Zustände veranschaulichen. In 2A ist die Zelle 10 in dem leitfähigen Setz- oder 0-Zustand gezeigt. In diesem Zustand befindet sich das programmierbare Material 14 in dem kristallinen Zustand. In 2B ist die Zelle 10 in dem resistiven Rücksetz- oder 1-Zustand gezeigt. In diesem Zustand befindet sich das programmierbare Material 14 in dem amorphen Zustand. Jede der 2A und 2B zeigt außerdem den Zugriffstransistor 20, der bei der Steuerung des Stromflusses durch die Zelle 10 verwendet wird. Wenn Strom durch die Zelle 10 fließt, verhält sich der BEC als Widerstandsheizer, der das Volumen an programmierbarem Material erwärmt, um dessen Zustand zu ändern.
  • 3 ist ein schematisches Schaltbild, das die elektrische Konfiguration der Zelle 10 veranschaulicht. In 3 ist die Zelle mit "C" bezeichnet. Eine Wortleitung WL steuert die Aktivierung der Zelle C. Der Strom durch die Zelle, ICEL, und eine Bitleitung BL dienen der Programmierung des Bauelements 10.
  • 4 ist ein Zeitablaufdiagramm, das die Programmierung einer Speicherzelle veranschaulicht, die ein programmierbares Chalcogenidmaterial beinhaltet. Das Zeitablaufdiagramm von 4 ist eine graphische Darstellung der Temperatur gegenüber der Zeit, welche die Programmierimpulse zum Programmieren des Materials in den Setzzustand (kristallinen Zustand) und den Rücksetzzustand (amorphen Zustand) gemäß Programmierweisen des Standes der Technik darstellt. Die mit 35 bezeichnete Kurve stellt die Temperatur-Zeit-Beziehung für den Rück setzimpuls dar, d.h. den Temperaturimpuls, der zur Programmierung des Materials in den Rücksetzzustand (amorphen Zustand) verwendet wird; und die mit 36 bezeichnete Kurve stellt die Zeit-Temperatur-Beziehung für den Setzimpuls dar, d.h. den Temperaturimpuls, der zur Programmierung des Materials in den Setzzustand (kristallinen Zustand) verwendet wird.
  • Unter Bezugnahme auf die mit 35 bezeichnete Kurve in 4 wird die Chalcogenidlegierung mittels eines Widerstandsheizers auf eine Temperatur über ihrem Schmelzpunkt (Tm) erwärmt, um das programmierbare Volumen des Chalkogenidmaterials in die amorphe Phase (Rücksetzzustand) zu ändern. Der Erwärmungsimpuls wird während einer relativ kurzen Zeitspanne angelegt, z.B. einigen wenigen Nanosekunden. Die Legierung kühlt schnell ab, wenn der Heizer ausgeschaltet wird. Bezugnehmend auf die mit 36 bezeichnete Kurve wird die Legierung auf eine Temperatur unterhalb ihres Schmelzpunkts erwärmt, um das programmierbare Volumen in die kristalline Phase (Setz-Zustand) zu ändern. Wie in der Figur gezeigt, liegt die Temperatur, auf welche die Legierung erwärmt wird, innerhalb eines Setz-Fensters zwischen einer Kristallisations- oder Aushärttemperatur Tx und der Schmelztemperatur Tm. Die erhöhte Temperatur wird während einer Zeitspanne von etwa 50 ns in dem Setz-Fenster gehalten, um der Legierung die Kristallisation zu ermöglichen, das heißt, um zu ermöglichen, dass sich die Atome in dem Material in ihrer kristallinen Struktur ausrichten. Nach Stattfinden der Kristallisation wird der Setzimpuls entfernt, und das Material kühlt ab.
  • 5 ist eine graphische Darstellung, welche die Strom-Spannungs(I-V)-Charakteristik der PRAM-Zelle, die das Chalcogenidmaterial verwendet, für eine Zelle im Setz-Zustand und im Rücksetz-Zustand darstellt. Die mit 37 bezeichnete Kurve zeigt die I-V-Charakteristik für eine Zelle im Setz-Zustand, und die mit 38 bezeichnete Kurve zeigt die I-V-Charakteristik für eine Zelle im Rücksetz-Zustand. Die PRAM wird mit tels eines Stromimpulses bei einer Spannung oberhalb einer Umschaltschwellenspannung Vt programmiert. Der Programmierimpuls treibt die Speicherzelle in einen Zustand mit hohem oder niedrigem Widerstand, was von der Höhe des Stroms abhängig ist. In der Zelle gespeicherte Information wird durch Messen des Widerstands der Zelle ausgelesen. Lesevorgänge werden bei einer Spannung unterhalb der Schwellenspannung Vt durchgeführt, um einen Fehler zu vermeiden, der möglicherweise durch eine unbeabsichtigte Phasenänderung des Materials verursacht wird.
  • 6 ist ein Zeitablaufdiagramm eines Setzimpulses, der üblicherweise zur Programmierung von Phasenänderungsspeicherelementen in den Setz-Zustand verwendet wird. Der Setzimpuls wird an eine Bitleitung angelegt, um Phasenänderungsspeicherelemente in den Setz-Zustand zu programmieren. Die Dauer T2-T1 des Setzimpulses ist in der herkömmlichen Technologie konstant.
  • 7 ist eine graphische Darstellung des Zellenwiderstands in Abhängigkeit von der Zeit während einer Programmierung einer Phasenänderungsspeicherzelle von einem Rücksetz-Zustand in einen Setz-Zustand für einen normalen Fall (Bedingung A) und einen Fehlerfall (Bedingung B). Der Widerstand der Zelle in dem Rücksetz-Zustand ist als RRESET bezeichnet, und der Widerstand der Zelle in dem Setz-Zustand ist als RSET bezeichnet. Der Wert von RRESET ist im Allgemeinen durch die Abmessung des unteren Elektrodenkontakts (BEC) 18 des Bauelements bestimmt. Die mit 41 bezeichnete Kurve gilt für eine Speicherzelle A in einem normalen Rücksetz-Zustand, die in den Setz-Zustand programmiert wird. Die mit 42 bezeichnete Kurve gilt für eine zweite Speicherzelle B in einem anormalen Rücksetz-Zustand, die in den Setz-Zustand programmiert wird. Die Zelle B ist deshalb in einem anormalen Rücksetz-Zustand, da ihr Rücksetz-Widerstand RRESETB anormal hoch ist.
  • Bezugnehmend auf Kurve 41 liegt der Widerstand in Zelle A im Rücksetz-Zustand auf einem normalen Pegel RRESETA. Zum Zeitpunkt T1 wird der Setzimpuls aktiviert. Mit Erwärmung der Zelle fällt ihr Widerstand ab, wie gezeigt. Der Widerstand kreuzt die Widerstandsschwellenreferenz, wenn sie in den Setz-Zustand übergeht. Die Referenz definiert die Zellenwiderstandsgrenze zwischen dem Rücksetz-Zustand und dem Setz-Zustand. Zum Zeitpunkt T2 wird der Setzimpuls entfernt, nachdem die Zelle A den Setz-Zustand erreicht hat. Die Zelle kühlt ab und verbleibt im Setz-Zustand bei einem normalen Setz-Widerstand RSETA.
  • Bezugnehmend auf Kurve 42 beginnt der Widerstand der Zelle B bei dem anormal hohen Pegel RRESETB. Zum Zeitpunkt T1 wird der Setzimpuls angelegt und der Widerstand der Zelle beginnt abzufallen. Da die Dauer des Setzimpulsfensters vordefiniert und auf eine Konstante gesetzt ist, wird der Setzimpuls zum Zeitpunkt T2 weggenommen. Da der Widerstand in der Rücksetzbedingung in diesem Fall jedoch anormal hoch war, war die Dauer des Setzimpulses nicht lang genug, um eine Abnahme des Widerstands der Zelle über den Referenzpegel hinaus derart zu ermöglichen, dass die Zelle in den Setz-Zustand gelangen könnte. Stattdessen wird der Setzimpuls bei T2 entfernt, während der Zellenwiderstand RSETB noch über der Referenz liegt. Wenn die Zelle abkühlt, verbleibt der Widerstand RSETB oberhalb der Referenz. Als Folge wurde die Zelle nicht korrekt in den Setz-Zustand programmiert. Das heißt, es trat ein Zellenprogrammierfehler auf.
  • Da die Setzimpulsdauer konstant ist, können somit Fehler bei der PRAM-Programmierung auftreten, da der Wert RSET in Abhängigkeit vom Wert RRESET schwanken kann. Speziell wenn der Wert RRESET hoch ist, kann dann der Wert RSET nach der Setzprogrammierung zu hoch sein, um stabil in dem Setz-Zustand zu sein.
    •
  • Das durch die Erfindung zu lösende technische Problem besteht darin, ein Halbleiterspeicherbauelement und ein Programmierverfahren dafür bereitzustellen, die in der Lage sind, die vorstehend erwähnten Schwierigkeiten des Standes der Technik wenigstens teilweise zu überwinden.
  • Die Erfindung löst dieses Problem durch Bereitstellen eines Verfahrens zum Programmieren eines Halbleiterspeicherbauelements gemäß Anspruch 1 und Bereitstellen eines Halbleiterspeicherbauelements gemäß Anspruch 25. Die Erfindung zielt insbesondere auf eine Vorgehensweise zum Programmieren von Phasenänderungsspeicherbauelementen ab, wie Chalcogenidspeichern (PRAM). Die Erfindung zielt auf eine Vorgehensweise ab, PRAM-Elemente von einem Rücksetz-Zustand in einen Setz-Zustand oder von einem Setz-Zustand in den Setz-Zustand zu programmieren.
  • Die Erfindung stellt ein neuartiges und nicht offensichtliches PRAM-Bauelement und ein Verfahren bereit, bei denen eine Setzimpulsdauer durch Überwachen des Zustands des Speicherelements während des Programmierens gesteuert wird, wie durch Vergleichen der Spannung einer Bitleitung mit einer Referenzspannung oder Vergleichen des Zellenwiderstands mit einem Setzzustands-Zellenwiderstand. Die Dauer des Setzimpulses wird in Reaktion auf den detektieren Zustand des Speicherelements gesteuert. Das Ergebnis der Vorgehensweise der Erfindung besteht in der signifikanten Reduktion von PRAM-Programmierfehlern, wie jenen, die durch einen Setzimpuls konstanter Dauer verursacht werden, ebenso wie in einer Reduktion der Programmierzeit und des Leistungsverbrauchs.
  • Als Ergebnis des Verfahrens der Erfindung, bei dem der Zustand der Zelle, die programmiert wird, während des Programmierens überwacht wird, wird ein effizienteres Programmieren bei reduzierten Programmierfehlern erzielt. Im Fall einer Programmierung der Zelle in den Setz- Zustand entweder vom Rücksetz-Zustand oder dem Setz-Zustand aus wird die Dauer des Setzimpulses basierend auf dem detektierten Zustand der Zelle während des Programmierens eingestellt. Der Setzimpuls wird erst dann entfernt, wenn festgestellt wird, dass die Zelle den Setz-Zustand erreicht hat. Programmierfehler aufgrund von Schwankungen des Rücksetzwiderstands der Zelle werden eliminiert. Im Fall einer Programmierung einer Zelle vom Setz-Zustand in den Setz-Zustand ist die Dauer des Programmierverfahrens verkürzt, da das Verfahren detektiert, dass sich die Zelle bereits im Setz-Zustand befindet, und das Verfahren wird unmittelbar beendet. Dies reduziert den Zeit- und Leistungsverbrauch des Zellensetzverfahrens.
  • Vorteilhafte Ausführungsformen der Erfindung sind in den Unteransprüchen angegeben.
  • Die vorstehenden und weitere Aufgaben, Merkmale und Vorteile der Erfindung werden aus der spezielleren Beschreibung bevorzugter Ausführungsformen der Erfindung ersichtlich, wie sie in den begleitenden Zeichnungen dargestellt sind, in denen sich über alle verschiedenen Ansichten hinweg gleiche Bezugszeichen auf die gleichen Teile beziehen. Die Zeichnungen sind nicht notwendigerweise maßstäblich, stattdessen ist die Betonung auf das Darstellen der Prinzipien der Erfindung gelegt.
  • 1 ist eine schematische Darstellung, die eine Speicherzelle 10 veranschaulicht, die das programmierbare Chalcogenidmaterial verwendet.
  • 2A und 2B sind schematische Darstellungen, welche die Zelle 10 in jedem der zwei programmierten Zustände veranschaulichen.
  • 3 ist ein schematisches Schaltbild, das die elektrische Konfiguration der Zelle 10 veranschaulicht.
  • 4 ist ein Zeitablaufdiagramm, das die Programmierung einer Speicherzelle veranschaulicht, die ein programmierbares Chalcogenidmaterial beinhaltet.
  • 5 ist eine graphische Darstellung, welche die Strom-Spannungs(I-V)-Charakteristik der PRAM-Zelle, die das Chalcogenidmaterial verwendet, für eine Zelle im Setz-Zustand und im Rücksetz-Zustand darstellt.
  • 6 ist ein Zeitablaufdiagramm eines Setzimpulses, der üblicherweise zum Programmieren von Phasenänderungsspeicherelementen in den Setz-Zustand verwendet wird.
  • 7 ist eine graphische Darstellung des Zellenwiderstands in Abhängigkeit von der Zeit während des Programmierens einer Phasenänderungsspeicherzelle von einem Rücksetz-Zustand in einen Setz-Zustand für einen normalen Fall und einen Fehlerfall.
  • 8 ist ein Zeitablaufdiagramm, das den zeitlichen Ablauf eines Setzvorgangs veranschaulicht, der zum Programmieren einer PRAM-Zelle mit einem programmierbaren Chalcogenidmaterial verwendet wird, gemäß einer Ausführungsform der Erfindung.
  • 9 ist ein schematisches Blockdiagramm eines PRAM-Speichersystems mit einem Schaltkreis zum Programmieren einer PRAM-Zelle gemäß der Erfindung.
  • 10 ist eine detaillierte schematische Darstellung einer PRAM-Speicherzelle und eines Zellenprogrammierschaltkreises gemäß der vorliegenden Erfindung.
  • 11 ist ein Zeitablaufdiagramm, das den zeitlichen Ablauf von Signalen veranschaulicht, die beim Programmieren einer PRAM-Zelle vom Rücksetz-Zustand in den Setz-Zustand gemäß der Erfindung verwendet werden.
  • 12 ist ein Zeitablaufdiagramm, das den zeitlichen Ablauf von Signalen veranschaulicht, die beim Programmieren einer PRAM-Zelle vom Setz-Zustand in den Setz-Zustand gemäß der Erfindung verwendet werden.
  • 13 ist ein Flussdiagramm, das den logischen Fluss eines Verfahrens zum Programmieren einer PRAM-Zelle in einen Setz-Zustand gemäß einer ersten Ausführungsform der Erfindung darstellt.
  • 14 ist ein Flussdiagramm, das den logischen Fluss eines Verfahrens zum Programmieren einer PRAM-Zelle in einen Setz-Zustand gemäß einer zweiten Ausführungsform der Erfindung darstellt.
  • 15 ist ein Flussdiagramm, das den logischen Fluss des allgemeinen Verfahrens zum Programmieren einer PRAM-Zelle in den Setz-Zustand gemäß der Erfindung darstellt.
    •
  • 8 ist ein Zeitablaufdiagramm, das den zeitlichen Ablauf eines Setzvorgangs veranschaulicht, der gemäß einer Ausführungsform der Erfindung zum Programmieren einer PRAM-Zelle mit einem programmierbaren Chalcogenidmaterial verwendet wird. Gemäß der Erfindung wird die Spannung auf der Bitleitung der Zelle, die programmiert wird, während des Programmierens überwacht. Wenn die Bitleitungsspannung eine Schwellenspannung VREF erreicht, wird ein Steuersignal CTRLS erzeugt, um den Setzimpuls zu deaktivieren. Die graphische Darstellung von 8 stellt die detektierte Bitleitungsspannung über die Zeit hinweg während eines Programmiervorgangs für eine erste Zelle A in einem normalen Zustand und eine zweite Zelle B mit einem anormal hohen Widerstand dar. Die mit 51 bezeichnete Kurve ist die Bitleitungsspannung für die Zelle B mit dem abnormal hohen Widerstand, und die mit 52 bezeichnete Kurve ist die Bitleitungsspannung für die Zelle A mit dem normalen Widerstand. Wie in der graphischen Darstellung von 8 gezeigt, wird der Setzimpuls in beiden Fällen bei T1 angelegt. Die Spannung auf den Bitleitungen steigt unmittelbar auf eine Anfangsprogrammierspannung an. Da der Programmierstrom in beiden Fällen der gleiche ist, ist im Fall der Zelle B die Anfangsbitleitungsspannung höher als jene von Zelle A, da der Widerstand der Zelle B höher ist. Nach Erreichen der Anfangsspannung beginnen die Spannungen in beiden Fällen abzufallen, da der Widerstand ihrer jeweiligen Zellen abzufallen beginnt. Wenn die Bitleitungsspannung zu einem Zeitpunkt TCONA im Fall der Zelle A und TCONB im Fall der Zelle B eine Referenzspannung VREF erreicht, wird ein Steuersignal CTRLS erzeugt, um den Setzimpuls nach einer gewissen Verzögerung zu entfernen. Der Setzimpuls wird zu einem Zeitpunkt T2A im Fall der Zelle A und T2B im Fall der Zelle B entfernt. Die Dauer des Setzimpulses beim Programmieren der Zelle A beträgt T2A-T1, und die Dauer des Setzimpulses beim Programmieren der Zelle B beträgt T2B-T1. Die Dauer des Setzimpulses im Fall der Zelle B ist länger als jene der Zelle A. Dies liegt daran, dass der Setzimpuls nicht deaktiviert wird, bis detektiert ist, dass die Bitleitungsspannung unter VREF liegt, und als Folge befindet sich die Zelle im Setz-Zustand. Dies dauert im Fall der Zelle B länger, da der Anfangswiderstand der Zelle hoch war. Folglich stellt die Vorgehensweise der Erfindung durch Überwachen des Zustands der Zelle während des Programmierens sicher, dass die Zellen richtig pro grammiert werden. Das heißt, in der vorliegenden Erfindung sind Zellenprogrammierfehler wesentlich reduziert.
  • 9 ist ein schematisches Blockdiagramm eines PRAM-Speichersystems mit einem Schaltkreis zum Programmieren einer PRAM-Zelle gemäß der Erfindung. Das System 700 beinhaltet ein PRAM-Speicherzellenfeld 710, das eine Mehrzahl von PRAM-Speicherzellen umfasst. Die Zellenanordnung ist mit einem Spaltenauswahlschaltkreis 750 verbunden, der aus einer Mehrzahl von Bitleitungen BL auswählt. Das System 700 beinhaltet einen Schreibtreiberschaltkreis 720, der den Treiberschaltungsaufbau beinhaltet, der zum Programmieren der PRAM-Zellen des Feldes 710 verwendet wird. Der Schreibtreiber 720 beinhaltet ein Paar Stromquellen, die eine Rücksetzstromquelle IS2, um Zellenbitleitungen BL einen Rücksetzstrom zuzuführen und so verbundene Zellen in den Rücksetz-Zustand zu programmieren, und eine Setzstromquelle IS1 umfassen, um Zellenbitleitungen BL einen Setzstrom zuzuführen und so verbundene Zellen in den Setz-Zustand zu programmieren.
  • Der Schreibtreiber 720 beinhaltet außerdem ein Paar Schalter SW1 und SW2, die das Anlegen des Setz- und des Rücksetzstromimpulses an das Zellenfeld 710 steuert. Der Setzschalter SW1 legt den Setzimpuls an das Feld 710 an, wenn er geschlossen ist, und der Rücksetzschalter SW2 legt den Rücksetzimpuls an das Feld 710 an, wenn er geschlossen ist. Wenn ein Steuersignal CTRLS aktiv ist, ist das Setzfreigabesignal SEN aktiv, um den Setzschalter SW1 zu schließen und so das Setzimpulsstromsignal P_SET an das Feld 710 anzulegen. Wenn das Rücksetzfreigabesignal REN aktiv ist, wird der Rücksetzschalter SW2 geschlossen, um das Rücksetzimpulsstromsignal P_RESET an das Feld 710 anzulegen.
  • Das Setzsteuersignal CTRLS wird durch einen Autoimpulsbreitensteuerblock 730 erzeugt, der einen Komparator 735 und einen Steuerim pulssignalgenerator 740 beinhaltet. Der Komparator, der einen Leseverstärker beinhalten kann, vergleicht die Spannung auf der ausgewählten Bitleitung mit der Referenzspannung VRRF. Während des Programmierens in den Setz-Zustand wird das Komparatorsignal COMS aktiv, wenn die Bitleitungsspannung unter VREF abfällt. Daraufhin erzeugt der Steuersignalgenerator 740 ein aktives Setzsteuersignal CTRLS, das zu dem Setzimpulsschalter SW1 in dem Schreibtreiber 720 gesendet wird, was bewirkt, dass der Schalter SW1 geöffnet wird und dadurch der Setzimpuls entfernt wird.
  • 10 ist ein detailliertes schematisches Schaltbild einer PRAM-Speicherzelle und eines Zellenprogrammierschaltkreises gemäß der vorliegenden Erfindung. 10 zeigt den Schreibtreiber 720 mit der Bitleitung BL verbunden, um das Chalcogenid(GST)-Material der Speicherzelle zu programmieren. Dem Programmierstrom wird ein Durchfluss durch die Zelle mittels eines aktiven Signals auf der Wortleitung WL erlaubt, das beim Steuern eines Feldeffekttransistors (FET) verwendet wird, der mit der Bitleitung BL verbunden ist, wie gezeigt. Wenn der Strom durch die Bitleitung BL und die Zelle fließt, wird die Spannung VBL auf der Bitleitung an den Komparator oder Abtastverstärker 735 angelegt, der die Bitleitungsspannung VBL mit der Referenzspannung VREF vergleicht. Wenn die Bitleitungsspannung VBL unter der Referenzspannung VREF liegt, wird das Ausgangssignal des Abtastverstärkers dazu verwendet, den Setzimpuls zu deaktivieren.
  • 11 ist ein Zeitablaufdiagramm, das den zeitlichen Ablauf von Signalen veranschaulicht, die beim Programmieren einer PRAM-Zelle vom Rücksetz-Zustand in den Setz-Zustand gemäß der Erfindung verwendet werden. Wie in dem Zeitablaufdiagramm gezeigt, wird das Schreibfreigabesignal WEb aktiviert, und dann wird das Wortleitungsfreigabesignal W/L aktiviert. Kurz darauf steigt die Bitleitungsspannung BLk schnell über die Referenzspannung VREF an. Als Folge fällt das Vergleichssignal COMS ab, und das Steuersignal CTRLS steigt auf den aktiven Zustand an, um zu bewirken, dass der Setzimpuls gemäß der vorstehenden Beschreibung angelegt wird. Wenn die Bitleitungsspannung BLk unter die Referenzspannung VREF abfällt, steigt das Vergleichssignal COMS an, und daraufhin fällt das Steuersignal CTRLS ab, um den Setzimpuls zu entfernen. Nach einer gewissen Verzögerung fällt das Wortleitungsfreigabesignal W/L ab, und das Schreibfreigabesignal WEb steigt an. Die Folge ist, dass die ausgewählte Zelle vom Rücksetz-Zustand in den Setz-Zustand programmiert wird.
  • 12 ist ein Zeitablaufdiagramm, das den zeitlichen Ablauf von Signalen gemäß der Erfindung veranschaulicht, die zum Programmieren einer PRAM-Zelle vom Setz-Zustand in den Setz-Zustand verwendet werden. Das heißt, 12 veranschaulicht den zeitlichen Ablauf von Signalen, die in das Programmieren einer PRAM-Zelle, die sich bereits im Setz-Zustand (niedriger Widerstand) befindet, in den Setz-Zustand involviert sind. Wie in dem Zeitablaufdiagramm gezeigt, wird das Schreibfreigabesignal WEb aktiviert, und dann wird das Wortleitungsfreigabesignal W/L aktiviert. Kurz danach wird das CTRLS-Signal aktiv, um den Setzimpuls anzulegen, und die Bitleitungsspannung BLk steigt auf einen Pegel unterhalb der Referenzspannung VREF an. Da die Bitleitungsspannung BLk nicht über die Referenzspannung VREF ansteigt, fällt das Vergleichssignal COMS nicht ab. Als Folge fällt das Steuersignal CTRLS sehr schnell ab, um den Setzimpuls zu entfernen, da festgestellt wird, dass sich die Zelle bereits im Setz-Zustand befindet und der Programmierprozess nicht fortgesetzt zu werden braucht. Das W/L-Signal und das WEb-Signal kehren dann in ihre jeweiligen inaktiven Zustände zurück, um das Programmierverfahren zu beenden.
  • Als Ergebnis des Verfahrens der Erfindung, bei welcher der Zustand der Zelle, die programmiert wird, während des Programmierens überwacht wird, wird eine effizientere Programmierung bei reduzierten Program mierfehlern erzielt. Im Fall einer Programmierung der Zelle in den Setz-Zustand entweder aus dem Rücksetz-Zustand oder dem Setz-Zustand wird die Dauer des Setzimpulses basierend auf dem detektierten Zustand der Zelle während des Programmierens eingestellt. Der Setzimpuls wird erst dann entfernt, wenn festgestellt wurde, dass die Zelle den Setz-Zustand erreicht hat. Programmierfehler aufgrund von Schwankungen des Rücksetzwiderstands der Zelle sind eliminiert. Im Fall der Programmierung einer Zelle aus dem Setz-Zustand in den Setz-Zustand ist die Dauer des Programmierverfahrens verkürzt, da das Verfahren detektiert, dass sich die Zelle bereits im Setz-Zustand befindet, und das Verfahren wird unmittelbar beendet. Dies reduziert den Zeit- und Leistungsverbrauch des Zellensetzverfahrens.
  • 13 ist ein Flussdiagramm, das den logischen Fluss eines Verfahrens zum Programmieren einer PRAM-Zelle in einen Setz-Zustand gemäß einer ersten Ausführungsform der Erfindung veranschaulicht. Das Flussdiagramm stellt den Prozess einer automatischen Steuerung der Breite des Setzimpulses gemäß dieser Ausführungsform der Erfindung dar. Bei diesem Verfahren wird der Zustand der PRAM-Zelle, die programmiert wird, während des Programmierens durch Detektieren der Spannung VBL auf der Zellenbitleitung und Vergleichen der Bitleitungsspannung mit der Referenzspannung VREF überwacht. Gemäß dem Verfahren 600 wird ein erster Impuls, z.B. der Setzimpuls, an die Bitleitung der Zelle angelegt, die in Schritt 610 programmiert wird. Die Spannung auf der Bitleitung VBL wird überwacht und mit der Referenzspannung VREF verglichen, und in Schritt 620 wartet das Verfahren, während der Setzimpuls angelegt ist, bis die Bitleitungsspannung VBL unter der Referenzspannung VREF liegt. Wenn dies geschieht, wird der Impuls in Schritt 630 von der Bitleitung entfernt.
  • 14 ist ein Flussdiagramm, das den logischen Fluss eines Verfahrens zum Programmieren einer PRAM-Zelle in einen Setz-Zustand gemäß einer zweiten Ausführungsform der Erfindung veranschaulicht. Das Flussdiagramm stellt den Prozess der automatischen Steuerung der Breite des Setzimpulses gemäß dieser Ausführungsform der Erfindung dar. Bei diesem Verfahren wird der Zustand der PRAM-Zelle, die programmiert wird, während des Programmierens durch Detektieren der Spannung VBL auf der Zellenbitleitung und Vergleichen der Bitleitungsspannung mit der Referenzspannung VREF überwacht. Gemäß dem Verfahren 1000 wird ein erster Impuls, z.B. der Setzimpuls, an die Bitleitung der Zelle angelegt, die in Schritt 1010 programmiert wird. Der Widerstand der Zelle wird in Schritt 1020 überwacht und in Schritt 1030 mit einem Setzwiderstand RSET verglichen. Während der Setzimpuls angelegt ist, wartet das Verfahren in Schritt 1030, bis der Widerstand der Zelle gleich dem Setzwiderstand RSET ist. Wenn dies geschieht, wird der Impuls in Schritt 1040 von der Bitleitung entfernt.
  • 15 ist ein Flussdiagramm, das den logischen Fluss des allgemeinen Verfahrens zum Programmieren einer PRAM-Zelle in den Setz-Zustand gemäß der Erfindung veranschaulicht. Das Flussdiagramm stellt den Prozess der automatischen Steuerung der Breite des Setzimpulses gemäß der Erfindung dar. Bei diesem Verfahren wird der Zustand der PRAM-Zelle, die programmiert wird, während des Programmierens durch Detektieren der Phase des programmierbaren Chalcogenidmaterials in der Zelle überwacht. Gemäß dem Verfahren 1100 beginnt der Prozess in Schritt 1110 mit dem Initiieren einer Änderung der Phase der PRAM-Zelle. Der Zustand der Zelle wird während der Phasenänderung überwacht, um zu ermitteln, ob sich die Zelle im Setz-Zustand befindet. In Schritt 1120 wartet das Verfahren, bis sich die Zelle im Setz-Zustand befindet. Wenn dies geschieht, wird die Phasenänderung in der PRAM-Zelle in Schritt 1130 gestoppt.

Claims (52)

  1. Verfahren zum Programmieren eines Halbleiterspeicherbauelements, das umfasst: – Anlegen eines Setzimpulses an das Speicherbauelement, – Detektieren eines Zustands des Speicherbauelements, während der Setzimpuls angelegt ist, und – Entfernen des Setzimpulses, wenn festgestellt wird, dass sich das Speicherbauelement in einem gewünschten Setz-Zustand befindet, so dass die Dauer des Setzimpulses basierend auf dem Zustand des Speicherbauelements gesteuert wird.
  2. Verfahren nach Anspruch 1, wobei sich ein programmierbares Material des Speicherbauelements in einem kristallinen Zustand befindet, wenn das Speicherbauelement im Setz-Zustand ist.
  3. Verfahren nach Anspruch 1 oder 2, wobei sich ein programmierbares Material des Speicherbauelements in einem amorphen Zustand befindet, wenn das Speicherbauelement in einem Rücksetz-Zustand ist.
  4. Verfahren nach einem der Ansprüche 1 bis 3, wobei das Detektieren eines Zustands des Speicherbauelements das Detektieren eines Widerstands in dem Bauelement beinhaltet.
  5. Verfahren nach Anspruch 4, wobei der detektierte Widerstand den Widerstand in einem programmierbaren Material des Speicherbauelements beinhaltet.
  6. Verfahren nach Anspruch 5, wobei der Widerstand des programmierbaren Materials in einem amorphen Zustand des program mierbaren Materials höher als der Widerstand des programmierbaren Materials in einem kristallinen Zustand des programmierbaren Materials ist.
  7. Verfahren nach einem der Ansprüche 1 bis 6, wobei das Detektieren eines Zustands des Speicherbauelements das Detektieren einer Spannung einer Bitleitung des Speicherbauelements beinhaltet.
  8. Verfahren nach einem der Ansprüche 1 bis 7, wobei das Anlegen eines Setzimpulses an das Speicherbauelement das Erzeugen eines Steuersignals beinhaltet, welches das Anlegen des Setzimpulses an das Speicherbauelement steuert.
  9. Verfahren nach Anspruch 8, wobei das Steuersignal erzeugt wird, um zu bewirken, dass der Setzimpuls in Reaktion auf ein Schreibfreigabesignal aktiviert wird.
  10. Verfahren nach Anspruch 8, wobei das Steuersignal erzeugt wird, um zu bewirken, dass der Setzimpuls aktiviert wird.
  11. Verfahren nach Anspruch 8, wobei das Steuersignal erzeugt wird, um zu bewirken, dass der Setzimpuls entfernt wird, wenn die detektierte Bitleitungsspannung unter einer Referenzspannung liegt.
  12. Verfahren nach Anspruch 8, wobei das Steuersignal erzeugt wird, um zu bewirken, dass der Setzimpuls entfernt wird, wenn die detektierte Bitleitungsspannung gleich einer Referenzspannung ist.
  13. Verfahren nach Anspruch 12, wobei die Referenzspannung eine Setzprogrammierspannung eines programmierbaren Materials in dem Speicherbauelement ist.
  14. Verfahren nach Anspruch 8, wobei das Steuersignal, wenn das Speicherbauelement von einem Rücksetz-Zustand in einen Setz-Zustand programmiert wird, erzeugt wird, um zu bewirken, dass der Setzimpuls angelegt wird, während das Speicherbauelement von dem Rücksetz-Zustand in den Setz-Zustand übergeht, und nach dem Übergang entfernt wird.
  15. Verfahren nach Anspruch 8, wobei das Steuersignal, wenn das Speicherbauelement von einem Rücksetz-Zustand in einen Setz-Zustand programmiert wird, erzeugt wird, um zu bewirken, dass der Setzimpuls angelegt wird, während die detektierte Bitleitungsspannung über einer Referenzspannung liegt, und entfernt wird, nachdem die detektierte Bitleitungsspannung unter die Referenzspannung gefallen ist.
  16. Verfahren nach Anspruch 8, wobei das Steuersignal, wenn das Speicherbauelement von einem Setz-Zustand in den Setz-Zustand programmiert wird, erzeugt wird, um in Reaktion auf ein Schreibfreigabesignal angelegt zu werden und entfernt zu werden, wenn festgestellt wird, dass die detektierte Bitleitungsspannung unter einer Referenzspannung liegt.
  17. Verfahren nach Anspruch 8, wobei das Steuersignal, wenn das Speicherbauelement von einem Setz-Zustand in den Setz-Zustand programmiert wird, erzeugt wird, um in Reaktion auf ein Schreibfreigabesignal angelegt zu werden und entfernt zu werden, wenn festgestellt wird, dass die detektierte Bitleitungsspannung gleich einer Referenzspannung ist.
  18. Verfahren nach einem der Ansprüche 1 bis 7, wobei das Anlegen eines Setzimpulses an das Speicherbauelement das Anlegen ei nes Stroms an eine Bitleitung des Speicherbauelements beinhaltet.
  19. Verfahren nach Anspruch 18, wobei das Detektieren eines Zustands des Speicherbauelements das Detektieren einer Spannung der Bitleitung beinhaltet, während der Strom an die Bitleitung angelegt ist.
  20. Verfahren nach einem der Ansprüche 1 bis 19, wobei das Speicherbauelement ein Phasenänderungsmaterial beinhaltet.
  21. Verfahren nach Anspruch 20, wobei das Phasenänderungsmaterial Germanium, Antimon und Tellur beinhaltet.
  22. Verfahren nach einem der Ansprüche 1 bis 21, wobei das Speicherbauelement wenigstens ein Chalcogenidelement beinhaltet.
  23. Verfahren nach einem der Ansprüche 1 bis 22, wobei ein Rücksetzstrom in dem Speicherbauelement größer als ein Setzstrom in dem Speicherbauelement ist.
  24. Verfahren nach einem der Ansprüche 1 bis 23, wobei die Breite eines Rücksetzimpulses geringer als die Breite eines Setzimpulses ist.
  25. Halbleiterspeicherbauelement mit – einem Detektionsschaltkreis zum Detektieren eines Zustands des Speicherbauelements und – einer Steuereinheit zum Anlegen eines Setzimpulses an das Speicherbauelement, wobei die Steuereinheit den Setzimpuls entfernt wird, wenn detektiert wird, dass sich das Speicherbauelement in einem gewünschten Setz-Zustand befindet, so dass die Dauer des Setzimpulses basierend auf dem Zustand des Speicherbauelements gesteuert wird.
  26. Halbleiterspeicherbauelement nach Anspruch 25, das des Weiteren ein programmierbares Material beinhaltet, wobei sich das programmierbare Material in einem ersten Zustand in einem amorphen Zustand befindet.
  27. Halbleiterspeicherbauelement nach Anspruch 25, das des Weiteren ein programmierbares Material beinhaltet, wobei sich das programmierbare Material in einem ersten Zustand in einem kristallinen Zustand befindet.
  28. Halbleiterspeicherbauelement nach Anspruch 26 oder 27, wobei sich das programmierbare Material in einem zweiten Zustand in einem amorphen Zustand befindet.
  29. Halbleiterspeicherbauelement nach einem der Ansprüche 25 bis 28, wobei der Detektor einen Widerstand in dem Bauelement detektiert.
  30. Halbleiterspeicherbauelement nach Anspruch 29, wobei der detektierte Widerstand den Widerstand in einem programmierbaren Material des Speicherbauelements beinhaltet.
  31. Halbleiterspeicherbauelement nach einem der Ansprüche 25 bis 30, wobei der Detektionsschaltkreis eine Spannung einer Bitleitung des Speicherbauelements detektiert.
  32. Halbleiterspeicherbauelement nach einem der Ansprüche 25 bis 31, wobei der Detektionsschaltkreis einen Abtastverstärker beinhaltet.
  33. Halbleiterspeicherbauelement nach Anspruch 32, wobei der Abtastverstärker die Spannung der Bitleitung mit einer Referenzspannung vergleicht.
  34. Halbleiterspeicherbauelement nach Anspruch 33, wobei die Referenzspannung eine Setzprogrammierspannung eines programmierbaren Materials in dem Speicherbauelement ist.
  35. Halbleiterspeicherbauelement nach einem der Ansprüche 25 bis 34, wobei die Steuereinheit des Weiteren einen Steuersignalgenerator zum Erzeugen eines Steuersignals beinhaltet, welches das Anlegen des Setzimpulses an das Speicherbauelement steuert.
  36. Halbleiterspeicherbauelement nach Anspruch 35, wobei das Steuersignal erzeugt wird, um zu bewirken, dass der Setzimpuls in Reaktion auf ein Schreibfreigabesignal aktiviert wird.
  37. Halbleiterspeicherbauelement nach Anspruch 35, wobei das Steuersignal erzeugt wird, um zu bewirken, dass der Setzimpuls aktiviert wird.
  38. Halbleiterspeicherbauelement nach Anspruch 35, wobei das Steuersignal erzeugt wird, um zu bewirken, dass der Setzimpuls entfernt wird, wenn die detektierte Bitleitungsspannung unter einer Referenzspannung liegt.
  39. Halbleiterspeicherbauelement nach Anspruch 35, wobei das Steuersignal erzeugt wird, um zu bewirken, dass der Setzimpuls entfernt wird, wenn die detektierte Bitleitungsspannung gleich einer Referenzspannung ist.
  40. Halbleiterspeicherbauelement nach Anspruch 35, wobei das Steuersignal, wenn das Speicherbauelement von einem Rücksetz-Zustand in einen Setz-Zustand programmiert wird, erzeugt wird, um zu bewirken, dass der Setzimpuls angelegt wird, während das Speicherbauelement von dem Rücksetz-Zustand in den Setz-Zustand übergeht, und nach dem Übergang entfernt wird.
  41. Halbleiterspeicherbauelement nach Anspruch 35, wobei das Steuersignal, wenn das Speicherbauelement aus einem Rücksetz-Zustand in einen Setz-Zustand programmiert wird, erzeugt wird, um zu bewirken, dass der Setzimpuls angelegt wird, während die detektierte Bitleitungsspannung über einer Referenzspannung liegt, und entfernt wird, nachdem die detektierte Bitleitungsspannung unter die Referenzspannung abgefallen ist.
  42. Halbleiterspeicherbauelement nach Anspruch 35, wobei das Steuersignal, wenn das Speicherbauelement aus einem Setz-Zustand in den Setz-Zustand programmiert wird, erzeugt wird, um in Reaktion auf ein Schreibfreigabesignal angelegt zu werden, und entfernt wird, wenn ermittelt ist, dass die detektierte Bitleitungsspannung unter einer Referenzspannung liegt.
  43. Halbleiterspeicherbauelement nach Anspruch 35, wobei das Steuersignal, wenn das Speicherbauelement von einem Setz-Zustand in den Setz-Zustand programmiert wird, erzeugt wird, um in Reaktion auf ein Schreibfreigabesignal angelegt zu werden, und entfernt wird, wenn ermittelt ist, dass die detektierte Bitleitungsspannung gleich einer Referenzspannung ist.
  44. Halbleiterspeicherbauelement nach einem der Ansprüche 25 bis 43, das des Weiteren einen Treiber zum Anlegen eines Stroms an eine Bitleitung des Speicherbauelements beinhaltet.
  45. Halbleiterspeicherbauelement nach Anspruch 44, wobei der Treiber in Reaktion auf ein Setzfreigabesignal einen Setzstrom an die Bitleitung anlegt.
  46. Halbleiterspeicherbauelement nach Anspruch 44 oder 45, wobei der Treiber in Reaktion auf ein Rücksetzfreigabesignal einen Rücksetzstrom an die Bitleitung anlegt.
  47. Halbleiterspeicherbauelement nach einem der Ansprüche 44 bis 46, wobei der Detektor eine Spannung der Bitleitung detektiert, während der Strom an die Bitleitung angelegt ist.
  48. Halbleiterspeicherbauelement nach einem der Ansprüche 25 bis 47, wobei das Speicherbauelement ein Phasenänderungsmaterial beinhaltet.
  49. Halbleiterspeicherbauelement nach Anspruch 48, wobei das Phasenänderungsmaterial Germanium, Antimon und Tellur beinhaltet.
  50. Halbleiterspeicherbauelement nach einem der Ansprüche 25 bis 49, wobei das Speicherbauelement wenigstens ein Chalcogenidelement beinhaltet.
  51. Halbleiterspeicherbauelement nach einem der Ansprüche 25 bis 50, wobei ein Rücksetzstrom in dem Speicherbauelement größer als ein Setzstrom in dem Speicherbauelement ist.
  52. Halbleiterspeicherbauelement nach einem der Ansprüche 25 bis 51, wobei die Breite eines Rücksetzimpulses geringer als die Breite eines Setzimpulses ist.
DE102004025975A 2003-06-03 2004-05-18 Phasenänderungsspeicherbauelement und Programmierverfahren Expired - Fee Related DE102004025975B4 (de)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
KR1020030035564A KR100546328B1 (ko) 2003-06-03 2003-06-03 상 변화 메모리 장치로 인가되는 펄스 폭 자동 제어 방법및 장치
KR10-2003-0035564 2003-06-03
KR03/35564 2003-06-03
US10/773,901 2004-02-06
US10/773,901 US7085154B2 (en) 2003-06-03 2004-02-06 Device and method for pulse width control in a phase change memory device
US10/773901 2004-02-06

Publications (2)

Publication Number Publication Date
DE102004025975A1 true DE102004025975A1 (de) 2004-12-30
DE102004025975B4 DE102004025975B4 (de) 2010-11-11

Family

ID=36815433

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102004025975A Expired - Fee Related DE102004025975B4 (de) 2003-06-03 2004-05-18 Phasenänderungsspeicherbauelement und Programmierverfahren

Country Status (5)

Country Link
US (2) US7085154B2 (de)
JP (1) JP2004362761A (de)
CN (1) CN100514492C (de)
DE (1) DE102004025975B4 (de)
IT (1) ITMI20041046A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007015864A2 (en) * 2005-07-27 2007-02-08 Spansion Llc Program/erase waveshaping control to increase data retention of a memory cell

Families Citing this family (100)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6147395A (en) * 1996-10-02 2000-11-14 Micron Technology, Inc. Method for fabricating a small area of contact between electrodes
US7085154B2 (en) * 2003-06-03 2006-08-01 Samsung Electronics Co., Ltd. Device and method for pulse width control in a phase change memory device
US7159181B2 (en) * 2003-10-01 2007-01-02 Sunrise Medical Hhg Inc. Control system with customizable menu structure for personal mobility vehicle
US9153960B2 (en) 2004-01-15 2015-10-06 Comarco Wireless Technologies, Inc. Power supply equipment utilizing interchangeable tips to provide power and a data signal to electronic devices
KR100618836B1 (ko) 2004-06-19 2006-09-08 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 프로그래밍방법
TWI288931B (en) 2004-06-19 2007-10-21 Samsung Electronics Co Ltd Phase-change memory element driver circuits using measurement to control current and methods of controlling drive current of phase-change memory elements using measurement
DE602005021527D1 (de) * 2004-10-21 2010-07-08 Nxp Bv Integrierte schaltung mit phasenänderungs-speicherzellen und verfahren zum adressieren von phasenänderungs-speicherzellen
KR100564637B1 (ko) * 2004-10-26 2006-03-29 삼성전자주식회사 반도체 메모리 장치와 그 프로그래밍 방법
US7272037B2 (en) * 2004-10-29 2007-09-18 Macronix International Co., Ltd. Method for programming a multilevel phase change memory device
JP4646634B2 (ja) * 2005-01-05 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置
US7923724B2 (en) * 2005-01-10 2011-04-12 Ovonyx, Inc. Phase change memory that switches between crystalline phases
JP4282612B2 (ja) 2005-01-19 2009-06-24 エルピーダメモリ株式会社 メモリ装置及びそのリフレッシュ方法
JP4735948B2 (ja) * 2005-03-29 2011-07-27 日本電気株式会社 磁気ランダムアクセスメモリ及びその動作方法
KR100699837B1 (ko) * 2005-04-04 2007-03-27 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 프로그래밍방법
DE602005025323D1 (de) * 2005-06-03 2011-01-27 St Microelectronics Srl Verfahren zum Programmieren von Phasenübergangsspeicherzellen mit mehrfachen Speicherniveaus mithilfe eines Perkolationsalgorithmus
KR100794654B1 (ko) * 2005-07-06 2008-01-14 삼성전자주식회사 상 변화 메모리 장치 및 그것의 프로그램 방법
KR100674983B1 (ko) * 2005-07-13 2007-01-29 삼성전자주식회사 구동전압 레벨을 변경할 수 있는 상 변화 메모리 장치
US7460389B2 (en) * 2005-07-29 2008-12-02 International Business Machines Corporation Write operations for phase-change-material memory
US7372725B2 (en) 2005-08-15 2008-05-13 Infineon Technologies Ag Integrated circuit having resistive memory
KR100674992B1 (ko) * 2005-09-08 2007-01-29 삼성전자주식회사 구동전압 레벨을 변경할 수 있는 상 변화 메모리 장치
KR100695162B1 (ko) * 2005-09-13 2007-03-14 삼성전자주식회사 상변화 메모리 및 그 동작 방법
US7907435B2 (en) * 2005-09-21 2011-03-15 Renesas Electronics Corporation Semiconductor device
KR100674997B1 (ko) * 2005-10-15 2007-01-29 삼성전자주식회사 상 변화 메모리 장치 및 상 변화 메모리 장치의 독출 동작제어방법
KR100947159B1 (ko) * 2005-10-17 2010-03-12 가부시끼가이샤 르네사스 테크놀로지 반도체 장치
KR100657972B1 (ko) 2005-10-28 2006-12-14 삼성전자주식회사 상변화 메모리 소자와 그 동작 및 제조 방법
US8222917B2 (en) * 2005-11-03 2012-07-17 Agate Logic, Inc. Impedance matching and trimming apparatuses and methods using programmable resistance devices
KR100745600B1 (ko) * 2005-11-07 2007-08-02 삼성전자주식회사 상 변화 메모리 장치 및 그것의 읽기 방법
US7292466B2 (en) * 2006-01-03 2007-11-06 Infineon Technologies Ag Integrated circuit having a resistive memory
US7423901B2 (en) * 2006-03-03 2008-09-09 Marvell World Trade, Ltd. Calibration system for writing and reading multiple states into phase change memory
US7626858B2 (en) * 2006-06-09 2009-12-01 Qimonda North America Corp. Integrated circuit having a precharging circuit
US7457146B2 (en) * 2006-06-19 2008-11-25 Qimonda North America Corp. Memory cell programmed using a temperature controlled set pulse
US20080025080A1 (en) * 2006-07-27 2008-01-31 Cswitch Corporation Method and apparatus for programming phase change devices
US7545665B2 (en) * 2006-09-06 2009-06-09 Glacier Microelectronics, Inc. High yielding, voltage, temperature, and process insensitive lateral poly fuse memory
JP4958244B2 (ja) * 2006-09-15 2012-06-20 ルネサスエレクトロニクス株式会社 半導体装置
US7619917B2 (en) * 2006-11-28 2009-11-17 Qimonda North America Corp. Memory cell with trigger element
US7903447B2 (en) 2006-12-13 2011-03-08 Macronix International Co., Ltd. Method, apparatus and computer program product for read before programming process on programmable resistive memory cell
US7701759B2 (en) 2007-02-05 2010-04-20 Macronix International Co., Ltd. Memory cell device and programming methods
TWI330846B (en) * 2007-03-08 2010-09-21 Ind Tech Res Inst A writing method and system for a phase change memory
KR101469831B1 (ko) * 2007-04-30 2014-12-09 삼성전자주식회사 향상된 읽기 성능을 갖는 멀티-레벨 상변환 메모리 장치 및그것의 읽기 방법
US7940552B2 (en) * 2007-04-30 2011-05-10 Samsung Electronics Co., Ltd. Multiple level cell phase-change memory device having pre-reading operation resistance drift recovery, memory systems employing such devices and methods of reading memory devices
KR100914267B1 (ko) 2007-06-20 2009-08-27 삼성전자주식회사 가변저항 메모리 장치 및 그것의 형성방법
US7571901B2 (en) * 2007-06-21 2009-08-11 Qimonda North America Corp. Circuit for programming a memory element
KR20090006468A (ko) * 2007-07-11 2009-01-15 삼성전자주식회사 상변화 물질, 상기 상변화 물질을 포함하는 스퍼터 타겟,상기 스퍼터 타겟을 이용한 상변화층의 형성방법 및 상기방법으로 형성된 상변화층을 포함하는 상변화 메모리소자의 제조방법
KR101308549B1 (ko) * 2007-07-12 2013-09-13 삼성전자주식회사 멀티-레벨 상변환 메모리 장치 및 그것의 쓰기 방법
KR100887061B1 (ko) * 2007-07-24 2009-03-04 주식회사 하이닉스반도체 상 변화 메모리 장치
KR101408876B1 (ko) * 2007-11-13 2014-06-18 삼성전자주식회사 상 변화 메모리 장치의 기입 드라이버 회로
CN101452743B (zh) * 2007-12-05 2011-10-26 财团法人工业技术研究院 相变存储器的写入系统与方法
US7593255B2 (en) 2007-12-07 2009-09-22 Qimonda North America Corp. Integrated circuit for programming a memory element
JP5121439B2 (ja) * 2007-12-26 2013-01-16 株式会社東芝 不揮発性半導体記憶装置
US8077505B2 (en) 2008-05-07 2011-12-13 Macronix International Co., Ltd. Bipolar switching of phase change device
TWI450274B (zh) * 2008-06-02 2014-08-21 Higgs Opl Capital Llc 記憶體與記憶體寫入方法
US8134857B2 (en) 2008-06-27 2012-03-13 Macronix International Co., Ltd. Methods for high speed reading operation of phase change memory and device employing same
US7978507B2 (en) * 2008-06-27 2011-07-12 Sandisk 3D, Llc Pulse reset for non-volatile storage
US8111539B2 (en) * 2008-06-27 2012-02-07 Sandisk 3D Llc Smart detection circuit for writing to non-volatile storage
US7876606B2 (en) * 2008-07-02 2011-01-25 Qimonda Ag Integrated circuit for programming a memory cell
US7719913B2 (en) * 2008-09-12 2010-05-18 Macronix International Co., Ltd. Sensing circuit for PCRAM applications
JP2010067332A (ja) * 2008-09-12 2010-03-25 Elpida Memory Inc 相補型相変化メモリセル及びメモリ回路
US7920407B2 (en) * 2008-10-06 2011-04-05 Sandisk 3D, Llc Set and reset detection circuits for reversible resistance switching memory material
US8036014B2 (en) 2008-11-06 2011-10-11 Macronix International Co., Ltd. Phase change memory program method without over-reset
US7869270B2 (en) * 2008-12-29 2011-01-11 Macronix International Co., Ltd. Set algorithm for phase change memory cell
US8301977B2 (en) * 2008-12-30 2012-10-30 Stmicroelectronics S.R.L. Accelerating phase change memory writes
US8093661B2 (en) * 2009-01-07 2012-01-10 Macronix International Co., Ltd. Integrated circuit device with single crystal silicon on silicide and manufacturing method
US8107283B2 (en) 2009-01-12 2012-01-31 Macronix International Co., Ltd. Method for setting PCRAM devices
US8064247B2 (en) 2009-01-14 2011-11-22 Macronix International Co., Ltd. Rewritable memory device based on segregation/re-absorption
US8166368B2 (en) * 2009-02-24 2012-04-24 International Business Machines Corporation Writing a special symbol to a memory to indicate the absence of a data signal
US8023345B2 (en) * 2009-02-24 2011-09-20 International Business Machines Corporation Iteratively writing contents to memory locations using a statistical model
JP4774109B2 (ja) * 2009-03-13 2011-09-14 シャープ株式会社 不揮発性可変抵抗素子のフォーミング処理の制御回路、並びにフォーミング処理の制御方法
JP2010244607A (ja) 2009-04-03 2010-10-28 Elpida Memory Inc 半導体記憶装置
KR101086858B1 (ko) * 2009-04-15 2011-11-25 주식회사 하이닉스반도체 라이트 전압을 생성하는 비휘발성 반도체 메모리 회로
US8406033B2 (en) 2009-06-22 2013-03-26 Macronix International Co., Ltd. Memory device and method for sensing and fixing margin cells
US7894254B2 (en) 2009-07-15 2011-02-22 Macronix International Co., Ltd. Refresh circuitry for phase change memory
US8386739B2 (en) * 2009-09-28 2013-02-26 International Business Machines Corporation Writing to memory using shared address buses
US8230276B2 (en) * 2009-09-28 2012-07-24 International Business Machines Corporation Writing to memory using adaptive write techniques
KR101652333B1 (ko) * 2010-02-10 2016-08-30 삼성전자주식회사 가변 저항 메모리 장치 및 그것의 프로그램 방법
US8463985B2 (en) 2010-03-31 2013-06-11 International Business Machines Corporation Constrained coding to reduce floating gate coupling in non-volatile memories
JP2011253595A (ja) * 2010-06-03 2011-12-15 Toshiba Corp 不揮発性半導体記憶装置
US8634235B2 (en) 2010-06-25 2014-01-21 Macronix International Co., Ltd. Phase change memory coding
CN101894587A (zh) * 2010-07-23 2010-11-24 上海宏力半导体制造有限公司 相变存储器的自限写入脉冲发生电路
CN101901632B (zh) * 2010-08-11 2015-12-02 上海华虹宏力半导体制造有限公司 监控位线电压的监控电路及监控方法
KR101201859B1 (ko) 2010-09-03 2012-11-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 프로그래밍 전류펄스 조절방법
US8194441B2 (en) 2010-09-23 2012-06-05 Micron Technology, Inc. Phase change memory state determination using threshold edge detection
US8467238B2 (en) 2010-11-15 2013-06-18 Macronix International Co., Ltd. Dynamic pulse operation for phase change memory
US8374019B2 (en) 2011-01-05 2013-02-12 Macronix International Co., Ltd. Phase change memory with fast write characteristics
CN102592667A (zh) * 2011-01-13 2012-07-18 中国科学院微电子研究所 编程电阻存储单元的方法和装置
US8891293B2 (en) 2011-06-23 2014-11-18 Macronix International Co., Ltd. High-endurance phase change memory devices and methods for operating the same
US8767482B2 (en) 2011-08-18 2014-07-01 Micron Technology, Inc. Apparatuses, devices and methods for sensing a snapback event in a circuit
CN102355013B (zh) * 2011-08-22 2013-09-18 北京兆易创新科技股份有限公司 一种灵敏放大器的预充电控制电路
CN102299537B (zh) * 2011-08-22 2013-12-11 北京兆易创新科技股份有限公司 一种灵敏放大器的预充电控制电路及方法
KR101893145B1 (ko) 2011-12-06 2018-10-05 삼성전자주식회사 메모리 시스템들 및 그것들의 블록 복사 방법들
DE102012111829A1 (de) 2011-12-06 2013-06-06 Samsung Electronics Co., Ltd. Speichersysteme und Blockkopierverfahren davon
US9001550B2 (en) 2012-04-27 2015-04-07 Macronix International Co., Ltd. Blocking current leakage in a memory array
KR20140028481A (ko) * 2012-08-29 2014-03-10 에스케이하이닉스 주식회사 쓰기 전류를 측정할 수 있는 반도체 메모리 장치 및 쓰기 전류 측정 방법
US9281061B2 (en) 2012-09-19 2016-03-08 Micron Technology, Inc. Methods and apparatuses having a voltage generator with an adjustable voltage drop for representing a voltage drop of a memory cell and/or a current mirror circuit and replica circuit
US8964442B2 (en) 2013-01-14 2015-02-24 Macronix International Co., Ltd. Integrated circuit 3D phase change memory array and manufacturing method
JP2015060608A (ja) 2013-09-18 2015-03-30 株式会社東芝 半導体記憶装置
US9779810B2 (en) * 2015-09-11 2017-10-03 Macronix International Co., Ltd. Adjustable writing circuit
US10204681B2 (en) * 2017-05-09 2019-02-12 National Tsing Hua University Control circuit configured to terminate a set operation and a reset operation of a resistive memory cell of memory array based on the voltage variation on the data line of the resistive memory cell
US10832770B2 (en) 2019-03-13 2020-11-10 Sandisk Technologies Llc Single pulse memory operation
KR102681484B1 (ko) 2019-10-22 2024-07-08 삼성전자주식회사 메모리 장치 및 이의 동작 방법
IT202000012070A1 (it) 2020-05-22 2021-11-22 St Microelectronics Srl Dispositivo di memoria non volatile con un circuito di pilotaggio di programmazione includente un limitatore di tensione

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4968507A (en) * 1984-06-20 1990-11-06 Merck & Co., Inc. Controlled porosity osmotic pump
IL90062A (en) * 1988-04-27 1994-10-07 Daiichi Seiyaku Co History of pyridonecarboxylic acid, their preparation and pharmaceutical preparations containing them
EP0995447A1 (de) * 1993-09-09 2000-04-26 Takeda Chemical Industries, Ltd. Formulierung enthaltend einen Antibakteriellen und einen Antiulcus Wirkstoff
JP3361006B2 (ja) * 1995-03-24 2003-01-07 川崎マイクロエレクトロニクス株式会社 半導体デバイス
US6057323A (en) * 1996-03-08 2000-05-02 Adolor Corporation Kappa agonist compounds pharmaceutical formulations and method of prevention and treatment of pruritus therewith
US5712815A (en) * 1996-04-22 1998-01-27 Advanced Micro Devices, Inc. Multiple bits per-cell flash EEPROM capable of concurrently programming and verifying memory cells and reference cells
US5847003A (en) * 1996-06-04 1998-12-08 Avon Products, Inc. Oxa acids and related compounds for treating skin conditions
KR100223868B1 (ko) * 1996-07-12 1999-10-15 구본준 비휘발성 메모리를 프로그램하는 방법
KR20010014105A (ko) * 1997-06-23 2001-02-26 가마쿠라 아키오 헬리코박터 감염에 기인한 질환의 예방 또는 치료제
US6141241A (en) * 1998-06-23 2000-10-31 Energy Conversion Devices, Inc. Universal memory element with systems employing same and apparatus and method for reading, writing and programming same
US6075719A (en) 1999-06-22 2000-06-13 Energy Conversion Devices, Inc. Method of programming phase-change memory element
US6314014B1 (en) * 1999-12-16 2001-11-06 Ovonyx, Inc. Programmable resistance memory arrays with reference cells
US6222771B1 (en) * 2000-01-31 2001-04-24 Eon Silicon Devices, Inc. Unified program method and circuitry in flash EEPROM
US6570784B2 (en) 2001-06-29 2003-05-27 Ovonyx, Inc. Programming a phase-change material memory
US6487113B1 (en) 2001-06-29 2002-11-26 Ovonyx, Inc. Programming a phase-change memory with slow quench time
US6434048B1 (en) * 2001-07-20 2002-08-13 Hewlett-Packard Company Pulse train writing of worm storage device
US6545907B1 (en) * 2001-10-30 2003-04-08 Ovonyx, Inc. Technique and apparatus for performing write operations to a phase change material memory device
US6879525B2 (en) * 2001-10-31 2005-04-12 Hewlett-Packard Development Company, L.P. Feedback write method for programmable memory
EP1324345A1 (de) * 2001-12-27 2003-07-02 STMicroelectronics S.r.l. Nichtflüchtige Speicheranordnung mit einziger Speisespannung mit Kaskode-Spaltendekodiererung
JP2004079033A (ja) * 2002-08-12 2004-03-11 Renesas Technology Corp 不揮発性半導体記憶装置
JP4249992B2 (ja) * 2002-12-04 2009-04-08 シャープ株式会社 半導体記憶装置及びメモリセルの書き込み並びに消去方法
US6813177B2 (en) * 2002-12-13 2004-11-02 Ovoynx, Inc. Method and system to store information
KR100480644B1 (ko) * 2003-02-28 2005-03-31 삼성전자주식회사 셀 구동 전류가 증가된 상 변화 메모리
KR100546322B1 (ko) * 2003-03-27 2006-01-26 삼성전자주식회사 비휘발성 메모리와 휘발성 메모리로 선택적으로 동작할 수있는 상 변화 메모리 장치 및 상 변화 메모리 장치의 동작방법
US7085154B2 (en) * 2003-06-03 2006-08-01 Samsung Electronics Co., Ltd. Device and method for pulse width control in a phase change memory device
US7457146B2 (en) * 2006-06-19 2008-11-25 Qimonda North America Corp. Memory cell programmed using a temperature controlled set pulse

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007015864A2 (en) * 2005-07-27 2007-02-08 Spansion Llc Program/erase waveshaping control to increase data retention of a memory cell
WO2007015864A3 (en) * 2005-07-27 2008-05-22 Spansion Llc Program/erase waveshaping control to increase data retention of a memory cell

Also Published As

Publication number Publication date
US7085154B2 (en) 2006-08-01
US20060181932A1 (en) 2006-08-17
US7180771B2 (en) 2007-02-20
CN1574093A (zh) 2005-02-02
US20040246804A1 (en) 2004-12-09
CN100514492C (zh) 2009-07-15
ITMI20041046A1 (it) 2004-08-25
JP2004362761A (ja) 2004-12-24
DE102004025975B4 (de) 2010-11-11

Similar Documents

Publication Publication Date Title
DE102004025975B4 (de) Phasenänderungsspeicherbauelement und Programmierverfahren
DE102004016408B4 (de) Phasenwechselspeicherbaustein und zugehöriges Programmierverfahren
DE102006033389B4 (de) Phasenänderungsspeicherbauelement
DE102006042621B4 (de) Phasenwechselspeicherbauelement
DE60315613T2 (de) Schreibschaltung für Phasenwechsel-Speicher
DE102005004338B4 (de) Phasenänderungs-Speicherbauelement und zugehöriges Programmierverfahren
KR100564602B1 (ko) 상 변화 메모리 어레이의 셋 프로그래밍 방법 및 기입드라이버 회로
DE102009050746B4 (de) Verfahren zum Mehrebenen-Auslesen einer Phasenwechselspeicherzelle sowie Phasenwechselspeicher
DE102008018955B4 (de) Auf Strombereich abgestimmte Messarchitektur für Multipegel-Phasenänderungsspeicher
US7876608B2 (en) Method for programming a multilevel phase change memory device
US7020014B2 (en) Circuit and method for temperature tracing of devices including an element of chalcogenic material, in particular phase change memory devices
DE102006060424A1 (de) Schreibschaltung für resistiven Speicher
US20060279979A1 (en) Method of reading phase-change memory elements
US11948631B2 (en) Memory device and operating method thereof
DE102004039977A1 (de) Programmierverfahren und Treiberschaltung für eine Phasenwechselspeicherzelle
US20060227590A1 (en) Reading a phase change memory
DE102009035954B4 (de) Verfahren zum Programmieren von Spezifischer-Widerstand-Änderungs-Speichern und Halbleiterbauelement
DE102005055651A1 (de) Energieangepasste Schreibimpulse in Phasenwechselspeichern
DE102008029121A1 (de) Schaltung zum Programmieren eines Speicherelements
DE102006037711A1 (de) Phasenwechselspeicherbauelement mit direktem Zugriff und globalen und lokalen Bitleitungen
DE102008034503B4 (de) Datenhalteüberwachungseinrichtung
DE102008064527A1 (de) Nichtflüchtiger Speicher, Speichersystem und Verfahren zum Treiben
DE102006052397B4 (de) Nichtflüchtiger Halbleiterspeicher, nichflüchtiges Halbleiterspeicherelement, Verfahren zum Lesen einer Phasenwechsel-Speicherzelle und System
DE102018124002A1 (de) Speichervorrichtung
US20080013362A1 (en) Phase-change memory device and method that maintains the resistance of a phase-change material in a set state within a constant resistance range

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R020 Patent grant now final

Effective date: 20110211

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee