DE10152911B4 - Integrierte Schaltungsvorrichtungen, die aktive Bereiche mit erweiterten effektiven Breiten aufweisen, und Verfahren zur Herstellung derselben - Google Patents

Integrierte Schaltungsvorrichtungen, die aktive Bereiche mit erweiterten effektiven Breiten aufweisen, und Verfahren zur Herstellung derselben Download PDF

Info

Publication number
DE10152911B4
DE10152911B4 DE10152911A DE10152911A DE10152911B4 DE 10152911 B4 DE10152911 B4 DE 10152911B4 DE 10152911 A DE10152911 A DE 10152911A DE 10152911 A DE10152911 A DE 10152911A DE 10152911 B4 DE10152911 B4 DE 10152911B4
Authority
DE
Germany
Prior art keywords
trench
layer
integrated circuit
sidewall
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE10152911A
Other languages
English (en)
Other versions
DE10152911A1 (de
DE10152911B9 (de
Inventor
Kang-yoon Sugnam Lee
Jong-woo Kangnam Park
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE10152911A1 publication Critical patent/DE10152911A1/de
Publication of DE10152911B4 publication Critical patent/DE10152911B4/de
Application granted granted Critical
Publication of DE10152911B9 publication Critical patent/DE10152911B9/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H01L21/2652—Through-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28238—Making the insulator with sacrificial oxide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/056—Making the transistor the transistor being a FinFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Integrierte Schaltungsvorrichtung, die aufweist:
ein Substrat (100) mit einem darin ausgebildeten Graben (200) und einer Mesa, wobei die Mesa eine obere Oberfläche (105) und eine Seitenwand, welche an den Graben (200) angrenzt, aufweist;
eine in dem Graben (200) angeordnete Isolationsschicht (500), die einen ersten Seitenwandabschnitt des Grabens abdeckt und einen zweiten Seitenwandabschnitt frei läßt; und
eine Gate-Elektrode (800), die auf dem zweiten Seitenwandabschnitt (205) des Grabens und der oberen Oberfläche (105) angeordnet ist,
wobei eine Weite eines Transistorkanals die Länge des ersten Seitenwandabschnitts und die Länge der oberen Oberfläche enthält.

Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft allgemein Feldeffekttransistoren und insbesondere integrierte Schaltungsvorrichtungen, die Feldeffekttransistoren enthalten, und Verfahren zur Herstellung derselben.
  • Hintergrund der Erfindung
  • Da die Integrationsdichte eines Halbleiterchips sich erhöht, verringert sich im allgemeinen auch die Größe eines Halbleiterchips. Da demzufolge eine Halbleitervorrichtung, wie beispielsweise ein dynamischer Speicher mit wahlfreiem Zugriff (DRAM) immer winziger wird, ist es schwierig, sicherzustellen, daß ein Zelltransistor (cell Tr) eine ausreichende Ansteuerfähigkeit aufrechterhält.
  • Obgleich für den Fall einer DRAM-Vorrichtung die Größe eines Speicherzellentransistors sich verringern kann, wird die Schwellwertspannung an dem Speicherzellentransistor weiterhin normalerweise bei ungefähr 1 Volt abhängig von den Auffrisch-Eigenschaften der DRAM-Vorrichtung gehalten. Ebenso kann die Gate-Länge eines Speicherzellentransistors und die Weite bzw. Breite eines aktiven Bereichs innerhalb eines Speicherzellentransistors sich verkleinern, wenn sich die Größe einer Halbleitervorrichtung verringert. Um die Schwellwertspannung an dem Speicherzellentransistor bei ungefähr 1V aufrecht zu erhalten, kann die Kanaldichte erhöht werden. Jedoch kann die Erhöhung der Kanaldichte ein Ansteigen des elektrischen Feldes der Sperrschicht und eine Erhöhung der Defektdichte verursachen, was die Auffrisch-Eigenschaften der DRAM-Vorrichtung verschlechtert.
  • Im allgemeinen wird ebenso eine seichte Sperrschicht benötigt, um die Größe einer Halbleitervorrichtung zu verringern und die Störstellenkonzentration eines Drain- oder Source-Bereichs zu verringern. Folglich steigt ein parasitärer Widerstand rapide an und das Ansteuervermögen eines Speicherzellentransistors (z.B. des Stroms durch den Zelltransistor) fällt scharf ab.
  • Da sich die Größe eines Halbleiterchips verringert und die Integrationsdichte anwächst, wird eine seichte Grabenisolation (shallow trench isolation = STI) zum Isolieren einzelner Vorrichtungen voneinander verwendet. STI kann als ein Isolationsverfahren bei Vorrichtungen, die eine hohe Musterdichte aufweisen, vorteilhaft verwendet werden und weist im allgemeinen günstige Isolationseigenschaften auf. Falls ein Transistor einen aktiven Bereich mit einer relativ schmalen Breite aufweist, kann ungeachtet der Vorteile von STI die Schwellwertspannung an dem Transistor absinken.
  • EP 0 924 766 A2 offenbart eine herkömmliche Speicherzellenanordnung, sowie ein Verfahren zu deren Herstellung und Betrieb. Die Speicherzellenanordnung ist dabei eine herkömmliche DRAM-Anordnung.
  • Weitere herkömmliche integrierte Halbleitervorrichtungen, die eine die gesamte Grabenoberfläche bedeckende Gate-Elektrode aufweisen, sind aus der Zusammenfassung der japanischen Patentschrift JP 08-264764 A, und dort insbesondere den 12 bis 19, sowie der europäischen Patentanmeldung EP 0 833 392 A2 zu entnehmen.
  • Kurzfassung der Erfindung
  • Gemäß den Ausführungsformen der vorliegenden Erfindung, weist eine integrierte Schaltungsvorrichtung ein Substrat auf, das einen darin ausgebildeten Graben und eine dazu benachbarte Mesa aufweist. Eine Isolationsschicht wird in dem Graben angeordnet und bedeckt einen ersten Seitenwandabschnitt des Grabens und läßt einen zweiten Seitenwandabschnitt des Grabens frei. Eine Gate-Elektrode wird auf dem zweiten Seitenwandabschnitt des Grabens und einer Oberfläche der Mesa angeordnet. Die effektive Breite eines aktiven Bereichs, welcher als ein Transistorkanal unter der Gate-Elektrode dient, wird dabei durch die Länge des zweiten Seitenwandabschnitts des Grabens vergrößert. Überdies kann die vergrößerte Kanalbreite des Transistors zu einem Anstieg bei der Stromsteuerfähigkeit des Transistors führen.
  • Bei einer Ausführungsform der vorliegenden Erfindung ist eine Gate-Isolationsschicht zwischen der Gate-Elektrode und dem zweiten Seitenwandabschnitt des Grabens angeordnet, eine Pufferschicht zwischen der Isolationsschicht und dem Graben angeordnet und eine Liner- bzw. Zwischenschicht ist zwischen der Isolationsschicht und der Pufferschicht angeordnet.
  • Bei einer weiteren Ausführungsform der vorliegenden Erfindung weist der zweite Seitenwandabschnitt des Grabens eine Schicht auf, die mit Störstellen, beispielsweise Bor, dotiert ist.
  • Bei weiteren Ausführungsformen der vorliegenden Erfindung kann der Graben durch Ausbilden einer Oxidschicht auf dem Substrat, Ausbilden einer Maske auf der Oxidschicht, Mustern der Maske zum Freilegen von zumindest einem Teil der Oxidschicht und einem anschließenden Ätzen des freigelegten Abschnitts der Oxidschicht ausgebildet sein.
  • Bei weiteren Ausführungsformen der vorliegenden Erfindung kann die Isolationsschicht durch Auffüllen des Grabens mit Isolationsmaterial zum Abdecken der Maske ausgebildet sein. Das Isolationsmaterial kann anschließend solange planarisiert werden, bis eine Oberfläche der Maske freigelegt ist. Das Isolationsmaterial wird dann gemustert, so daß die Maske sich durch eine Oberfläche des Isolationsmaterials hindurch erstreckt. Anschließend wird ein Ätzen ausgeführt, um die Maske von der oberen Oberfläche der Mesa, die an die Graben angrenzt im wesentlichen zu entfernen. Das Isolationsmaterial wird derart geätzt, daß das Isolationsmaterial den ersten Abschnitt der Seitenwand abdeckt und den zweiten Abschnitt der Seitenwand freilegt.
  • Kurze Beschreibung der Zeichnung
  • Andere Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung ihrer spezifischen Ausführungsformen besser ersichtlich, wenn sie im Zusammenhang mit der beiliegenden Zeichnung gelesen wird, in welcher:
  • 1-8 Querschnittsansichten sind, die integrierte Schaltungsvorrichtungen darstellen, die aktive Bereiche mit erweiterten effektiven Breiten aufweisen, und Verfahren zur Herstellung derselben in Übereinstimmung mit den Ausführungsformen der vorliegenden Erfindung darstellen.
  • Detaillierte Beschreibung der bevorzugten Ausführungsformen
  • Obgleich die Erfindung zahlreichen Abwandlungen und alternativen Formen zugänglich ist, werden im folgenden spezifische Ausführungsformen davon beispielhaft in der Zeichnung gezeigt und im Detail beschrieben. Durch die Beschreibung der Figuren hindurch werden gleiche Bezugszeichen für gleiche Elemente verwendet. Bei den Figuren sind die Abmessungen der Schichten und Bereiche zur Klarheit vergrößert dargestellt. Es ist ebenso ersichtlich, daß wenn ein Element, beispielsweise eine Schicht, ein Bereich oder ein Substrat, als "auf" einem anderen Element seiend bezeichnet wird, es direkt auf dem anderen Element sein kann oder dazwischenliegende Elemente vorhanden sind. Wenn im Gegensatz dazu ein Element, wie beispielsweise eine Schicht, ein Bereich oder ein Substrat, als "direkt auf" einem anderen Element seiend bezeichnet wird, sind keine dazwischenliegenden Elemente vorhanden.
    •
  • 1-6 sind Querschnittsansichten, die integrierte Schaltungsvorrichtungen mit aktiven Bereichen, die erweiterte effektive Breiten aufweisen, und Verfahren zu Herstellung derselben in Übereinstimmung mit Ausführungsformen der vorliegenden Erfindung darstellen. Gemäß 1 weist eine integrierte Schaltungsvorrichtung ein Substrat 100, wie beispielsweise ein Siliziumsubstrat auf, das einen darin ausgebildeten Graben 200 aufweist. Genauer gesagt, ist eine Pad-Oxidschicht 310 auf dem Substrat 100 bis zu einer Dicke von ungefähr 10 nm (100Å) unter Verwendung einer herkömmlichen thermischen Oxidation ausgebildet. Nach einem Ausbilden der Pad-Oxidschicht 310, wird auf vorbestimmten Bereichen des Substrats 100 und der Pad-Oxidschicht 310 eine Maske 400 ausgebildet. Die Maske 400 kann eine Siliziumnitridschicht aufweisen und kann unter Verwendung von Photolithographie gemustert werden. Ein Abschnitt des Substrats 100, der nicht durch die Maske 400 abgedeckt ist, wird unter Verwendung eines photolithographischen Verfahrens, wie beispielsweise einer seichten Grabenisolation (shallow trench isolation = STI), geätzt. Folglich ist ein Graben 200, der ein Paar von Mesas trennt, in dem Substrat 100 ausgebildet. Die Tiefe des Grabens 200 kann abhängig von der Art der herzustellenden Halbleitervorrichtung variieren. Bei einer beispielhaften Ausführungsform ist der Graben 200 mit einer Tiefe von ungefähr 250 nm (2500 Å) ausgebildet.
  • Gemäß 2 wird der Graben 200 mit einer Isolationsschicht 500 als Teil des STI-Verfahrens aufgefüllt. Die Isolationsschicht kann ein Isolationsmaterial, wie beispielsweise ein Siliziumoxid, aufweisen. Nachdem die Isolationsschicht 500 ausgebildet worden ist, kann die Isolationsschicht 500 thermisch behandelt werden, um die Isolationsschicht 500 zu verdichten. Ein chemisch-mechanisches Polierverfahren (CMP-Verfahren) kann anschließend zum Planarisieren der Isolationsschicht solange durchgeführt werden, bis eine Oberfläche der Isolationsschicht im wesentlichen die gleiche Höhe wie die obere Oberfläche 401 der Maske 400 aufweist, so daß die obere Oberfläche 401 freigelegt ist.
  • Im Interesse der darauffolgenden Verfahren wird die Isolationsschicht 500 unter Verwendung eines isotropischen und/oder eines anisotropischen Ätzverfahrens weitergeätzt. Beispielsweise kann nach dem CMP-Verfahren die Isolationsschicht 500 zum Verringern seiner Dicke um ungefähr 150 nm (1500 Å) geätzt werden. Folglich ist die Isolationsschicht 500 derart gemustert, daß die obere Oberfläche der Isolationssicht 500 niedriger als die obere Oberfläche 401 der Maske 400 ist. Naßätzen kann unter Verwendung eines herkömmlichen Oxid-Ätzmittels bei einem isotropischen Ätzverfahren durchgeführt werden und Trockenätzen kann bezüglich eines Siliziumoxids bei einem anisotropischen Ätzverfahren durchgeführt werden.
  • Bei anderen Ausführungsformen kann vor dem Ausbilden der Isolationsschicht 500 eine Pufferschicht 510 auf dem Substrat 100 ausgebildet werden. Die Pufferschicht 510 kann Streß bzw. eine Belastung zwischen dem Siliziumoxid der Isolationsschicht 500 und dem Silizium des Substrats 100 abschwächen. Die Pufferschicht 510 kann eine Siliziumoxidschicht aufweisen, welche in eine thermische Oxidschicht unter Verwendung einer Sauerstoffquelle transformiert werden kann.
  • Gemäß 3 wird nun, nachdem die Isolationsschicht 500 gemustert worden ist, die Maske 400 unter Verwendung eines herkömmlichen Verfahrens, wie beispielsweise einem isotropischen Naßätzverfahren, zum Strippen (d.h. Ablösen) der Siliziumnitrid aufweisenden Maske 400 entfernt. Nach der Entfernung der Maske 400 ist die Oberfläche der Isolationsschicht 500 im wesentlichen auf der gleichen Höhe mit den Mesas in dem Substrat 100, welche an den Graben 200 angrenzen.
  • Gemäß 4 wird die Isolationsschicht 500 weitergeätzt, um eine Isolationsschicht 500' auszubilden, in welcher die oberen Seitenwände 205 der an den Graben 200 angrenzenden Mesas freigelegt sind. Die Isolationsschicht 500 kann beispielsweise durch Naßätzen unter Verwendung eines Oxid-Ätzmittels bei einem isotropischen Ätzverfahren und/oder durch Trockenätzung unter Verwendung eines Ätzmittels, das ein relativ hohes Selektivitätsverhältnis bezüglich des Siliziumoxides der Isolationsschicht 500 bzw. der Silizium des Substrats 100 aufweist, selektiv geätzt werden. Die Isolationsschicht 500 kann zum Verringern seiner Dicke um ungefähr 50 nm (500 Å) derart geätzt werden, daß die obere Oberfläche der Isolationsschicht 500' ungefähr 50 nm (500 Å) niedriger als die obere Oberfläche 105 der Mesas in dem Substrat 100 liegt. Zusätzlich zu dem Ätzen der Isolierschicht 500 kann eben so die Pufferschicht 510 geätzt werden, um Abschnitte davon zu entfernen.
  • Nach einem Ätzen der Isolationsschicht 500, um die Isolationsschicht 500' auszubilden, sind die oberen Seitenwände 205 der an den Graben 200 angrenzenden Mesas freigelegt. Die Länge der oberen Seitenwände 205 kann in Übereinstimmung mit Ausführungsformen der vorliegenden Erfindung variieren. Durch Steuern des Ausmaßes, bis zu welchem die Isolationsschicht 500 geätzt wird, können die Längen der oberen Seitenwände 205 eingestellt werden. Bei den beispielhaften Ausführungsformen der vorliegenden Erfindung ist jede der oberen Seitenwände 205 ungefähr 50 nm (500 Å) lang.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung kann eine obere Seitenwand 205 mindestens 15% der Länge einer oberen Seitenfläche 105 einer an den Graben 200 angrenzenden Mesa betragen. Bei anderen Ausführungsformen kann eine obere Seitenwand 205 ungefähr 30-60% der Länge der oberen Oberfläche 105 einer an den Graben 200 angrenzenden Mesa betragen. Wenn die Isolationsschicht 500' so dünn wie möglich ausgebildet wird, ohne ihre Isolationseigenschaften zu verlieren, weisen die Längen der oberen Seitenwände 205 ihren maximalen Wert auf. Es ist daher möglich, die Längen der oberen Seitenwände 205 solange zu erhöhen, solange die Isolationsschicht 500' nicht bis zu einem solchen Ausmaß ausgedünnt ist, daß die Isolationseigenschaften der Isolationsschicht 500' geschwächt sind.
  • Gemäß 5 wird, nachdem die Isolationsschicht 500' ausgebildet worden ist, eine Opfer-Oxidschicht 350 oder eine Pad-Oxidschicht, die für eine Ionenimplantation verwendet wird, auf der oberen Oberfläche 105 des Substrats 100 und den oberen Seitenwänden 205 ausgebildet. Bevor die Opfer-Oxidschicht 350 jedoch ausgebildet ist, kann das Substrat 100 gewaschen werden. Nach Ausbilden der Opfer-Oxidschicht 350 wird bei den oberen Seitenwänden 205 durch Ioneneimplantation eine Störstellenschicht 600 ausgebildet, die zum Steuern der Schwellwertspannung verwendet werden kann. Bevor die Störstellenschicht 600 ausgebildet wird, kann eine Wannen-Ionenimplantation oder Feld-Ionenimplantation duchgeführt werden. Die Wannen- Ionenimplantation und/oder die Feld-Ionenimplantationsverfahren können unter Verwendung herkömmlicher Verfahren, wie sie zum Ausbilden eines Transistors gewöhnlicherweise verwendet werden, durchgeführt werden.
  • Wenn bei der Herstellung von DRAMs eine NMOS-Technologie verwendet wird, kann die Störstellenschicht 600 durch ein Dotieren von Störstellen des p-Typs, wie beispielsweise Bor, ausgebildet werden. Die Störstellenschicht 600, welche zum Steuern der Schwellwertspannung verwendet werden kann, wird unterhalb der oberen Oberfläche 105 des Substrats 100 und unterhalb der Oberfläche der oberen Seitenwände 205 angeordnet. Die Störstellen, die bei dem Dotierungsverfahren verwendet werden, können in Richtung einer Isolationsschicht (nicht gezeigt) extrahiert werden, welche anschließend auf dem Substrat 100 ausgebildet wird. Aufgrund der Störstellenextraktion oder -trennung kann die Störstellenkonzentration der Störstellenschicht 600 nahe der oberen Seitenwände 205 verringert sein.
  • Um diesem Problem zu begegnen, kann die Störstellenschicht 600, die zum Steuern der Schwellwertspannung verwendet wird, durch eine Winkel-Implantation ausgebildet werden. Das heißt, Ionenstörstellen können mit einem schrägen Winkel bezüglich einer Ebene, die durch den nicht geätzten Abschnitt des Substrats 100 ausgebildet wird, implantiert werden. Der Neigungswinkel des Ionen-Implantationsverfahrens kann variiert werden, und das Winkel-Implantationsverfahren kann durch eine symmetrischen Einbringung oder drehende Einbringung durchgeführt werden. Folglich kann unter Verwendung der Winkelimplantation die Störstellenkonzentration bei den oberen Seitenwänden 205 vergrößert werden. Die Störstellenschicht 600, die zum Steuern der Schwellwertspannung verwendet wird, weist dann eine im wesentlichen gleichförmige Tiefe auf und ist unterhalb der oberen Oberfläche 105 des Substrats 100 und unterhalb der Oberfläche der oberen Seitenwände 205 angeordnet.
  • Gemäß 6 wird nun die Opfer-Oxidschicht 350, die für die Ionenimplantation verwendet wird, durch ein isotropisches Ätzverfahren, wie beispielsweise einem Naßätzverfahren, entfernt. Eine Gate-Isolationsschicht 700, welche ein herkömmliches Oxidmaterial aufweisen kann, wird anschließend auf den freigelegten Abschnitten der zu dem Graben 200 angrenzenden Mesas freigelegt (d.h. der oberen Oberfläche 105 des Substrats und den oberen Seitenwänden 205). Die Gate-Isolationsschicht 700 kann eine Dicke von ungefähr 5 nm (50 Å) aufweisen.
  • Nach dem Ausbilden der Gate-Isolationsschicht 700 wird ein leitendes Material auf der Gate-Isolationsschicht 700 angeordnet, wodurch eine Gate-Elektrode 800 ausgebildet wird. Wie in 6 dargestellt, wird die Gate-Isolationsschicht 700 zwischen der Gate-Elektrode 800 und der oberen Oberfläche 105 des Substrats 100 und ebenso zwischen der Gate-Elektrode 800 und den oberen Seitenwänden 205 dazwischengelegt.
  • Die effektive Weite bzw. Breite eines aktiven Bereichs, welcher als ein Transistorkanal unter der Gate-Elektrode 800 dient, wird durch Hinzufügen der Längen der oberen Seitenwände 205 zu der Länge der oberen Oberfläche 105 des Substrats vergrößert. Somit weist die effektive Breite eines aktiven Bereichs die Längen der beiden oberen Seitenwände 205 zusammen mit der Länge der oberen Oberfläche 105 des Substrats auf. Nachdem die Gate-Elektrode 800 ausgebildet worden ist, werden die Drain/Source-Bereiche ausgebildet, wodurch ein Transistor, der einen aktiven Bereich mit einer erweiterten effektiven Breite aufweist, ausgebildet, und daher ein Kanal mit einer erweiterten effektiven Breite.
  • Die Stromsteuerfähigkeit des Speicherzellentransistors ist umgekehrt proportional zur Kanallänge und proportional zu der Breite der Gate-Elektrode 800 (d.h. der Breite eines Kanals). Folglich kann die vergrößerte Kanalbreite des Transistors zu einem Anstieg bei der Stromsteuerfähigkeit führen. Somit kann auch bei höher integrierten Chips, die kleinere Vorrichtungen verwenden, die effektive Breite oder eine effektive Fläche eines aktiven Bereichs in Übereinstimmung mit Ausführungsformen der vorliegenden Erfindung erhöht werden, was die Stromsteuerfähigkeit eines Transistors bewahrt.
  • Falls beispielsweise die obere Oberfläche 105 des Substrats 100, welche durch Photolithographie definiert worden ist, eine Breite von 100 nm (1000 Å) aufweist und jede der oberen Seitenwände 205 eine Breite von 50 nm (500 Å) aufweist, beträgt die effektive Breite eines aktiven Bereichs 200 nm (2000 Å). Im Gegensatz zu herkömmlichen Entwurfsregeln, bei welchen die Aktivbereichsbreite mit der Länge der oberen Oberfläche 105 korrespondiert, kann die effektive Breite eines aktiven Bereichs verdoppelt werden.
  • Wie vorhergehend in Übereinstimmung mit Ausführungsformen der vorliegenden Erfindung beschrieben, ist es möglich, die effektive Breite eines aktiven Bereichs bei einem Transistor zu erhöhen, was die Notwendigkeit ausschließen kann, die Kanaldichte zum Zwecke des Aufrechterhaltens der Transistorschwellwertspannung zu erhöhen. Vorteilhafterweise können Ausführungsformen der vorliegenden Erfindung die Auffrisch-Eigenschaften einer DRAM-Vorrichtung durch ein Unterdrücken von Erhöhungen des elektrischen Feld der Sperrschicht und/oder Verringern der Defektdichte verbessern.
  • 7 und 8 sind Querschnittsansichten, die integrierte Schaltungsvorrichtungen darstellen, die aktive Bereiche mit erweiterten effektiven Breiten aufweisen, und Verfahren zur Herstellung derselben in Übereinstimmung mit weiteren Ausführungsformen der vorliegenden Erfindung darstellen. Wie in 7 gezeigt ist, wird nachdem der Graben 200 durch selektives Ätzen des Substrats 100 unter Verwendung einer Maske 400 ausgebildet worden ist und nachdem die Pufferschicht 510 ausgebildet worden ist, eine Zwischenschicht 550, welche eine Siliziumnitridschicht aufweisen kann, auf der Pufferschicht 510 ausgebildet. Die Zwischenschicht 550 kann Streß bzw. Belastungen, die durch die Isolationsschicht 500 während einer darauffolgenden thermischen Oxidation und/oder Temperverfahren verursacht werden, abschwächen. Ebenso kann die Zwischenschicht 550 das Auftreten von Defekten, wie beispielsweise Pits bzw. Vertiefungen, welche sich auf dem Substrat 100 ausbilden, unterdrücken. Gemäß 8 wird nachdem die Isolationsschicht 500 auf der Zwischenschicht 550 ausgebildet worden ist, eine Isolationsschicht 500' durch Ätzen der Isolationsschicht 500 ausgebildet. Darauffolgend wird eine Gate-Isolationsschicht 700 und eine Gate-Elektrode 800 ausgebildet. Die Ausführungsformen der 7 und 8 können einen aktiven Bereich mit einer gesteigerten effektiven Breite ähnlich zu den Ausführungsformen der 1-6 vorsehen sätzlich können die Ausführungsformen der 7 und 8 Defekte, die durch den Einfluß von darauffolgenden Verfahren auf der Isolationsschicht 500' verursacht worden sind, verringern.

Claims (17)

  1. Integrierte Schaltungsvorrichtung, die aufweist: ein Substrat (100) mit einem darin ausgebildeten Graben (200) und einer Mesa, wobei die Mesa eine obere Oberfläche (105) und eine Seitenwand, welche an den Graben (200) angrenzt, aufweist; eine in dem Graben (200) angeordnete Isolationsschicht (500), die einen ersten Seitenwandabschnitt des Grabens abdeckt und einen zweiten Seitenwandabschnitt frei läßt; und eine Gate-Elektrode (800), die auf dem zweiten Seitenwandabschnitt (205) des Grabens und der oberen Oberfläche (105) angeordnet ist, wobei eine Weite eines Transistorkanals die Länge des ersten Seitenwandabschnitts und die Länge der oberen Oberfläche enthält.
  2. Integrierte Schaltungsvorrichtung nach Anspruch 1, die ferner aufweist: eine Gate-Isolationsschicht (700), die zwischen der Gate-Elektrode (800) und dem zweiten Seitenwandabschnitt (205) des Grabens angeordnet ist.
  3. Eine integrierte Schaltungsvorrichtung nach Anspruch 1, die ferner aufweist: eine Pufferschicht (510), die zwischen der Isolationsschicht (500) und dem Graben (200) angeordnet ist.
  4. Integrierte Schaltungsvorrichtung nach Anspruch 3, wobei die Pufferschicht (510) Siliziumoxid aufweist.
  5. Integrierte Schaltungsvorrichtung nach Anspruch 3, die ferner aufweist: eine Zwischenschicht (550), die zwischen der Isolationsschicht (500) und der Pufferschicht (510) angeordnet ist.
  6. Integrierte Schaltungsvorrichtung nach Anspruch 1, wobei der zweite Seitenwandabschnitt (205) des Grabens eine Störstellenschicht (600) aufweist.
  7. Integrierte Schaltungsvorrichtung nach Anspruch 6, wobei die Störstellenschicht (600) ein Bor-Dotiermittel aufweist.
  8. Integrierte Schaltungsvorrichtung nach Anspruch 1, wobei die obere Oberfläche (105) den zweiten Seitenwandabschnitt (205) des Grabens (200) schneidet, und wobei die Länge des zweiten Seitenwandabschnitts (205) des Grabens (200) zumindest 15% der Länge der oberen Oberfläche (105) beträgt.
  9. Integrierte Schaltungsvorrichtung nach Anspruch 8, wobei die Länge des zweiten Seitenwandabschnittes (205) des Grabens 30% – 60% der Länge der oberen Oberfläche (105) beträgt.
  10. Verfahren zur Herstellung einer integrierten Schaltungsvorrichtung, das aufweist: Ätzen eines Substrats (100) zum Ausbilden eines Grabens (200) und einer Mesa darin, wobei die Mesa eine obere Oberfläche (105) und eine Seitenwand, welche an den Graben (200) angrenzt, aufweist; Auffüllen des Grabens (200) mit einem Isolationsmaterial, um so einen ersten Abschnitt der Seitenwand abzudecken und einen zweiten Abschnitt (205) der Seitenwand freizulegen; und Ausbilden einer Gate-Elektrode (800) auf dem zweiten Abschnitt (205) der Seitenwand und der oberen Oberfläche (105), so daß eine Weite eines Transistorkanals die Länge des ersten Seitenwandabschnitts und die Länge der oberen Oberfläche enthält.
  11. Verfahren nach Anspruch 10, wobei der Ätzschritt aufweist: Ausbilden einer Oxidschicht (310) auf dem Substrat (100); Ausbilden einer Maske (400) auf der Oxidschicht (310); Mustern der Maske (400), um zumindest einen Abschnitt der Oxidschicht (310) freizulegen; und Ätzen des freigelegten Abschnitts der Oxidschicht (310) und des Substrats (100), um den Graben (200) und die Mesa auszubilden.
  12. Verfahren nach Anspruch 11, wobei ein Auffüllen des Grabens (200) mit dem Isolationsmaterial aufweist: Auffüllen des Grabens (200) mit dem Isolationsmaterial, um so die Maske (400) abzudecken und eine Isolationsschicht (500) auszubilden; Planarisieren des Isolationsmaterial, bis eine Oberfläche der Maske (400) freigelegt ist; Mustern der Isolationsschicht (500), so daß die Maske (400) sich durch eine Oberfläche des Isolationsmaterials hindurch erstreckt; Ätzen der Maske (400), um die Maske von der oberen Oberfläche (105) der Mesa im wesentlichen zu entfernen; und Ätzen der Isolationsschicht, so daß das Isolationsmaterial den ersten Abschnitt der Seitenwand abdeckt und den zweiten Abschnitt (205) der Seitenwand freilegt.
  13. Verfahren nach Anspruch 10, das ferner aufweist: Ausbilden einer Pufferschicht (510) in dem Graben (200) vor einem Auffüllen des Grabens (200) mit dem Isolationsmaterial; und thermisches Behandeln der Isolationsschicht nach einem Auffüllen des Grabens (200) mit dem Isolationsmaterial.
  14. Verfahren nach Anspruch 13, das ferner aufweist: Ausbilden einer Zwischenschicht (550) auf der Pufferschicht (510); und Ausbilden einer Isolationsschicht (500') auf der Zwischenschicht (550) in dem Graben (200).
  15. Verfahren nach Anspruch 10, das ferner aufweist: Implantieren von Ionenstörstellen in den zweiten Abschnitt (205) der Seitenwand und der oberen Oberfläche (105) vor einem Ausbilden der Gate-Elektrode (800).
  16. Verfahren nach Anspruch 15, wobei ein Implantieren von Ionenstörstellen aufweist: Implantieren von Ionenstörstellen mit einem schrägen Winkel bezüglich einer Ebene, die durch einen nicht geätzten Abschnitt des Substrats in den zweiten Abschnitt (205) der Seitenwand und der oberen Oberfläche (105) ausgebildet wird.
  17. Verfahren nach Anspruch 10, wobei ein Ausbilden der Gate-Elektrode (800) aufweist: Ausbilden einer Oxidschicht (350) auf den zweiten Abschnitt (205) der Seitenwand und der oberen Oberfläche (105); Implantieren von Ionenstörstellen durch die Oxidschicht (350) in den zweiten Abschnitt (205) der Seitenwand und der oberen Oberfläche (105); Ätzen der Oxidschicht (350); und Ausbilden der Gate-Elektrode (800) auf dem zweiten Abschnitt (205) der Seitenwand und der oberen Oberfläche (105).
DE10152911A 2000-10-28 2001-10-26 Integrierte Schaltungsvorrichtungen, die aktive Bereiche mit erweiterten effektiven Breiten aufweisen, und Verfahren zur Herstellung derselben Expired - Lifetime DE10152911B9 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR00-63711 2000-10-28
KR1020000063711A KR100338783B1 (en) 2000-10-28 2000-10-28 Semiconductor device having expanded effective width of active region and fabricating method thereof

Publications (3)

Publication Number Publication Date
DE10152911A1 DE10152911A1 (de) 2002-08-22
DE10152911B4 true DE10152911B4 (de) 2005-11-24
DE10152911B9 DE10152911B9 (de) 2013-04-18

Family

ID=19695934

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10152911A Expired - Lifetime DE10152911B9 (de) 2000-10-28 2001-10-26 Integrierte Schaltungsvorrichtungen, die aktive Bereiche mit erweiterten effektiven Breiten aufweisen, und Verfahren zur Herstellung derselben

Country Status (5)

Country Link
US (3) US6767813B2 (de)
JP (1) JP4422373B2 (de)
KR (1) KR100338783B1 (de)
DE (1) DE10152911B9 (de)
TW (1) TW511231B (de)

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100338783B1 (en) * 2000-10-28 2002-06-01 Samsung Electronics Co Ltd Semiconductor device having expanded effective width of active region and fabricating method thereof
JP2003037193A (ja) * 2001-07-25 2003-02-07 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその製造方法
US7749818B2 (en) * 2002-01-28 2010-07-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP2003273206A (ja) * 2002-03-18 2003-09-26 Fujitsu Ltd 半導体装置とその製造方法
TWI252565B (en) * 2002-06-24 2006-04-01 Hitachi Ltd Semiconductor device and manufacturing method thereof
KR100532936B1 (ko) * 2002-07-11 2005-12-02 매그나칩 반도체 유한회사 반도체 소자의 제조 방법
US6569739B1 (en) * 2002-08-08 2003-05-27 Lsi Logic Corporation Method of reducing the effect of implantation damage to shallow trench isolation regions during the formation of variable thickness gate layers
US7081391B2 (en) * 2002-11-26 2006-07-25 Samsung Electronics Co., Ltd. Integrated circuit devices having buried insulation layers and methods of forming the same
US6853031B2 (en) * 2003-04-17 2005-02-08 United Microelectronics Corp. Structure of a trapezoid-triple-gate FET
KR100520222B1 (ko) * 2003-06-23 2005-10-11 삼성전자주식회사 반도체 소자에서의 듀얼 게이트 산화막 구조 및 그에 따른형성방법
KR100496891B1 (ko) * 2003-08-14 2005-06-23 삼성전자주식회사 핀 전계효과 트랜지스터를 위한 실리콘 핀 및 그 제조 방법
JP2005064500A (ja) * 2003-08-14 2005-03-10 Samsung Electronics Co Ltd マルチ構造のシリコンフィンおよび製造方法
TW589707B (en) * 2003-08-15 2004-06-01 Promos Technologies Inc Method for doping sidewall of isolation trench
KR100559040B1 (ko) * 2004-03-22 2006-03-10 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100558040B1 (ko) 2004-06-14 2006-03-07 주식회사 하이닉스반도체 모우트 제거를 위한 반도체소자의 제조 방법
US7719043B2 (en) 2004-07-12 2010-05-18 Nec Corporation Semiconductor device with fin-type field effect transistor and manufacturing method thereof.
JP2006041354A (ja) * 2004-07-29 2006-02-09 Renesas Technology Corp 半導体装置及びその製造方法
JP2006278754A (ja) * 2005-03-29 2006-10-12 Fujitsu Ltd 半導体装置及びその製造方法
KR100729923B1 (ko) * 2005-03-31 2007-06-18 주식회사 하이닉스반도체 스텝 ｓｔｉ 프로파일을 이용한 낸드 플래쉬 메모리 소자의트랜지스터 형성방법
KR100608377B1 (ko) * 2005-05-02 2006-08-08 주식회사 하이닉스반도체 메모리 소자의 셀 트랜지스터 제조방법
US7253043B2 (en) * 2005-06-14 2007-08-07 Texas Instruments Incorporated Short channel semiconductor device fabrication
TWI288966B (en) * 2005-09-05 2007-10-21 Promos Technologies Inc Memory structure with high coupling ratio and forming method thereof
KR100660551B1 (ko) * 2005-09-22 2006-12-22 삼성전자주식회사 불휘발성 메모리 소자 및 그 제조 방법
KR100763330B1 (ko) * 2005-12-14 2007-10-04 삼성전자주식회사 활성 핀들을 정의하는 소자분리 방법, 이를 이용하는반도체소자의 제조방법 및 이에 의해 제조된 반도체소자
US20070145495A1 (en) * 2005-12-27 2007-06-28 Intel Corporation Method of fabricating a MOSFET transistor having an anti-halo for modifying narrow width device performance
CN100431109C (zh) * 2006-01-17 2008-11-05 茂德科技股份有限公司 栅氧化层之制备方法
US7678648B2 (en) * 2006-07-14 2010-03-16 Micron Technology, Inc. Subresolution silicon features and methods for forming the same
KR100772114B1 (ko) 2006-09-29 2007-11-01 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100838378B1 (ko) * 2006-09-29 2008-06-13 주식회사 하이닉스반도체 핀트랜지스터의 제조 방법
US7381618B2 (en) * 2006-10-03 2008-06-03 Power Integrations, Inc. Gate etch process for a high-voltage FET
KR100839351B1 (ko) * 2006-10-13 2008-06-19 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법
FI20075322A0 (fi) * 2007-05-07 2007-05-07 Nokia Corp Teholähteitä RF-tehovahvistimelle
JP2008282901A (ja) 2007-05-09 2008-11-20 Sony Corp 半導体装置および半導体装置の製造方法
JP5491705B2 (ja) * 2008-05-22 2014-05-14 株式会社東芝 半導体装置
CN102361011B (zh) * 2008-06-11 2016-06-22 美格纳半导体有限会社 形成半导体器件的栅极的方法
JP2010010324A (ja) * 2008-06-26 2010-01-14 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP5301912B2 (ja) * 2008-07-31 2013-09-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5557552B2 (ja) * 2010-02-23 2014-07-23 ラピスセミコンダクタ株式会社 半導体装置およびその製造方法
JP5718585B2 (ja) * 2010-05-19 2015-05-13 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法、並びにデータ処理システム
US9293584B2 (en) 2011-11-02 2016-03-22 Broadcom Corporation FinFET devices
CN103515282A (zh) * 2012-06-20 2014-01-15 中芯国际集成电路制造(上海)有限公司 一种鳍式场效应晶体管及其形成方法
CN104425263B (zh) * 2013-08-20 2017-06-13 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US10468528B2 (en) 2014-04-16 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device with high-k metal gate stack
US9721955B2 (en) 2014-04-25 2017-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for SRAM FinFET device having an oxide feature
US9178067B1 (en) * 2014-04-25 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device
DE102014107994A1 (de) * 2014-06-05 2015-12-17 Infineon Technologies Austria Ag Halbleitervorrichtung und Verfahren zum Herstellen der Halbleitervorrichtung
US9224736B1 (en) 2014-06-27 2015-12-29 Taiwan Semicondcutor Manufacturing Company, Ltd. Structure and method for SRAM FinFET device
US10504893B2 (en) * 2014-08-29 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device with protection layer
US9349658B1 (en) 2015-01-29 2016-05-24 Globalfoundries Inc. Methods of forming fin isolation regions on finFET semiconductor devices using an oxidation-blocking layer of material
US9673083B2 (en) * 2015-01-29 2017-06-06 Globalfoundries Inc. Methods of forming fin isolation regions on FinFET semiconductor devices by implantation of an oxidation-retarding material
US9502499B2 (en) * 2015-02-13 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure having multi-layered isolation trench structures
CN107492500B (zh) * 2016-06-13 2021-09-17 格科微电子（上海）有限公司 Cmos图像传感器的鳍式场效应晶体管的制作方法
US11462436B2 (en) * 2017-11-30 2022-10-04 Intel Corporation Continuous gate and fin spacer for advanced integrated circuit structure fabrication
US10460993B2 (en) * 2017-11-30 2019-10-29 Intel Corporation Fin cut and fin trim isolation for advanced integrated circuit structure fabrication

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08264764A (ja) * 1995-03-22 1996-10-11 Toshiba Corp 半導体装置
EP0924766A2 (de) * 1997-12-17 1999-06-23 Siemens Aktiengesellschaft Speicherzellenanordnung, Verfahren zu deren Herstellung und Verfahren zu deren Betrieb
EP1026740A2 (de) * 1999-02-01 2000-08-09 Infineon Technologies North America Corp. Herstellung von Isolationsschicht über Grabenkondensator
EP0833392B1 (de) * 1996-09-19 2002-06-12 Infineon Technologies AG Durch Feldeffekt steuerbares, vertikales Halbleiterbauelement

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5246877A (en) * 1989-01-31 1993-09-21 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a semiconductor device having a polycrystalline electrode region
JP3469362B2 (ja) * 1994-08-31 2003-11-25 株式会社東芝 半導体記憶装置
JP3305929B2 (ja) * 1995-09-14 2002-07-24 株式会社東芝 半導体装置及びその製造方法
KR100221627B1 (ko) * 1996-07-29 1999-09-15 구본준 반도체장치 및 그의 제조방법
US6004835A (en) * 1997-04-25 1999-12-21 Micron Technology, Inc. Method of forming integrated circuitry, conductive lines, a conductive grid, a conductive network, an electrical interconnection to anode location and an electrical interconnection with a transistor source/drain region
US5886382A (en) * 1997-07-18 1999-03-23 Motorola, Inc. Trench transistor structure comprising at least two vertical transistors
US6013551A (en) * 1997-09-26 2000-01-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacture of self-aligned floating gate, flash memory cell and device manufactured thereby
US6306712B1 (en) * 1997-12-05 2001-10-23 Texas Instruments Incorporated Sidewall process and method of implantation for improved CMOS with benefit of low CGD, improved doping profiles, and insensitivity to chemical processing
JP3892588B2 (ja) 1997-12-26 2007-03-14 株式会社東芝 半導体装置およびその製造方法
US6146970A (en) * 1998-05-26 2000-11-14 Motorola Inc. Capped shallow trench isolation and method of formation
KR100315441B1 (ko) * 1999-03-25 2001-11-28 황인길 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
US6291298B1 (en) * 1999-05-25 2001-09-18 Advanced Analogic Technologies, Inc. Process of manufacturing Trench gate semiconductor device having gate oxide layer with multiple thicknesses
JP4649006B2 (ja) * 1999-07-16 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置
JP3785003B2 (ja) * 1999-09-20 2006-06-14 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP2001135718A (ja) * 1999-11-08 2001-05-18 Nec Corp トレンチ分離構造の作製方法
US6285060B1 (en) * 1999-12-30 2001-09-04 Siliconix Incorporated Barrier accumulation-mode MOSFET
KR100338783B1 (en) * 2000-10-28 2002-06-01 Samsung Electronics Co Ltd Semiconductor device having expanded effective width of active region and fabricating method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08264764A (ja) * 1995-03-22 1996-10-11 Toshiba Corp 半導体装置
EP0833392B1 (de) * 1996-09-19 2002-06-12 Infineon Technologies AG Durch Feldeffekt steuerbares, vertikales Halbleiterbauelement
EP0924766A2 (de) * 1997-12-17 1999-06-23 Siemens Aktiengesellschaft Speicherzellenanordnung, Verfahren zu deren Herstellung und Verfahren zu deren Betrieb
EP1026740A2 (de) * 1999-02-01 2000-08-09 Infineon Technologies North America Corp. Herstellung von Isolationsschicht über Grabenkondensator

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JP 08-264764 A, engl. Abstr. u. Fig. 12-19
JP H08264764 A, engl. Abstr. u. Fig. 12-19 *

Also Published As

Publication number Publication date
US6767813B2 (en) 2004-07-27
JP2002198532A (ja) 2002-07-12
US7521753B2 (en) 2009-04-21
US20040227208A1 (en) 2004-11-18
JP4422373B2 (ja) 2010-02-24
DE10152911A1 (de) 2002-08-22
TW511231B (en) 2002-11-21
KR100338783B1 (en) 2002-06-01
US20020109182A1 (en) 2002-08-15
US20070120183A1 (en) 2007-05-31
DE10152911B9 (de) 2013-04-18
US7187032B2 (en) 2007-03-06

Similar Documents

Publication Publication Date Title
DE10152911B4 (de) Integrierte Schaltungsvorrichtungen, die aktive Bereiche mit erweiterten effektiven Breiten aufweisen, und Verfahren zur Herstellung derselben
DE10339920B4 (de) Verfahren zum Herstellen eines integrierten Schaltungs-Feldeffekttransistors
DE10141948B4 (de) Halbleiterspeichervorrichtung und Herstellungsverfahren dafür
DE4235534C2 (de) Verfahren zum Isolieren von Feldeffekttransistoren
DE69329376T2 (de) Verfahren zur Herstellung einer SOI-Transistor-DRAM
EP2657961B1 (de) Verfahren zur Herstellung eines Feldeffekttransistors mit lokaler Source-/Drainisolation
DE102004002659B4 (de) Halbleitervorrichtung mit einem Kontaktmuster und Herstellungsverfahren dafür
DE69737172T2 (de) Herstellungsverfahren für einen Feldeffekttransistor mit isoliertem Gate
DE19929684B4 (de) Verfahren für die Ausbildung eines von einem Schmalkanaleffekt freien Transistors durch Verwendung einer in die Flachgrabenisolation eingebetteten, leitenden Abschirmung
DE69904690T2 (de) Tiefe Ausnehmung in einer Flachgraben-Isolation für einen PFET mit einem vergrabenen Kanal
DE112005002428T5 (de) Doppelgate- und Trigate-Transistoren mit unabhängigem Zugriff in demselben Prozeßfluß
DE19912220A1 (de) Verfahren zur Herstellung eines Halbleiterspeicherbauelements mit hoher Dichte
DE102004032703A1 (de) Verfahren zum Ausbilden von Isolationsgebieten eines Halbleiterbauelements und Halbleiterbauelements
DE69331077T2 (de) Verfahren zur Herstellung einer MOSFET-Struktur mit planarem Oberfläche
DE10330070A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE69921172T2 (de) Grabenisolation für bauelemente mit selektiver dotierung
DE10228717B4 (de) Verfahren zum Isolieren aktiver Bereiche von Halbleiterspeicherelementen und zum Isolieren von Elementgebieten eines Halbleiterwafers
DE10119411A1 (de) Selbstausrichtender Double-Gate-Mosfet mit separaten Gates
DE10321457B4 (de) Verfahren zur Herstellung integrierter Schaltungen mit gleichförmigen Silizidsperrschichten
DE19543859B4 (de) Transistor und Transistorherstellungsverfahren
DE10223748B4 (de) Verfahren zum Ausbilden einer integrierten Speicherschaltungsanordnung
DE19829862C2 (de) Herstellungsverfahren einer Halbleitervorrichtung mit Grabentrennung
DE10022696A1 (de) Herstellungsverfahren einer Halbleitereinrichtung und Halbleitereinrichtung
DE102004012555B4 (de) Verfahren zur Ausbildung einer integrierten Schaltung mit Grabenisolation
DE10039166A1 (de) Halbleitervorrichtung und zugehöriges Herstellungsverfahren

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R071 Expiry of right