CN204538024U - 薄膜晶体管基板 - Google Patents

薄膜晶体管基板 Download PDF

Info

Publication number
CN204538024U
CN204538024U CN201520116139.2U CN201520116139U CN204538024U CN 204538024 U CN204538024 U CN 204538024U CN 201520116139 U CN201520116139 U CN 201520116139U CN 204538024 U CN204538024 U CN 204538024U
Authority
CN
China
Prior art keywords
film transistor
electrode
semiconductor layer
thin
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201520116139.2U
Other languages
English (en)
Inventor
赵圣弼
金容一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LG Display Co Ltd
Original Assignee
LG Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Display Co Ltd filed Critical LG Display Co Ltd
Application granted granted Critical
Publication of CN204538024U publication Critical patent/CN204538024U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nonlinear Science (AREA)
  • Optics & Photonics (AREA)
  • Mathematical Physics (AREA)
  • Geometry (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

本文涉及一种在同一基板上具备两种不同类型薄膜晶体管的薄膜晶体管基板和使用该薄膜晶体管基板的显示装置。本文提出一种薄膜晶体管基板，包括：基板；设置在基板上并包括多晶半导体层、多晶半导体层上方的第一栅极电极、第一源极电极和第一漏极电极的第一薄膜晶体管；设置在基板上并包括第二栅极电极、所述第二栅极电极上的氧化物半导体层、第二源极电极和第二漏极电极的第二薄膜晶体管；包括氮化物层并设置在第一栅极电极上的中间绝缘层；和覆盖第二栅极电极并设置在中间绝缘层上的氧化物层，其中氧化物半导体层设置在氧化物层上并与第二栅极电极重叠，第一源极电极、第一漏极电极和第二栅极电极设置于中间绝缘层与氧化物层之间，并且第二源极电极和第二漏极电极设置在氧化物半导体层上。

Description

薄膜晶体管基板
本申请要求享有于2014年2月24日提出的美国临时申请第61/943628号和于2015年2月23日提出的美国申请第14/628411号的权益，为所有目的通过引用将该申请结合在此，如同在此全部阐述一样。
技术领域
本文涉及一种在同一基板上具有两种不同类型的薄膜晶体管的薄膜晶体管基板及利用这种薄膜晶体管基板的显示装置。
背景技术
如今随着信息化社会的发展，针对用以显示信息的显示装置的要求也在增加。因此，开发了各种平板显示装置(或者“FPD”)来克服阴极射线管(或者“CRT”)的许多缺陷，例如重量重和体积大。平板显示装置包括液晶显示装置(或者“LCD”)、等离子显示面板(或者“PDP”)、有机发光显示装置(或者“OLED”)以及电泳显示装置(或者“ED”)。
平板显示装置的显示面板可以包括薄膜晶体管基板，该薄膜晶体管基板具有以矩阵方式排列的各像素区域内分配的薄膜晶体管。例如，液晶显示装置(或者“LCD”)通过利用电场来控制液晶层的光透射率而呈现视频数据。有机发光二极管显示装置通过在以矩阵方式设置的各像素处由于其中形成有机发光二极管来适当产生受控光而显示视频数据。
作为自发光显示装置，有机发光二极管显示装置具有响应速度非常快、亮度非常高且视角大的优点。利用了能量效率优异的有机发光二极管的有机发光二极管显示装置(或者“OLED”)能被分为无源矩阵型有机发光二极管显示装置(或者“PMOLED”)和有源矩阵型有机发光二极管显示装置(或“AMOLED”)。
随着个人用具更加盛行，便携式和/或可穿戴装置也被积极地开发。为了将显示装置应用于便携式和/或可穿戴装置，显示装置具有低功耗特性。然而， 采用至目前为止已开发的技术，获得具有优异低功耗特性的显示装置还是有所限制。
实用新型内容
为了克服上述缺陷，本文的目的在于提出一种用于平板显示装置的薄膜晶体管基板，这种薄膜晶体管基板在同一基板上具有在特性方面相互不同的至少两种薄膜晶体管。本文的另一目的在于提出一种通过优化的制造工艺及最少化的掩模工艺而制造的具有两种不同类型薄膜晶体管的用于平板显示装置的薄膜晶体管基板。
为了达到上述目的，本文提出一种薄膜晶体管基板，该薄膜晶体管基板包括：基板；第一薄膜晶体管，所述第一薄膜晶体管设置在所述基板上并且包括多晶半导体层、所述多晶半导体层上方的第一栅极电极、第一源极电极和第一漏极电极；第二薄膜晶体管，所述第二薄膜晶体管设置在所述基板上并且包括第二栅极电极、所述第二栅极电极上的氧化物半导体层、第二源极电极和第二漏极电极；中间绝缘层，所述中间绝缘层包括氮化物层并且设置在所述第一栅极电极上；和氧化物层，所述氧化物层覆盖所述第二栅极电极并且设置在所述中间绝缘层上，其中所述氧化物半导体层设置在所述氧化物层上并且与所述第二栅极电极重叠，其中所述第一源极电极、所述第一漏极电极和所述第二栅极电极设置于所述中间绝缘层与所述氧化物层之间，并且其中所述第二源极电极和所述第二漏极电极设置在所述氧化物半导体层上。
在一个实施方式中，所述薄膜晶体管基板还包括：栅极绝缘层，所述栅极绝缘层覆盖所述多晶半导体层，其中所述第一栅极电极设置在所述栅极绝缘层上并且与所述多晶半导体层重叠。
在一个实施方式中，所述第一源极电极通过贯通所述中间绝缘层和所述栅极绝缘层的源极接触孔而连接至所述多晶半导体层的一个部分，所述第一漏极电极通过贯通所述中间绝缘层和所述栅极绝缘层的漏极接触孔而连接至所述多晶半导体层的另一个部分，所述第二源极电极接触所述氧化物半导体层的一个部分，并且所述第二漏极电极接触所述氧化物半导体层的另一个部分。
在一个实施方式中，所述第一源极电极和所述第一漏极电极包括与所述第二栅极电极相同的材料。
在一个实施方式中，所述第二栅极电极通过贯通所述中间绝缘层的栅极接触孔而连接至栅极线，所述栅极线包括与所述第一栅极电极相同的材料。
在一个实施方式中，所述第二源极电极通过数据接触孔而连接至数据线，所述数据线包括与所述第二栅极电极相同的材料。
在一个实施方式中，所述中间绝缘层还包括下氧化物层。
在一个实施方式中，所述氮化物层设置在所述下氧化物层上。
另外，本文提出一种薄膜晶体管基板，该薄膜晶体管基板包括：基板；第一半导体层，所述第一半导体层设置在所述基板上并且包括多晶半导体材料；栅极绝缘层，所述栅极绝缘层覆盖所述第一半导体层；第一栅极电极，所述第一栅极电极设置在所述栅极绝缘层上并且与所述第一半导体层重叠；中间绝缘层，所述中间绝缘层包括氮化物层并且覆盖所述第一栅极电极；第二栅极电极、第一源极电极和第一漏极电极，所述第二栅极电极、所述第一源极电极和所述第一漏极电极设置在所述中间绝缘层上；氧化物层，所述氧化物层覆盖所述第一源极电极、所述第一漏极电极和所述第二栅极电极；包括氧化物半导体材料的第二半导体层，所述第二半导体层设置在所述氧化物层上并且与所述第二栅极电极重叠；和第二源极电极和第二漏极电极，所述第二源极电极和所述第二漏极电极设置在所述第二半导体层上。
在一个实施方式中，所述第一源极电极通过贯通所述中间绝缘层和所述栅极绝缘层的源极接触孔而连接至所述第一半导体层的一个部分，所述第一漏极电极通过贯通所述中间绝缘层和所述栅极绝缘层的漏极接触孔而连接至所述第一半导体层的另一个部分，所述第二源极电极接触所述第二半导体层的一个部分，并且所述第二漏极电极接触所述第二半导体层的另一个部分。
在一个实施方式中，所述第一源极电极和所述第一漏极电极包括与所述第二栅极电极相同的材料。
在一个实施方式中，所述第二栅极电极通过贯通所述中间绝缘层的栅极接触孔而连接至栅极线，所述栅极线包括与所述第一栅极电极相同的材料。
在一个实施方式中，所述第二源极电极通过数据接触孔而连接至数据线，所述数据线包括与所述第二栅极电极相同的材料。
在一个实施方式中，所述中间绝缘层还包括下氧化物层。
在一个实施方式中，所述氮化物层设置在所述下氧化物层上。
根据本文的用于平板显示装置的薄膜晶体管基板和使用该薄膜晶体管基板的显示装置具有在同一基板上的两种不同类型的薄膜晶体管，从而任一类型的薄膜晶体管的缺点能够由另一类型的薄膜晶体管来弥补。特别是，包括具有低频驱动特性的薄膜晶体管，显示器能够具有低功耗性能并且它能够应用于便携式和/或可穿戴式用具。
附图说明
所包括用来提供对本实用新型的进一步理解并且包括在内构成本申请文件一部分的附图图解了本实用新型的实施方式，并且连同说明书一起用来解释本实用新型的原理。
在这些附图中：
图1A是图解根据本文第一实施方式的形成有两种不同类型的薄膜晶体管的用于平板显示装置的薄膜晶体管基板的结构的截面图。
图1B是图解如图1A所示的薄膜晶体管中数据线与源极电极之间以及栅极线与栅极电极之间的连接结构的截面图。
图2是图解根据本文第一实施方式的形成有两种不同类型的薄膜晶体管的用于平板显示装置的薄膜晶体管基板的制造方法的流程图。
图3是图解根据本文第二实施方式的形成有两种不同类型的薄膜晶体管的用于平板显示装置的薄膜晶体管基板的结构的截面图。
图4是图解根据本文第二实施方式的形成有两种不同类型的薄膜晶体管的用于平板显示装置的薄膜晶体管基板的制造方法的流程图。
图5是图解根据本文第三实施方式的形成有两种不同类型的薄膜晶体管的用于平板显示装置的薄膜晶体管基板的结构的截面图。
图6是图解根据本文第三实施方式的形成有两种不同类型的薄膜晶体管的用于平板显示装置的薄膜晶体管基板的制造方法的流程图。
图7为图解根据本文第一应用例的显示装置的结构的方块图。
图8为图解根据本文第二应用例的边缘场型(fringe field type)液晶显示装置中包括的具有氧化物半导体层的薄膜晶体管基板的平面图。
图9是图解根据本文第二应用例的图8的薄膜晶体管基板的结构通过沿着线I-I’剖开的截面图。
图10是图解根据本文第三应用例的具有有源开关元件的有源矩阵型有机发光二极管显示装置的一个像素的结构的平面图，这些有源开关元件诸如是薄膜晶体管。
图11是图解根据本文第三应用例的沿着图10中剖切线II-II’剖开的有机发光二极管显示装置的结构的截面图。
图12是图解根据本文第四应用例的有机发光二极管显示装置的结构的平面放大图。
图13是图解根据本文第四应用例的沿着图12中剖切线III-III’剖开的有机发光二极管显示装置的结构的截面图。
具体实施方式
以下，在申请文件的全部范围内，术语“在……上(on)”的含义包括“直接在……上(directly on)”和“间接在……上(indirectly on)”。当然，在申请文件的全部范围内，术语“在……下面(under)”的含义包括“直接在……下面(directly under)”和“间接在……下面(indirectly under)”。
参照附图，将对本文的优选实施方式进行说明。在整个说明书中，相同的附图标记表示相同的要素。但是，本文并不受这些实施方式的限制而能够在不改变技术实质的情况下应用于各种变化和修改。在以下的具体实施方式中，选为便于说明而选择要素名称，这些名称可能与实际的名称相异。
根据本文的用于平板显示装置的薄膜晶体管基板包括第一薄膜晶体管和第二薄膜晶体管，所述第一薄膜晶体管设置于同一基板上的第一区域中，而所述第二薄膜晶体管设置于同一基板上的第二区域中。基板可包括显示区域和非显示区域。在显示区域中，以矩阵方式排列有多个像素区域。在一个像素区域中，设置显示元件。在包围显示区域的非显示区域中，设置用于驱动像素区域中显示元件的驱动元件。
这里，第一区域可以是非显示区域，而第二区域可以是显示区域的一些部分或所有部分。在此情况下，第一薄膜晶体管和第二薄膜晶体管被设置成它们可彼此远离。或者，第一区域和第二区域均可包括于显示区域中。特别是，在单一像素区域内设置多个薄膜晶体管的情况下，第一薄膜晶体管和第二薄膜晶体管可相互靠近设置。
由于多晶半导体材料具有高迁移率(100cm2/Vs以上)和低能耗功率的特性，并且具有高可靠性，因此，它适于应用于驱动器IC，诸如用于驱动显示元件的栅极驱动器和/或多工器(multiplexer,或者“MUX”)。另外，它能够应用于有机发光二极管显示装置的像素区域中设置的驱动薄膜晶体管。由于氧化物半导体材料的截止电流(off current)低，因而它适于应用像素区域中开关薄膜晶体管的沟道层，其中导通(ON)时间周期非常短而截止(OFF)时间周期长。此外，由于截止电流低，所以像素电压的保持时间可以较长，因而优选适用需要低频驱动和/或低功耗的显示装置。通过设置这两种不同类型的薄膜晶体管，本文提出一种具有优化功能及用于便携式和/或可穿戴显示装置的特性的薄膜晶体管基板。
当用多晶半导体材料形成半导体层时，需要掺杂工艺及高温热处理工艺。相反，当用氧化物半导体材料形成半导体层时，在相对低的温度下执行工艺。因此，优选地，首先形成在恶劣的热条件下执行工艺的多晶半导体层，而后形成氧化物半导体层。为此，在本文中，含有多晶半导体材料的第一薄膜晶体管将具有顶栅(top gate)结构，而含有氧化物半导体材料的第二薄膜晶体管将具有底栅(bottom gate)结构。
另外，从制造工艺的角度来看，当多晶半导体材料具有大量空隙(vacancy)时，其特性可能会严重退化。因此，需要执行氢化工艺，在氢化工艺中，用氢粒子填充这些空隙。另一方面，对于氧化物半导体材料而言，空隙可以起到载体(carrier)的作用，从而需要用氧化物半导体材料中的少量空隙来执行热处理。这些工艺，即，氢化工艺和热处理，能够通过在350～380℃温度条件下的后续热处理工艺(post-thermal process)来执行。
对于氢化工艺而言，在多晶半导体材料之上需要含有大量氢粒子的氮化物层。由于用来沉积氮化物层的材料含有大量氢，因此大量氢粒子可以被包含在所沉积的氮化物层中。通过热处理工艺，氢粒子能够被扩散到多晶半导体材料中。结果，多晶半导体层能够被稳定化。在热处理工艺期间，不应使过多量的氢粒子扩散到氧化物半导体材料中。因此，氮化物层与氧化物半导体材料之间应设置氧化物层。由此，氧化物半导体层能够被稳定化而不会受到氢粒子的太多影响。.
以下，为了便利，第一薄膜晶体管用于非显示区域中设置的驱动器IC， 而第二薄膜晶体管用于显示区域的像素区域内设置的显示元件。但是，它们并不仅限于这种情况。例如在有机发光二极管显示装置的情况下，第一薄膜晶体管和第二薄膜晶体管均设置于显示区域中的一个像素区域。特别是，可将含有多晶半导体材料的第一薄膜晶体管应用于驱动薄膜晶体管，而可将含有氧化物半导体材料的第二薄膜晶体管应用于开关薄膜晶体管。
<第一实施方式>
参照图1A及1B，将对本文第一实施方式进行说明。图1A为图解根据本文第一实施方式的形成有两种不同类型薄膜晶体管的用于平板显示装置的薄膜晶体管基板的结构的截面图。图1B为图解如图1A中所示薄膜晶体管中数据线与源极电极之间和栅极线与栅极电极之间的连接结构的截面图。在此，将主要以截面图进行说明，因为清楚地显示了本文的主要特征，为了方便，没有使用平面图。
参照图1A，根据第一实施方式的用于平板显示装置的薄膜晶体管基板包括：设置在同一基板SUB上的第一薄膜晶体管T1和第二薄膜晶体管T2。第一薄膜晶体管T1及第二薄膜晶体管T2可彼此远离设置，或者它们可以相对近的距离设置。或者这两个薄膜晶体管被设置成彼此重叠。
在基板SUB的整个表面上，沉积缓冲层BUF。在一些情况下，缓冲层BUF可以不被包括在内。或者，缓冲层BUF可以是多层。在此，为了便利，以单层进行说明。另外，可以在缓冲层BUF与基板SUB之间的一些所需区域包括有遮光层。可进一步设置遮光层以防止光进入其上形成的薄膜晶体管的半导体层中。
在缓冲层BUF上，设置第一半导体层A1。第一半导体层A1包括第一薄膜晶体管T1的沟道区域。沟道区域被定义为第一栅极电极G1与第一半导体层A1之间的重叠区域。由于第一栅极电极G1与第一半导体层A1的中央部重叠，因此，第一半导体层A1的中央部是沟道区域。扩展到沟道区域的两侧边部的掺有杂质的两个区域，分别被定义为源极区域SA和漏极区域DA。
对于第一薄膜晶体管T1用于驱动器IC的情况而言，优选地，半导体层具有用于以低功耗执行高速处理的特性。例如，可以利用P-MOS型或N-MOS型薄膜晶体管，或是可以将CMOS型薄膜晶体管应用于第一薄膜晶体管T1。 P-MOS、N-MOS和/或C-MOS型薄膜晶体管优选地具有诸如多晶硅(p-Si)之类的多晶半导体材料。另外，第一薄膜晶体管T1优选地具有顶栅结构。
在形成有第一半导体层A1的基板SUB的整个表面上，沉积栅极绝缘层GI。栅极绝缘层GI可以由氮化硅(SiNx)材料或氧化硅(SiOx)形成。优选地是，栅极绝缘层GI具有的厚度以确保元件的稳定性及特性。在栅极绝缘层GI可以由氮化硅(SiNx)形成的情况下，从制造工艺的角度来看，栅极绝缘层GI含有大量氢粒子。由于这些氢粒子会扩散到栅极绝缘层GI外部，因此优选地，由氧化硅材料形成栅极绝缘层GI。
氢粒子的扩散可以对含有多晶半导体材料的第一半导体层A1造成正面影响。但是，它对具有与第一薄膜晶体管T1不同的材料的第二薄膜晶体管T2会造成负面影响。因此，当在同一基板SUB上形成具有相互不同的特性的至少两个薄膜晶体管时，优选地是，将由对半导体材料不会构成特别影响的氧化硅(SiOx)来形成栅极绝缘层GI。在一些情况下，与第一实施方式不同地，栅极绝缘层GI可以被沉积为具有的厚度。在那些情况下，当由氮化硅(SiNx)形成栅极绝缘层GI时，可能扩散更多量的氢粒子。考虑到这些情况，优选的是，栅极绝缘层GI将是氧化物层，例如氧化硅(SiOx)。
在栅极绝缘层GI上，设置第一栅极电极G1。第一栅极电极G1被设置为与第一半导体层A1的中央部重叠。与第一栅极电极G1重叠的第一半导体层A1的中央部被定义为沟道区域。
随着覆盖第一栅极电极G1，中间绝缘层ILD被沉积在基板SUB的整个表面上。中间绝缘层ILD优选由包含氮化硅(SiNx)的氮化物层SIN形成。沉积氮化物层SIN是为了通过将氢粒子扩散到多晶硅中而对具有该多晶硅的第一半导体层A1进行氢化处理。
在中间绝缘层ILD上，设置第一源极电极S1、第一漏极电极D1及第二栅极电极G2。第一源极电极S1通过贯通中间绝缘层ILD和栅极绝缘层GI的源极接触孔SH而接触第一半导体层A1的一个部分，即，源极区域SA。第一漏极电极D1通过贯通中间绝缘层ILD和栅极绝缘层GI的漏极接触孔DH而接触第一半导体层A1的另一个部分，即，漏极区域DA。第二栅极电极G2被设置于设置第二薄膜晶体管T2的地方。由于形成第一源极电极S1、第一漏极电极D1及第二栅极电极G2可以用相同的材料和同一掩模工艺形成于同一 层，所以能够简化制造工艺。
在形成有第一源极电极S1、第一漏极电极D1及第二栅极电极G2的中间绝缘层ILD上，沉积氧化物层SIO。优选的是，氧化物层SIO优选包括诸如氧化硅(SiOx)材料之类的无机氧化物材料。由于氧化物层SIO被层叠于氮化物层SIN上，所以氧化物层SIO可以防止氮化物层SIN的氢粒子过多地扩散到第二薄膜晶体管T2的半导体材料中。
优选的是，从中间绝缘层ILD(即，氮化物层SIN)离开的氢粒子扩散到在栅极绝缘层GI下面的第一半导体层A1中。相反，从氮化物层SIN离开的氢粒子不会过多扩散到栅极绝缘层GI上方的第二薄膜晶体管T2的半导体材料中。由此，优选地，氮化物层SIN被沉积成尽可能靠近栅极绝缘层GI。在某些情况下，优选的是，氮化物层SIN可以选择性地覆盖在包括第一半导体层A1的第一薄膜晶体管T1上方，但它不覆盖设置第二薄膜晶体管T2的地方。
另外，考虑到制造工艺，优选的是，中间绝缘层ILD(即，氮化物层SIN)具有的厚度。另外，为了使更多量的氢粒子从氮化物层SIN进入第一半导体层A1但氢粒子可以不影响第二半导体层A2，优选地，氧化物层SIO的厚度大于栅极绝缘层GI的厚度。此外，由于氧化物层SIO是为了控制氢扩散量，所以优选的是，氧化物层SIO的厚度大于氮化物层SIN的厚度。此外，氧化物层SIO对于第二薄膜晶体管T2而言是栅极绝缘层。考虑到这些情况，氧化物层SIO优选具有的厚度。
在氧化物层SIO上，设置与第二栅极电极G2重叠的第二半导体层A2。第二半导体层A2包括第二薄膜晶体管T2的沟道区域。对于第二薄膜晶体管T2用于显示元件的情况，优选地，第二半导体层A2具备适于执行开关元件的特性。例如，优选地，第二半导体层A2包括诸如铟镓锌氧化物(Indium Gallium Zinc Oxide，或IGZO)、铟镓氧化物(Indium Gallium Oxide，或IGO)或者铟锌氧化物(Indium Zinc Oxide，或IZO)之类的氧化物半导体材料。所述氧化物半导体材料具有以较低频率来驱动装置的优点。由于这些特性，像素可以长时间保持像素电压，因而优选适合需要低频驱动和/或低功耗的显示装置。对于具有氧化物半导体材料的薄膜晶体管而言，考虑到将两种不同类型的薄膜晶体管形成于同一基板上的结构，优选地，氧化物半导体薄膜晶体管具有用于确保元件的稳定性的底栅结构。
在第二半导体层A2和氧化物层SIO上，设置第二源极电极S2和第二漏极电极D2。第二源极电极S2和第二漏极电极D2被设置成隔开预定距离彼此面对，并且接触第二半导体层A2的一侧和另一侧的上部表面。第二源极电极S2接触氧化物层SIO的上部表面及第二半导体层A2的一侧上部表面。第二漏极电极D2接触氧化物层SIO的上部表面及第二半导体层A2的另一侧上部表面。
在具有第一薄膜晶体管T1和第二薄膜晶体管T2的基板SUB的整个表面上，沉积钝化层PAS。另外，通过图案化钝化层PAS，用于暴露第一漏极电极D1和/或第二漏极电极D2的接触孔可以被包括在内。此外，在钝化层PAS上，可以包括与第一漏极电极D1和/或第二漏极电极D2连接的像素电极(或者“有机发光二极管显示装置的阳极电极”)。在这里，为了方便，仅图示和说明了表示发文的主要特征的薄膜晶体管的结构。
如上所述，根据本文第一实施方式的用于平板显示装置的薄膜晶体管基板提出以下结构：其中具有多晶半导体材料的第一薄膜晶体管T1和具有氧化物半导体材料的第二薄膜晶体管T2在同一基板SUB上。特别是，包括多晶半导体材料的第一半导体层A1设置在第一栅极电极G1下面，而包括氧化物半导体材料的第二半导体层A2设置于第二栅极电极G2上方。另外，第二栅极电极G2设置于覆盖第一栅极电极G1的中间绝缘层ILD上方。首先形成可以在相对高的温度条件制造的第一半导体层A1。之后，后期形成可以在相对低的温度条件下制造的第二半导体层A2。由此，在全部制造工艺期间，氧化物半导体材料不暴露于高温条件。因为在形成第一栅极电极G1之前形成第一半导体层A1，所以第一薄膜晶体管T1具有顶栅结构。由于在形成第二栅极电极G2之后形成第二半导体层A2，所以第二薄膜晶体管T2具有底栅结构。
另外，在对包括氧化物半导体材料的第二半导体层A2进行热处理工艺过程中，能够同时对包括多晶半导体材料的第一半导体层A1执行氢化工艺。为此，优选的是，中间绝缘层ILD包括氮化物层SIN，并且氧化物层SIO是层叠在中间绝缘层ILD上。从制造工艺的角度来看，需要氢化处理来将氢粒子扩散到第一半导体层A1中。另外，还需要执行用以稳定化包括氧化物半导体材料的第二半导体层A2的热处理。可在将氮化物层SIN沉积在第一半导体层A1上之后实施氢化工艺，而可在形成第二半导体层A2后实施热处理。根 据本文的第一实施方式，由于氧化物层SIO被沉积在氮化物层SIN与第二半导体层A2之间，所以能够防止氢粒子过多地扩散到包括氧化物半导体材料的第二半导体层A2中。由此，在本文的第一实施方式中，在用于氧化物半导体材料的热处理期间，可同时执行氢化工艺。
为了将氮化物层SIN设置成靠近需要氢化工艺的第一半导体层A1，就将氮化物层恰好层叠在第一栅极电极G1上。同时，为了将包括氧化物半导体材料的第二半导体层A2设置成远离氮化物层SIN，将第二半导体层A2设置在覆盖氮化物层SIN和氮化物层SIN上的第二栅极电极G2的氧化物层SIO上。结果，可以有效地防止在后续热处理工艺中从氮化物层SIN离开的氢粒子过多地扩散到第二半导体层A2中。
在用图1A进行的以上说明中，提到的是第一薄膜晶体管和第二薄膜晶体管的基本结构。实际上，对于将第二薄膜晶体管用于设置于显示区域中的显示元件的情况，栅极线和数据线还可设置在像素区域的周边。另外，优选地，这些栅极线和数据线分别与栅极电极和数据电极形成在同一层。以下，参照图1B，将说明栅极电极和/或源极电极可以如何连接至栅极线和/或数据线。
参照图1B，薄膜晶体管的结构与上述结构一样。因此，不会提到重复的说明。当形成第一薄膜晶体管T1的第一栅极电极G1时，以相同的材料并且在同一层，可以将栅极线GL形成为围绕第二薄膜晶体管T2。即，栅极线GL可以像第一栅极电极G1一样被中间绝缘层ILD所覆盖。
中间绝缘层ILD包含用于暴露第一半导体层A1的源极区域SA的源极接触孔SH和用于暴露第一半导体层A1的漏极区域DA的漏极接触孔DH。与它们一起，用于暴露栅极线GL的一些部分的栅极线接触孔GLH还可以包含在中间绝缘层ILD处。
在中间绝缘层ILD上，设置第一源极电极S1、第一漏极电极D1、第二栅极电极G2及数据线DL。第一源极电极S1通过源极接触孔SH接触源极区域SA。第一漏极电极D1通过漏极接触孔DH接触漏极区域DA。第二栅极电极G2通过栅极线接触孔GLH而连接至栅极线GL。数据线DL被设置成在第二薄膜晶体管T2周边，隔着中间绝缘层ILD而与栅极线GL交叉。
第一源极电极S1、第一漏极电极D1及第二栅极电极G2被氧化物层SIO所覆盖。在氧化物层SIO上，第二半导体层A2被设置成与第二栅极电极G2 重叠。氧化物层SIO还包括用于暴露数据线DL的一些部分的数据线接触孔DLH。
在第二半导体层A2和氧化物层SIO上，设置第二源极电极S2和第二漏极电极D2。第二源极电极S2接触第二半导体层A2一个上侧部，并且通过数据线接触孔DLH而连接至数据线DL。第二漏极电极D2接触第二半导体层A2的另一上侧部。
以下，参照图2对在同一基板上包括两种不同类型的薄膜晶体管的平板显示装置的薄膜晶体管基板的制造方法进行说明。图2是图解根据本文第一实施方式的具有两种不同类型的薄膜晶体管的薄膜晶体管基板的制造方法的流程图。
在步骤S100中，在基板SUB上，沉积缓冲层BUF。虽未图示，但在沉积缓冲层BUF之前，在所需的区域还可形成遮光层。
在步骤S110中，在缓冲层BUF上，沉积非晶硅(a-Si)材料。执行结晶化工艺，将非晶硅层转换为多晶硅(poly-Si)。利用第一掩模工艺，对多晶硅层进行图案化，以形成第一半导体层A1。
在步骤S120中，在形成有第一半导体层A1的基板SUB的整个表面上沉积诸如氧化硅之类的绝缘材料，形成栅极绝缘层GI。优选地，栅极绝缘层GI包含氧化硅。这里，优选地，栅极绝缘层GI的厚度大于或等于并且小于或等于
在步骤S200中，在栅极绝缘层GI上，沉积栅极金属材料。利用第二掩模工艺，对栅极金属层进行图案化以形成第一栅极电极G1。第一栅极电极G1被设置成与第一半导体层A1的中央部重叠。
在步骤S210中，将第一栅极电极G1用作掩模，将杂质掺入第一半导体层A1的一些部分中，从而包括有源极区域SA及漏极区域DA的掺杂区域可以被确定。掺杂区域的具体制造工艺根据薄膜晶体管的类型P-MOS型、N-MOS型和/或C-MOS型而可以稍微相异。例如，在N-MOS型薄膜晶体管的情况下，可首先形成高浓度掺杂区域，而后可形成低浓度掺杂区域。利用尺寸比第一栅极电极G1宽的第一栅极电极G1的光刻胶图案，高浓度掺杂区域能够被确定。去除光刻胶图案并且用第一栅极电极G1作为掩模，能够在高浓度掺杂区域与第一栅极电极G1之间确定出低浓度掺杂区域(Low Density  Dopping area或者“LDD”)。为了便利起见，未图示出掺杂区域。
在步骤S220中，在形成有第一栅极电极G1的基板SUB整个表面上，利用诸如氮化硅(SiNx)材料之类的氮化物无机材料来沉积中间绝缘层ILD。在沉积工艺期间，氮化物层SIN包含大量的氢粒子。考虑到制造工艺及氢化效率，优选的是，氮化物层(中间绝缘层ILD)具有的厚度。
在步骤S300中，利用第三掩模工艺，图案化中间绝缘层ILD，以形成暴露第一半导体层A1的一个部分的源极接触孔SH和暴露第一半导体层A1的另一部分的漏极接触孔DH。这些接触孔是用于将源极电极-漏极电极连接至第一半导体层A1。
在步骤S400中，在中间绝缘层ILD上，沉积金属材料。利用第四掩模工艺，图案化该金属材料以用于形成第一源极电极S1、第一漏极电极D1及第二栅极电极G2。第一源极电极S1通过源极接触孔SH而连接至第一半导体层A1的一个部分。第一漏极电极D1通过漏极接触孔DH而连接至第一半导体层A1的另一部分。第二栅极电极G2被设置于设置第二薄膜晶体管T2的地方。
在步骤S410中，在形成有第一源极电极S1、第一漏极电极D1及第二栅极电极G2的基板SUB整个表面上，利用诸如氧化硅(SiOx)材料之类的氧化物无机材料来沉积氧化物层SIO。从第二薄膜晶体管T2的角度来看，氧化物层SIO也起到覆盖第二栅极电极G2的栅极绝缘层的作用。优选地，氧化物层SIO的厚度为考虑到氢扩散效率和元件性能，可以优选地选择和/或决定氧化物层SIO和中间绝缘层ILD(氮化物层SIN)的厚度。例如，为了防止氢粒子过量扩散出去，优选地，氮化物层SIN比氧化物层SIO薄。
在步骤S500中，在氧化物层SIO上，沉积氧化物半导体材料。氧化物半导体材料包括铟镓锌氧化物(Indium Gallium Zinc Oxide或“IGZO”)、铟镓氧化物(Indium Gallium Oxide或“IGO”)及铟锌氧化物(Indium Zinc Oxide或“IZO”)中的至少一种材料。利用第五掩模工艺，图案化氧化物半导体材料以形成第二半导体层A2。第二半导体层A2被设置成与第二栅极电极G2重叠。
在步骤S510中，对形成有第二半导体层A2的基板SUB进行后续热处理工艺，以同时执行对包含多晶硅的第一半导体层A1的氢化处理和对包含氧化物半导体材料的第二半导体层A2的热处理。后续热处理工艺可以在350℃ 至380℃的温度条件下执行。此时，氮化物层SIN中含有的大量氢粒子会扩散到第一半导体层A1中。但是，扩散到第二半导体层A2中的氢粒子的量可以被氧化物层SIO来限制和/或控制。在一些情况下，对第一半导体层A1的氢化工艺与对第二半导体层A2的热处理工艺分开来执行。在这些情况下，在用于沉积中间绝缘层ILD的步骤S220之后，首先执行氢化工艺，然后通过该后续热处理工艺来执行对第二半导体层A2的热处理。
在步骤S600中，在形成有第二半导体层A2的基板SUB的整个表面上沉积源极-漏极金属材料。利用第六掩模工艺，图案化源极-漏极金属材料，从而形成第二源极电极S2及第二漏极电极D2。第二源极电极S2接触第二半导体层A2的一侧边的上部表面和氧化物层SIO的上部表面。第二漏极D2接触第二半导体层A2的另一侧边的上部表面和氧化物层SIO的上部表面。
在步骤S700中，在形成有第一薄膜晶体管T1及第二薄膜晶体管T2的基板SUB的整个表面上，沉积钝化层PAS。虽然未图示，但可以图案化钝化层PAS而形成用于暴露漏极电极D1和/或第二漏极电极D2的一些部分的接触孔。
<第二实施方式>
以下，参照图3，将对本文的第二实施方式进行说明。图3是图解根据本文第二实施方式的形成有两种不同类型的薄膜晶体管的用于平板显示装置的薄膜晶体管基板的截面图。
根据第二实施方式的薄膜晶体管基板基本上与第一实施方式的薄膜晶体管基板非常类似。主要区别在于，中间层ILD具有双层结构。中间绝缘层ILD可以包括氮化物层SIN和下氧化物层SIO2。例如，下氧化物层SIO2可以被层叠在氮化物层SIN上。或者，氮化物层SIN可以被层叠在下氧化物层SIO2上。在这里，命名下氧化物层SIO2的“下”是因为它形成在氧化物层SIO下面，从而“下”并不意味着下氧化物层SIO2设置在氮化物层SIN下面。
通过后续热处理工艺，氮化物层SIN中的氢粒子会被扩散到第一半导体层A1中。考虑到扩散效率，中间绝缘层ILD的氮化物层SIN优选具有 的厚度。由于下氧化物层SIO2是用于补偿对(在氮化物层SIN下面的)第一栅极电极G1进行图案化处理工艺期间栅极绝缘层GI的受损表面状况， 或者用于确保(氮化物层SIN上方)氮化物层SIN的稳定性，优选地，下氧化物层SIO2具有的厚度。
氧化物层SIO沉积在包括下氧化物层SIO2和氮化物层SIN的中间绝缘层ILD上。氧化物层SIO对第二薄膜晶体管T2而言也起到栅极绝缘层的作用。当氧化物层SIO具有过厚的厚度时，有可能栅极电压无法适当施加至第二半导体层A2。因此，氧化物层SIO的厚度优选具有的厚度。另外，栅极绝缘层GI优选具有的厚度。
在以上用图3进行的说明中，中间绝缘层ILD具有双层结构，在该双层结构中，氮化物层SIN层叠在下氧化物层SIO2上。在某些情况下，中间绝缘层ILD可以具有氮化物层SIN层叠在下氧化物层SIO2下面的双层结构。这种情况下，氮化物层SIN可以被设置成更靠近第一半导体层A1，并且因下氧化物层SIO2的厚度而更远离第二半导体层A2。因此，氢粒子可以更容易地扩散至第一半导体层A1中，但它们可以被更显著地防止扩散到第二半导体层A2中。
这种情况下，考虑制造工艺，优选地，中间绝缘层ILD具有的厚度。优选地，氮化物层SIN及下氧化物层SIO2各自的厚度分别为 另外，考虑到氧化物层SIO对第二薄膜晶体管T2而言是栅极绝缘层，氧化物层SIO优选具有的厚度。
由于其它结构要素与第一实施方式的类似，因此将省去详细的说明。接着，对根据本文第二实施方式的用于平板显示装置的薄膜晶体管基板的制造方法进行说明。在此，不会提到没有额外含义的重复的说明。图4是图解根据本文第二实施方式的形成有两种不同类型薄膜晶体管的用于平板显示装置的薄膜晶体管基板的制造方法的流程图。
在步骤S100中，在基板SUB上，沉积缓冲层BUF。
在步骤S110中，在缓冲层BUF上，沉积非晶硅(a-Si)材料。执行结晶化工艺，将非晶硅层转换为多晶硅(poly-Si)。利用第一掩模工艺，对多晶硅层进行图案化以形成第一半导体层A1。
在步骤S120中，在形成有第一半导体层A1的基板SUB整个表面上沉积诸如氧化硅之类的绝缘材料，形成栅极绝缘层GI。栅极绝缘层GI优选地由具有的厚度的氧化硅形成。
在步骤S200中，在栅极绝缘层GI上，沉积栅极金属材料。利用第二掩模工艺，对栅极金属层进行图案化以形成第一栅极电极G1。第一栅极电极G1被设置成与第一半导体层A1的中央部重叠。
在步骤S210中，用第一栅极电极G1作为掩模，将杂质掺入第一半导体层A1的一些部分中，从而包括源极区域SA及漏极区域DA的掺杂区域可以被确定。
在步骤S220中，在形成有第一栅极电极G1的基板SUB的整个表面上，沉积中间绝缘层ILD。特别是，中间绝缘层ILD具有含下氧化物层SIO2和氮化物层SIN的双层结构。对于一种情况而言，下氧化物层SIO2层叠在氮化物层SIN上。对于另一种情况而言，氮化物层SIN层叠在下氧化物层SIO2上。对于下氧化物层SIO2层叠处于下层的情况而言，优选的是，下氧化物层SIO2具有的厚度。氮化物层SIN具有的厚度。对于氮化物层SIN层叠处于下层的情况而言，下氧化物层SIO2和氮化物层SIN具有 的厚度，用于防止氢粒子过度扩散到第二半导体层A2中。
在步骤S300中，利用第三掩模工艺，图案化中间绝缘层ILD，以形成暴露第一半导体层A1的一个部分的源极接触孔SH和暴露第一半导体层A1的另一部分的漏极接触孔DH。
在步骤S400中，在中间绝缘层ILD上，沉积金属材料。利用第四掩模工艺，图案化金属材料从而形成第一源极电极S1、第一漏极电极D1及第二栅极电极G2。第一源极电极S1通过源极接触孔SH连接至第一半导体层A1的一个部分。第一漏极电极D1通过漏极接触孔DH连接至第一半导体层A1的另一个部分。第二栅极电极G2设置在设置第二薄膜晶体管T2的地方。
在步骤S410中，在形成有第一源极电极S1、第一漏极电极D1及第二栅极电极G2的基板SUB的整个表面上，利用诸如氧化硅(SiOx)材料之类的氧化物无机材料来沉积氧化物层SIO。对于第二薄膜晶体管T2而言，氧化物层SIO也起到栅极绝缘层的作用。因此，优选的是，氧化物层SIO具有 的厚度。
在步骤S500中，在氧化物层SIO上，沉积氧化物半导体材料。利用第五掩模工艺，图案化氧化物半导体材料而形成第二半导体层A2。第二半导体层A2被设置成与第二栅极电极G2重叠。
在步骤S510中，对形成有第二半导体层A2的基板SUB进行后续热处理工艺，以同时执行对包含多晶硅的第一半导体层A1的氢化处理和对包含氧化物半导体材料的第二半导体层A2的热处理。后续热处理工艺可以在350℃至380℃的温度条件下执行。此时，氮化物层SIN中含有的大量氢粒子会扩散到第一半导体层A1中。但是，扩散到第二半导体层A2中的氢粒子的量可以被氧化物层SIO限制和/或控制。在一些情况下，对第一半导体层A1的氢化工艺可以与对第二半导体层A2的热处理分开来执行。
在步骤S600中，在形成有第二半导体层A2的基板SUB的整个表面上沉积源极-漏极金属材料。利用第六掩模工艺，图案化源极-漏极金属材料以形成第二源极电极S2及第二漏极电极D2。
在步骤S700中，在形成有第一及第二薄膜晶体管T1及T2的基板SUB的整个表面上，沉积钝化层PAS。
<第三实施方式>
以下，参照图5，将对本文的第三实施方式进行说明。图5为图解根据本文第三实施方式的形成有两种不同类型薄膜晶体管的用于平板显示装置的薄膜晶体管基板的结构的截面图。
根据本文第三实施方式的薄膜晶体管基板基本上与第一及第二实施方式的薄膜晶体管基板非常类似。主要区别在于，氧化物层对于第一薄膜晶体管T1而言起到中间绝缘层的作用，而对于第二薄膜晶体管T2而言是起到栅极绝缘层的作用。具体地，中间绝缘层ILD包括第一中间绝缘层ILD1和第二中间绝缘层ILD2。第一中间绝缘层ILD1具有下氧化物层SIO2和氮化物层SIN层叠的双层结构。另外，氮化物层SIN并没有设置于第二薄膜晶体管T2所处的第二区域，而是仅被选择性地设置在第一薄膜晶体管T1所处的第一区域之上。第二中间绝缘层ILD2包括覆盖氮化物层SIN的氧化物层SIO，对于第二薄膜晶体管T2而言是栅极绝缘层。
在设置有第一薄膜晶体管T1的地方，通过后续热处理工艺，氮化物层SIN中的氢粒子会被扩散到第一半导体层A1中。考虑到氢扩散效率，氮化物层SIN优选具有的厚度。另外，优选地，下氧化物层SIO2具有 的厚度。
即使氮化物层SIN具备的厚度，它也被设置成与第二薄膜晶体管T2隔开。因此，氢扩散至第二半导体层A2中的可能性明显下降。另外，在氮化物层SIN上层叠作为第二中间绝缘层ILD2的氧化物层SIO，能够更有效地防止氢扩散至第二半导体层A2中。
与第一及第二实施方式不同的是，在第三实施方式中，第一源极-漏极电极S1及D1与第二源极-漏极电极S2及D2在同一层以相同材料形成。
由于其他结构要素与第一及第二实施方式的类似，所以将省略详细说明。之后，将对根据本文第三实施方式的用于平板显示装置的薄膜晶体管基板的制造方法进行说明。在此，不会提到没有额外含义的重复说明。图5为根据本文第三实施方式的形成有两种不同类型薄膜晶体管的用于平板显示装置的薄膜晶体管基板的制造方法的流程图。
在步骤S100中，在基板SUB上，沉积缓冲层BUF。
在步骤S110中，在缓冲层BUF上，沉积非晶硅(a-Si)材料。进行结晶化工艺，将非晶硅层转换为多晶硅(poly-Si)。利用第一掩模工艺，对多晶硅层进行图案化以形成第一半导体层A1。
在步骤S120中，在形成有第一半导体层A1的基板SUB的整个表面上沉积诸如氧化硅之类的绝缘材料而形成栅极绝缘层GI。栅极绝缘层GI优选由具有厚度的氧化硅形成。
在步骤S200中，在栅极绝缘层GI上，沉积栅极金属材料。利用第二掩模工艺，图案化栅极金属层而形成第一薄膜晶体管T1的第一栅极电极G1。第一栅极电极G1被设置成与第一半导体层A1的中央部重叠。
在步骤S210中，使用第一栅极电极G1作为掩模，将杂质掺入第一半导体层A1的一些部分中从而包括源极区域SA及漏极区域DA的掺杂区域可以被确定。
在步骤S220中，在形成有第一栅极电极G1的基板SUB的整个表面上，沉积第一中间绝缘层ILD1。特别是，第一中间绝缘层ILD1具有包含下氧化物层SIO2和氮化物层SIN的双层结构。对于一种情况而言，下氧化物层SIO2层叠在氮化物层SIN上。对于另一种情况而言，氮化物层SIN层叠在下氧化物层SIO2上。对于下氧化物层SIO2层叠在氮化物层SIN下面的情况而言，优选的是，下氧化物层SIO2具有的厚度。氮化物层SIN具有 的厚度。对于氮化物层SIN层叠在下氧化物层SIO2下面的情况而言，像氮化物层SIN一样，下氧化物层SIO2可以具有的厚度，用于防止氢粒子过度扩散至第二半导体层A2中。
在步骤S300中，利用第三掩模工艺，第一中间绝缘层ILD1的氮化物层SIN被图案化以仅覆盖第一半导体层A1。对于氮化物层SIN层叠处于下层的情况而言，沉积氮化物层SIN后图案化氮化物层SIN，然后沉积氧化物层SIO2。对于氮化物层SIN层叠处于上层的情况而言，连续沉积氧化物层SIO2和氮化物层SIN，然后仅图案化氮化物层SIN。
在步骤S400中，在包括选择性覆盖第一半导体层A1的氮化物层SIN的第一中间绝缘层ILD1上，沉积栅极金属材料。利用第四掩模工艺，图案化栅极金属材料从而形成第二栅极电极G2。第二栅极电极G2设置在设置第二薄膜晶体管T2的地方。
在步骤S410中，在形成有第二栅极电极G2的基板SUB的整个表面上，利用诸如氧化硅(SiOx)材料之类的氧化物无机材料，沉积第二中间绝缘层ILD2。
在步骤S500中，在第二中间绝缘层ILD2上，沉积氧化物半导体材料。利用第五掩模工艺，图案化氧化物半导体材料而形成第二半导体层A2。第二半导体层A2被设置成与第二栅极电极G2重叠。
在步骤S510中，对形成有第二半导体层A2的基板SUB进行后续热处理工艺，以同时执行对包括多晶硅的第一半导体层A1的氢化处理和对包括氧化物半导体材料的第二半导体层A2的热处理。后续热处理工艺可以在350℃至380℃的温度条件下执行。在一些情况下，对第一半导体层A1的氢化工艺与对第二半导体层A2的热处理可以分开来执行。此时，包含于氮化物层SIN中的大量氢粒子会扩散至第一半导体层A1中。然而，由于氮化物层SIN仅覆盖第一沟道层A1所在的第一区域，因此进入第二沟道层A2的氢粒子量受到限制和/或控制。
在步骤S600中，对这些半导体层进行后续热处理后，利用第六掩模工艺，图案化第二中间绝缘层ILD2及第一中间绝缘层ILD1以形成源极接触孔SH和漏极接触孔DH。
在步骤S700中，在形成有接触孔SH及DH和第二半导体层A2的基板 SUB的整个表面上，沉积源极-漏极金属材料。利用第七掩模工艺，图案化源极-漏极金属材料以形成第一源极电极S1、第一漏极电极D1、第二源极电极S2和第二漏极电极D2。
在步骤S800中，在形成有第一薄膜晶体管T1及第二薄膜晶体管T2的基板SUB的整个表面上，沉积钝化层PAS。
<第一应用例>
以上所述的在同一基板上具有两种不同类型薄膜晶体管的薄膜晶体管基板能够应用于包括平板显示装置、柔性显示装置和/或弯曲显示装置(curved display)的各种显示装置。在同一个基板上形成具有不同的两种薄膜晶体管，能够获得多样的优点。以下，参照图7详细说明从根据本文第一应用例的薄膜晶体管基板能够具有多少先进的特征，并且能够得到多少优点。图7是图解根据本文第一应用例的显示装置的结构的方块图。
第一薄膜晶体管T1及第二薄膜晶体管T2会形成于显示面板100的各个像素中，用以切换施加给像素的数据电压或用以驱动像素。对于有机发光二极管显示装置的情况而言，第二薄膜晶体管T2可以是像素的开关元件，而第一薄膜晶体管T1可以是驱动元件。同时，通过结合第一薄膜晶体管T1及第二薄膜晶体管T2，它们可以应用于一个开关元件或一个驱动元件。
对于移动装置或者可穿戴装置而言，为了减少功耗，采用利用低帧率(frame rate)的低速驱动方法。在此情况下，对于静态影像和/或具有较低更新间隔的那些影像而言可降低帧频率。这里，当使用低帧率时，每次改变数据电压时，显示器的亮度可能闪烁(flash)。在一些情况下，因放电时间间隔变长，所以亮度可能在每个数据更新周期有闪变(flicker)。通过应用根据本文的第一薄膜晶体管T1及第二薄膜晶体管T2，能够防止低速驱动方法时的闪变问题。
在低速驱动方法中，由于数据更新周期变长，所以开关薄膜晶体管的漏电流量可能变大。开关薄膜晶体管的漏电流可能导致储存电容的电压降低和栅极与源极之间的电压降低。具有氧化物半导体材料的第二薄膜晶体管能够应用于有机发光二极管显示装置的开关薄膜晶体管。由于包括氧化物半导体材料的薄膜晶体管具有低截止电流(off-current)特性，所以能够防止储存电容的电压降低和/或驱动薄膜晶体管的栅极电极的电压降低。当使用低速驱动方法时不发生 闪变现象。
由于多晶硅具有高迁移率的特性，所以通过将第一薄膜晶体管应用于有机发光二极管显示装置的驱动薄膜晶体管，能够增大提供给有机发光二极管的电流量。由此，将第二薄膜晶体管T2应用于开关薄膜晶体管而将第一薄膜晶体管T1应用于驱动薄膜晶体管，能够得到具有更低功耗和更好视频质量的有机发光二极管显示装置。
由于根据本文的薄膜晶体管基板即使应用低速驱动方法时也具有无闪变的优异的画质，因而具有非常适于应用于移动显示装置或者可穿戴显示装置的优点。例如可穿戴腕表，为了降低功耗，可以一秒为单位更新视频数据。这种情况下，帧频率为1Hz。利用本文公开的内容，即使以诸如1Hz或更小的低频驱动视频数据，也能够实现无闪变的优异的画质。另外，对于移动显示装置或者可穿戴显示装置而言，能够显著降低静态影像的帧率，以在未降低画质的情况下能够节约功耗。结果，移动显示装置终端和/或可穿戴显示装置的画质能够得以改善并且电池寿命能够得以延长。另外，本文公开的内容能够应用于数据更新周期很长的电子书装置(或“E-Book”)，而未降低画质。
第一薄膜晶体管T1及第二薄膜晶体管T2至少之一可内置于驱动IC中，例如，图7中所示出的，数据驱动器IC200、多工器(或者“MUX”)210和栅极驱动器IC300至少之一用于形成驱动IC。该驱动器IC将数据电压写入像素和/或将数据电压施加给像素。在其他情况下，第一薄膜晶体管T1及第二薄膜晶体管T2任一设置于像素内，而另一个设置于驱动器IC中。数据驱动器IC200将输入的视频数据转换为电压值并输出这些电压值。多工器210可以通过将来自数据驱动器200的数据电压用分时(time-sharing)或时分(time-division)法分配给多条数据线DL，以减少数据驱动器200的输出通道数目。栅极驱动器IC300与数据电压同步地将扫描信号(或是“栅极信号”)输出给栅极线GL，以按照顺序选择施加有数据电压的像素行。为了减少栅极驱动器IC300的输出通道数目，在栅极驱动器IC300与栅极线GL之间可进一步包括未图示的其他多工器。如图7所示，多工器210和栅极驱动器IC300可与像素阵列一同形成在同一薄膜晶体管基板上。如图7所示，多工器210和栅极驱动器IC300可设置于非显示区域NA内，而像素阵列可设置于显示区域AA内。
根据本文的薄膜晶体管基板可应用于需要有源矩阵薄膜晶体管基板的任 一种有源型显示装置，例如液晶显示装置、有机发光二极管显示装置和/或电泳显示装置。以下，将对使用了根据本文的薄膜晶体管基板的显示装置的更多应用例进行说明。
<第二应用例>
图8是图解根据本文第二应用例的边缘场型液晶显示装置中包括的具有氧化物半导体层的薄膜晶体管基板的平面图。图9是图解根据本文第二应用例的图8的薄膜晶体管基板的结构通过沿着线I-I’剖开的截面图。
图8及图9所示的具有金属氧化物半导体层的薄膜晶体管基板包括：在下基板SUB上彼此交叉的栅极线GL及数据线DL，栅极线GL与数据线DL之间有栅极绝缘层GI；和在每个交叉部形成的薄膜晶体管T。通过栅极线GL和数据线DL的交叉结构，确定像素区域。
薄膜晶体管T包括：从栅极线GL分叉出(或者“伸出”)的栅极电极G；从数据线DL分叉出的源极电极S；与源极电极S面对的漏极电极D；以及半导体层A，所述半导体层A在栅极绝缘层GI上并且与栅极电极G重叠，并且用于形成源极电极S与漏极电极D之间的沟道区域。
在栅极线GL的一端，设置用以接收栅极信号的栅极焊盘GP。栅极焊盘GP通过贯通栅极绝缘层GI的第一栅极焊盘接触孔GH1而连接至栅极焊盘中间端子IGT。栅极焊盘中间端子IGT通过贯通第一钝化层PA1和第二钝化层PA2的第二栅极焊盘接触孔GH2而连接至栅极焊盘端子GPT。另外，在数据线DL的一端，设置用以接收像素信号的数据焊盘DP。数据焊盘DP通过贯通第一钝化层PA1及第二钝化层PA2的数据焊盘接触孔DPH而连接至数据焊盘端子DPT。
在像素区域中，形成有像素电极PXL和公共电极COM，其间有第二钝化层PA2，以形成边缘电场。公共电极COM连接至与栅极线GL平行设置的公共线CL。公共电极COM通过公共线CL被提供有参考电压(或是“公共电压”)。对于其他的情形，公共电极COM具有一个片电极形状，覆盖除漏极接触孔DH部分以外的基板SUB的整个表面。即，覆盖在数据线DL之上，使公共电极COM能够起到数据线DL的遮蔽装置的作用。
公共电极COM和像素电极PXL能够根据设计环境和目的而具有多种形 状和位置。尽管公共电极COM被提供有具有恒定值的参考电压，但像素电极PXL被提供有根据视频数据而适时变化的数据电压。由此，在数据线DL与像素电极PXL之间，可能形成寄生电容。由于这种寄生电容的缘故，显示装置的画质可能降低。因此，优选地，将公共电极COM设置于下层而将像素电极PXL设置于最上层。
换句话说，在覆盖数据线DL及薄膜晶体管T的第一钝化层PA1上，通过较厚地沉积具有低介电常数的有机材料，在其上层叠平坦化层PAC。然后，形成公共电极COM。之后，在沉积第二钝化层PA2以覆盖公共电极COM之后，在第二钝化层PA2上形成与公共电极重叠的像素电极PXL。在这样的结构中，像素电极PXL通过第一钝化层PA1、平坦化层PAC及第二钝化层PA2而远离数据线DL，从而能够减少数据线DL与像素电极PXL之间的寄生电容。在其他情况下，可以将像素电极PXL设置于下层而将公共电极COM设置于最上层。
公共电极COM可以具有与像素区域对应的长方形形状。像素电极PXL可以具有多条线段的形状。特别是，像素电极PXL与公共电极COM垂直地重叠，这二者之间有第二钝化层PA2。在像素电极PXL与公共电极COM之间，形成边缘电场。通过该边缘电场，在薄膜晶体管基板与彩色滤光器基板之间以平面方向(plane direction)排列的液晶分子可以根据液晶分子的介电各向异性进行旋转。根据液晶分子的旋转程度，像素区域的光透射率可以改变以便呈现期望的灰度。
在说明本文第二应用例的图8及图9中，为了便利，概略地示出液晶显示装置的薄膜晶体管T。能够把由本文第一至第二实施方式说明的第一薄膜晶体管T1和/或第二薄膜晶体管T2应用于该薄膜晶体管。例如，在需要低速驱动的情况下，能把具有氧化物半导体材料的第二薄膜晶体管T2应用于该薄膜晶体管T。再例如，在需要低功耗的情况下，可把具有多晶半导体材料的第一薄膜晶体管T1应用于该薄膜晶体管T。又例如，可将该薄膜晶体管T形成为包括第一薄膜晶体管T1及第二薄膜晶体管T2，并且它们连接成能够使它们的性能和特性相互进行弥补。
<第三应用例>
图10是图解根据本文第三应用例的具有有源开关元件的有源矩阵型有机发光二极管显示装置中的一个像素的结构的平面图，这些有源开关元件诸如是薄膜晶体管。图11是图解根据本文第三应用例的沿着图10中剖切线II-II’剖开的有机发光二极管显示装置的结构的截面图。
参照图10及图11，有源矩阵型有机发光二极管显示装置包括：开关薄膜晶体管ST；与开关薄膜晶体管ST连接的驱动薄膜晶体管DT；和与驱动薄膜晶体管DT连接的有机发光二极管OLE。
开关薄膜晶体管ST形成在基板SUB上，位于栅极线GL和数据线DL彼此交叉的部位。响应于扫描信号，把来自数据线DL的数据电压提供给驱动薄膜晶体管DT的栅极电极DG并且提供给储存电容STG，开关薄膜晶体管ST起到选择连接到开关薄膜晶体管ST的像素的作用。开关薄膜晶体管ST包括：从栅极线GL分叉出的栅极电极SG；与栅极电极SG重叠的半导体沟道层SA；源极电极SS；和漏极电极SD。根据栅极电压而控制施加给像素的有机发光二极管OLE的电流量，驱动薄膜晶体管DT起到驱动由开关薄膜晶体管ST选择的像素的有机发光二极管OLE的作用。
驱动薄膜晶体管DT包括：与开关薄膜晶体管ST的漏极电极SD连接的栅极电极DG；半导体沟道层DA；与驱动电流线VDD连接的源极电极DS；和漏极电极DD。驱动薄膜晶体管DT的漏极电极DD连接至有机发光二极管OLE的阳极电极ANO。在阳极电极ANO与阴极电极CAT之间，设置有机发光层OL。阴极电极CAT连接至接地线VSS。
参照图11更加详细说明，在有源矩阵有机发光二极管显示装置的基板SUB上，分别设置开关薄膜晶体管ST及驱动薄膜晶体管DT的栅极电极SG及DG。在栅极电极SG及DG上，沉积栅极绝缘层GI。在与栅极电极SG及DG重叠的栅极绝缘层GI上，分别设置半导体层SA及DA。在半导体层SA及DA上，分别设置彼此面对并且分开的源极电极SS及DS和漏极电极SD及DD。开关薄膜晶体管ST的漏极电极SD通过贯通栅极绝缘层GI的漏极接触孔DH而连接至驱动薄膜晶体管DT的栅极电极DG。在形成有开关薄膜晶体管ST及驱动薄膜晶体管DT的基板SUB上沉积钝化层PAS。
在设置阳极电极ANO的区域设置彩色滤光器CF。对于彩色滤光片CF而言优选的是具有尽可能大的面积。例如，优选地与数据线DL、驱动电流线VDD 和/或栅极线GL的一些部分重叠。具有这些薄膜晶体管ST及DT和彩色滤光器CF的基板的上表面不处于平坦和/或平整状态，而是处于具有许多台阶的不平坦和/或凹凸(rugged)状态。为了使有机发光二极管显示装置在整个显示区域上具有良好的发光质量，有机发光层OL应当具有平坦或者平整表面。为此，为了使该上表面处于平面的且平坦的状态，在基板SUB的整个表面上沉积平坦层PAC或上覆(over coat)层OC。
然后，在上覆层OC上，设置有机发光二极管OLE的阳极电极ANO。这里，阳极电极ANO通过贯通上覆层OC及钝化层PAS的像素接触孔PH而连接至驱动薄膜晶体管DT的漏极电极DD。
在配置有阳极电极ANO的基板SUB上，为了确定像素区域，在配置有开关薄膜晶体管ST、驱动薄膜晶体管DT及各种线DL、GL和VDD的区域上面配置有堤岸(bank)(或是“堤图案”)BA。阳极电极ANO被堤岸BA所暴露的那部分将成为发光区域。在由堤岸BA暴露的阳极电极ANO上，沉积有机发光层OL。在有机发光层OL上，沉积阴极电极CAT。对于有机发光层OL具有发出白光的材料的情况而言，每个像素能够通过在阳极电极ANO下面的彩色滤光器CF而呈现各种颜色。如图11所示的有机发光二极管显示装置是底部发光(bottom emission)型显示装置，在底部发光型显示装置中，可见光被射向显示装置基板的底部方向。
在阳极电极ANO与驱动薄膜晶体管DT的栅极电极DG之间，可以形成储存电容STG。通过连接至驱动薄膜晶体管DT，储存电容STG把从开关薄膜晶体管ST提供至驱动薄膜晶体管DT的栅极电极DG的电压保持在稳定状态。
利用如上所述的薄膜晶体管基板，能够实现具有良好特性的有源型平板显示装置。特别是，为了确保优异的驱动特性，优选的是，薄膜晶体管的有源层将包含金属氧化物半导体材料。
金属氧化物半导体材料长时间暴露在光下工作时，可能会劣化。因此，优选的是，具有金属氧化物半导体材料的薄膜晶体管具有用于阻挡从该薄膜晶体管的上部和/或下部的外部来的光的结构。例如，对于前述的薄膜晶体管基板而言，优选的是，将以底栅结构形成薄膜晶体管。即，从基板的外部进入的光，特别是从面对观察者的基板下侧进入的光，能够被含有不透明金属材料的栅极电极G阻挡。
用于平板显示装置的薄膜晶体管基板具有以矩阵方式设置的多个像素区域。另外，每个像素区域包括至少一个薄膜晶体管。即，遍布整个基板，设置多个薄膜晶体管。多个像素区域和多个薄膜晶体管用于相同的目的并且它们具有相同的品质和特性，从而它们具有相同的结构。
但是，在一些情况下，这些薄膜晶体管可能被形成为彼此具有不同的特性。例如，在有机发光二极管显示装置的情况下，在一个像素区域中，设置至少一个开关薄膜晶体管ST和至少一个驱动薄膜晶体管DT。由于开关薄膜晶体管ST的目的和驱动薄膜晶体管DT的目的相互不同，所以它们所需的特性也相互不同。为此，开关薄膜晶体管ST和驱动薄膜晶体管DT可具有相同的结构和相同的半导体材料，但是它们的沟道层具有用于优化它们的特性的不同尺寸。或者，可以进一步包括对薄膜晶体管进行补偿以用于支持任何薄膜晶体管的任何特定功能或特性。
在说明本文第三应用例的图10及图11中，为了便利，概略地示出有机发光二极管显示装置的开关薄膜晶体管ST和驱动薄膜晶体管DT。能够把由本文第一至第二实施方式说明的第一薄膜晶体管T1和/或第二薄膜晶体管T2应用于该薄膜晶体管。例如，能把具有氧化物半导体材料的第二薄膜晶体管T2应用于开关薄膜晶体管ST。可把具有多晶半导体材料的第一薄膜晶体管T1应用于驱动薄膜晶体管DT。因此，由于在一个基板上包括有第一薄膜晶体管T1及第二薄膜晶体管T2，所以它们的性能和特性能够相互进行弥补。
<第四应用例>
对于另一例子，可以在用于显示装置的同一个薄膜晶体管基板的非显示区域中形成驱动元件(或者“驱动IC”)。以下，参照图12及图13，对在同一基板上具有驱动IC的薄膜晶体管基板进行说明。
图12是图解根据本文第四应用例的有机发光二极管显示装置的结构的平面放大图。图13是图解根据本文第四应用例的沿着图12中剖切线III-III’剖开的有机发光二极管显示装置的结构的截面图。在此，由于是对在同一基板中内置有驱动元件的薄膜晶体管基板进行的说明，所以对薄膜晶体管及有机发光二极管的详细说明可以省去。
首先，参照图12，将根据本文第四应用例的有机发光二极管显示装置的 平面上的结构进行详细说明。根据本文第四应用例的有机发光二极管显示装置包括基板SUB，基板SUB包括显示区域AA和非显示区域NA，该显示区域AA用以显示视频信息，而该非显示区域NA具有用以驱动显示区域AA中那些元件的各种元件。在显示区域AA中，确定有以矩阵方式设置的多个像素区域PA。在图5中，用虚线图示出像素区域PA。
例如，这些像素区域PA能够被确定为N(行)x M(列)矩阵。但是，所设置的模式并不限于这种方式，而是具有多种类型。各像素区域具有相同的大小或者相互不同的大小。将具有含红(R)、绿(G)和蓝(B)子像素的三个子像素的像素作为一个单位像素，规则地设置这些单位像素。以最为简单的结构进行说明，像素区域PA能够由横向的多条栅极线GL与纵向的多条数据线DL的交叉结构所确定。
在确定为包围像素区域PA的外围区域的非显示区域NA中，设置数据驱动集成电路DIC和栅极驱动集成电路GIP，该数据驱动集成电路DIC用以向数据线DL提供视频数据，而该栅极驱动集成电路GIP用以向栅极线GL提供扫描信号。对于比VGA面板有更高分辨率的显示面板的情况而言，其中需要更多的数据线DL及更多的驱动电流线VDD，可将数据驱动集成电路DIC安装于基板SUB外部，并且数据接触焊盘可以代替数据驱动集成电路DIC而设置在基板SUB上。
为了简化示出显示装置的结构，栅极驱动集成电路GIP直接形成于基板SUB的一侧部分上。在基板SUB的最外部侧边可以设置用以提供地电压的接地线Vss。接地线Vss被设置成接收来自位于基板SUB外部的外部装置的地电压，并向数据驱动集成电路DIC及栅极驱动集成电路GIP都提供地电压。例如，接地线Vss可被链接到设置于基板SUB的上部侧边的数据驱动集成电路DIC，并且链接到设置于基板SUB的左侧边及/或右侧边的栅极驱动集成电路GIP，以便围绕基板SUB。
在各像素区域PA，设置诸如有机发光二极管用以驱动有机发光二极管的薄膜晶体管之类的主要元件。薄膜晶体管设置于像素区域PA的一个侧部处确定的薄膜晶体管区域TA。有机发光二极管包括阳极电极ANO、阴极电极CAT以及夹在这两个电极之间的有机发光层OL。实际发光的区域由与阳极电极ANO重叠的有机发光层OL的区域来决定。
阳极电极ANO具有占据像素区域PA的一部分区域的形状，并且连接至薄膜晶体管区域TA中形成的薄膜晶体管。有机发光层OL沉积在阳极电极ANO上。阴极电极CAT沉积在有机发光层OL上以便覆盖具有像素区域PA的显示区域AA整个表面。
阴极电极CAT可以跨过栅极驱动集成电路GIP并且接触设置于外侧部的接地线Vss。那么，通过接地线Vss能够向阴极电极CAT提供地电压。阴极电极CAT接收地电压，而阳极电极ANO接收与视频数据对应的电压，然后通过阴极电极CAT与阳极电极ANO之间的电压差，有机发光层OL进行发光并显示视频信息。
进一步参照图13，将对根据第四应用例的有机发光显示装置的截面结构进行更加详细的说明。在基板SUB上，确定非显示区域NA和显示区域AA。非显示区域NA配置有栅极驱动集成电路GIP和接地线Vss。显示区域AA配置有开关薄膜晶体管ST、驱动薄膜晶体管DT及有机发光二极管OLE。
栅极驱动集成电路GIP具有在形成开关薄膜晶体管ST及驱动薄膜晶体管DT时所形成的薄膜晶体管。像素区域PA中的开关薄膜晶体管ST具有栅极电极SG、栅极绝缘层GI、沟道层SA、源极电极SS及漏极电极SD。另外，驱动薄膜晶体管DT具有栅极绝缘层GI、沟道层DA、源极电极DS、漏极电极DD及与开关薄膜晶体管ST的漏极电极SD连接的栅极电极DG。
在薄膜晶体管ST及DT上，按顺序地沉积钝化层PAS和平坦层PL。在平坦层PL上，设置具有像素区域PA内的孤立形状(isolation shape)的阳极电极ANO。阳极电极ANO通过贯通钝化层PAS及平坦层PL的接触孔而连接至驱动薄膜晶体管DT的漏极电极DD。
在形成有阳极电极ANO的基板上，沉积用以确定发光区域的堤岸BA。通过图案化堤岸BA，阳极电极ANO的大部分中央部被暴露。在暴露的阳极电极ANO上，沉积有机发光层OL。在堤岸BA和有机发光层OL上沉积透明导电材料，从而层叠阴极电极CAT。包括阳极电极ANO、有机发光层OL及阴极电极CAT的有机发光二极管OLE得以设置。
在有机发光层OL可以产生白光的情况下，可以进一步包括彩色滤光器CF以呈现全色视频信息。在此情况下，有机发光层OL优选地至少被沉积成覆盖显示区域AA的全部表面。
阴极电极CAT优选地扩展跨过(expand over)栅极驱动集成电路GIP，从而它可以覆盖显示区域AA及非显示区域NA，并且接触设置于基板SUB的外周部的接地线Vss。由此，通过接地线Vss能够向阴极电极CAT提供地电压(或参考电压)。
另外，接地线Vss可以由与栅极电极SG及DG相同的材料形成于同一层。在此情况下，阴极电极CAT能够通过贯通接地线Vss之上的钝化层PAS及栅极绝缘层GI的接触孔连接至接地线Vss。或者，接地线Vss可以由与源极-漏极电极SS-SD及DS-DD相同的材料形成于同一层。在此情况下，阴极电极CAT能够通过贯通接地线Vss之上的钝化层PAS的接触孔连接至接地线Vss。
在说明本文第四应用例的图12及图13中，为了便利，概略地示出有机发光二极管显示装置的开关薄膜晶体管ST及驱动薄膜晶体管DT。能够把由本文第一至第二实施方式说明的第一薄膜晶体管T1和/或第二薄膜晶体管T2应用于这些薄膜晶体管。例如，能把具有氧化物半导体材料的第二薄膜晶体管T2应用于开关薄膜晶体管ST。可把具有多晶半导体材料的第一薄膜晶体管T1应用于驱动薄膜晶体管DT。此外，对于栅极驱动器IC GIP而言，可使用具有多晶半导体材料的第一薄膜晶体管T1。如有需要，对于栅极驱动器IC GIP而言，可设置具有P-MOS型薄膜晶体管和N-MOS型薄膜晶体管的CMOS型薄膜晶体管。
尽管已经参照附图详细描述了本实用新型的实施方式，但本领域普通技术人员会理解的是，在不改变本实用新型技术思想或实质特征的情况下能以其他具体形式实现本实用新型。因此，应指出的是，前面的实施方式仅仅是全面图示性的，并不应解释为限制本实用新型。本实用新型的范围并不由本实用新型的具体实施方式所限定，而是由所附的权利要求书确定。在权利要求书的含义与范围内所做的所有改变或者修改或者它们的等同物都应解释为落入本实用新型的范围内。

Claims (15)

1.一种薄膜晶体管基板，其特征在于，包括：
基板；
第一薄膜晶体管，所述第一薄膜晶体管设置在所述基板上并且包括多晶半导体层、所述多晶半导体层上方的第一栅极电极、第一源极电极和第一漏极电极；
第二薄膜晶体管，所述第二薄膜晶体管设置在所述基板上并且包括第二栅极电极、所述第二栅极电极上的氧化物半导体层、第二源极电极和第二漏极电极；
中间绝缘层，所述中间绝缘层包括氮化物层并且设置在所述第一栅极电极上；和
氧化物层，所述氧化物层覆盖所述第二栅极电极并且设置在所述中间绝缘层上，
其中所述氧化物半导体层设置在所述氧化物层上并且与所述第二栅极电极重叠，
其中所述第一源极电极、所述第一漏极电极和所述第二栅极电极设置于所述中间绝缘层与所述氧化物层之间，并且
其中所述第二源极电极和所述第二漏极电极设置在所述氧化物半导体层上。
2.根据权利要求1所述的薄膜晶体管基板，其特征在于，还包括栅极绝缘层，所述栅极绝缘层覆盖所述多晶半导体层，其中所述第一栅极电极设置在所述栅极绝缘层上并且与所述多晶半导体层重叠。
3.根据权利要求2所述的薄膜晶体管基板，其特征在于，所述第一源极电极通过贯通所述中间绝缘层和所述栅极绝缘层的源极接触孔而连接至所述多晶半导体层的一个部分，
其中所述第一漏极电极通过贯通所述中间绝缘层和所述栅极绝缘层的漏极接触孔而连接至所述多晶半导体层的另一个部分，
其中所述第二源极电极接触所述氧化物半导体层的一个部分，并且
其中所述第二漏极电极接触所述氧化物半导体层的另一个部分。
4.根据权利要求3所述的薄膜晶体管基板，其特征在于，所述第一源极电极和所述第一漏极电极包括与所述第二栅极电极相同的材料。
5.根据权利要求4所述的薄膜晶体管基板，其特征在于，所述第二栅极电极通过贯通所述中间绝缘层的栅极接触孔而连接至栅极线，所述栅极线包括与所述第一栅极电极相同的材料。
6.根据权利要求4所述的薄膜晶体管基板，其特征在于，所述第二源极电极通过数据接触孔而连接至数据线，所述数据线包括与所述第二栅极电极相同的材料。
7.根据权利要求1所述的薄膜晶体管基板，其特征在于，所述中间绝缘层还包括下氧化物层。
8.根据权利要求7所述的薄膜晶体管基板，其特征在于，所述氮化物层设置在所述下氧化物层上。
9.一种薄膜晶体管基板，其特征在于，包括：
基板；
第一半导体层，所述第一半导体层设置在所述基板上并且包括多晶半导体材料；
栅极绝缘层，所述栅极绝缘层覆盖所述第一半导体层；
第一栅极电极，所述第一栅极电极设置在所述栅极绝缘层上并且与所述第一半导体层重叠；
中间绝缘层，所述中间绝缘层包括氮化物层并且覆盖所述第一栅极电极；
第二栅极电极、第一源极电极和第一漏极电极，所述第二栅极电极、所述第一源极电极和所述第一漏极电极设置在所述中间绝缘层上；
氧化物层，所述氧化物层覆盖所述第一源极电极、所述第一漏极电极和所述第二栅极电极；
包括氧化物半导体材料的第二半导体层，所述第二半导体层设置在所述氧化物层上并且与所述第二栅极电极重叠；和
第二源极电极和第二漏极电极，所述第二源极电极和所述第二漏极电极设置在所述第二半导体层上。
10.根据权利要求9所述的薄膜晶体管基板，其特征在于，所述第一源极电极通过贯通所述中间绝缘层和所述栅极绝缘层的源极接触孔而连接至所述第一半导体层的一个部分，
其中所述第一漏极电极通过贯通所述中间绝缘层和所述栅极绝缘层的漏极接触孔而连接至所述第一半导体层的另一个部分，
其中所述第二源极电极接触所述第二半导体层的一个部分，并且
其中所述第二漏极电极接触所述第二半导体层的另一个部分。
11.根据权利要求10所述的薄膜晶体管基板，其特征在于，所述第一源极电极和所述第一漏极电极包括与所述第二栅极电极相同的材料。
12.根据权利要求11所述的薄膜晶体管基板，其特征在于，所述第二栅极电极通过贯通所述中间绝缘层的栅极接触孔而连接至栅极线，所述栅极线包括与所述第一栅极电极相同的材料。
13.根据权利要求11所述的薄膜晶体管基板，其特征在于，所述第二源极电极通过数据接触孔而连接至数据线，所述数据线包括与所述第二栅极电极相同的材料。
14.根据权利要求9所述的薄膜晶体管基板，其特征在于，所述中间绝缘层还包括下氧化物层。
15.根据权利要求14所述的薄膜晶体管基板，其特征在于，所述氮化物层设置在所述下氧化物层上。
CN201520116139.2U 2014-02-24 2015-02-25 薄膜晶体管基板 Active CN204538024U (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201461943628P 2014-02-24 2014-02-24
US61/943,628 2014-02-24
US14/628411 2015-02-23
US14/628,411 US9214508B2 (en) 2014-02-24 2015-02-23 Thin film transistor substrate with intermediate insulating layer and display using the same

Publications (1)

Publication Number Publication Date
CN204538024U true CN204538024U (zh) 2015-08-05

Family

ID=52589257

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201510087762.4A Active CN104867934B (zh) 2014-02-24 2015-02-25 薄膜晶体管基板和使用该薄膜晶体管基板的显示装置
CN201520116139.2U Active CN204538024U (zh) 2014-02-24 2015-02-25 薄膜晶体管基板

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201510087762.4A Active CN104867934B (zh) 2014-02-24 2015-02-25 薄膜晶体管基板和使用该薄膜晶体管基板的显示装置

Country Status (4)

Country Link
US (2) US9214508B2 (zh)
EP (1) EP2911197B1 (zh)
KR (1) KR101705433B1 (zh)
CN (2) CN104867934B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104867934A (zh) * 2014-02-24 2015-08-26 乐金显示有限公司 薄膜晶体管基板和使用该薄膜晶体管基板的显示装置
CN107342295A (zh) * 2016-05-03 2017-11-10 三星显示有限公司 薄膜晶体管阵列面板
CN110828477A (zh) * 2019-10-28 2020-02-21 武汉华星光电技术有限公司 一种阵列基板、其制备方法及其显示面板

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102326170B1 (ko) 2015-04-20 2021-11-17 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
US9935127B2 (en) * 2015-07-29 2018-04-03 Wuhan China Star Optoelectronics Technology Co., Ltd. Control circuit of thin film transistor
US10396211B2 (en) * 2015-07-31 2019-08-27 Intel Corporation Functional metal oxide based microelectronic devices
KR102519942B1 (ko) * 2015-11-26 2023-04-11 엘지디스플레이 주식회사 유기발광 다이오드 표시장치용 박막 트랜지스터 기판
KR102473279B1 (ko) * 2015-12-31 2022-12-05 엘지디스플레이 주식회사 표시장치
JP6673731B2 (ja) 2016-03-23 2020-03-25 株式会社ジャパンディスプレイ 表示装置及びその製造方法
US10468434B2 (en) * 2016-04-08 2019-11-05 Innolux Corporation Hybrid thin film transistor structure, display device, and method of making the same
JP6668160B2 (ja) * 2016-05-06 2020-03-18 株式会社ジャパンディスプレイ 表示装置の製造方法
TWI656461B (zh) * 2016-07-31 2019-04-11 矽創電子股份有限公司 觸控顯示裝置
KR102458660B1 (ko) 2016-08-03 2022-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
KR20180023155A (ko) 2016-08-24 2018-03-07 삼성디스플레이 주식회사 유기발광 표시장치
CN106653766A (zh) * 2016-11-21 2017-05-10 昆山工研院新型平板显示技术中心有限公司 显示器背板的制作方法及具有该显示器背板的显示器
KR102571610B1 (ko) * 2017-02-13 2023-08-30 삼성디스플레이 주식회사 반도체 장치 및 이의 제조방법
KR102448095B1 (ko) * 2017-09-08 2022-09-29 삼성디스플레이 주식회사 표시 장치, 표시 장치 제조 방법, 및 전극 형성 방법
KR102489043B1 (ko) * 2017-12-27 2023-01-16 엘지디스플레이 주식회사 유기발광 표시장치
KR102487050B1 (ko) * 2018-03-27 2023-01-12 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
US11476314B2 (en) 2018-03-29 2022-10-18 Sharp Kabushiki Kaisha Display device and production method for display device
KR102538000B1 (ko) 2018-03-29 2023-05-31 삼성디스플레이 주식회사 디스플레이 장치
KR102469187B1 (ko) * 2018-09-04 2022-11-21 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
KR20200097856A (ko) 2019-02-08 2020-08-20 삼성디스플레이 주식회사 유기 발광 표시 장치
CN110189706B (zh) * 2019-06-28 2021-06-29 上海天马有机发光显示技术有限公司 一种显示面板、及显示装置
JP7520690B2 (ja) * 2020-10-26 2024-07-23 株式会社ジャパンディスプレイ 表示装置
KR20220079759A (ko) 2020-12-04 2022-06-14 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
KR100874647B1 (ko) 2002-09-17 2008-12-17 엘지디스플레이 주식회사 액정표시소자 및 그 제조 방법
JP5046464B2 (ja) 2002-12-18 2012-10-10 株式会社半導体エネルギー研究所 半導体記憶素子の作製方法
KR100685239B1 (ko) 2004-01-29 2007-02-22 가시오게산키 가부시키가이샤 트랜지스터어레이 및 그 제조방법 및 화상처리장치
KR100662790B1 (ko) 2004-12-28 2007-01-02 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법
US7785947B2 (en) 2005-04-28 2010-08-31 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device comprising the step of forming nitride/oxide by high-density plasma
KR20070045824A (ko) 2005-10-28 2007-05-02 삼성전자주식회사 박막 트랜지스터, 표시판 및 그 제조 방법
JP2007286150A (ja) 2006-04-13 2007-11-01 Idemitsu Kosan Co Ltd 電気光学装置、並びに、電流制御用ｔｆｔ基板及びその製造方法
KR100807554B1 (ko) * 2006-08-28 2008-02-28 삼성에스디아이 주식회사 평판 표시 장치 및 그의 제조방법
KR101281167B1 (ko) 2006-11-22 2013-07-02 삼성전자주식회사 유기발광 디스플레이의 단위 화소부 구동소자 및 그제조방법
EP1950804A2 (en) 2007-01-26 2008-07-30 Samsung Electronics Co., Ltd. Display device and manufacturing method of the same
KR20080073944A (ko) 2007-02-07 2008-08-12 엘지전자 주식회사 하이브리드 유기 전계 발광 소자 및 그 제조방법
JP2008300612A (ja) 2007-05-31 2008-12-11 Panasonic Corp 表示装置及びその製造方法
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
JP5080172B2 (ja) 2007-08-23 2012-11-21 富士フイルム株式会社 画像検出装置
JP5567770B2 (ja) 2007-09-21 2014-08-06 株式会社ジャパンディスプレイ 表示装置及び表示装置の製造方法
JP5143514B2 (ja) 2007-09-21 2013-02-13 株式会社ジャパンディスプレイウェスト 表示装置及び表示装置の製造方法
JP2009224595A (ja) 2008-03-17 2009-10-01 Fujifilm Corp 有機電界発光表示装置及びその製造方法
KR101961632B1 (ko) 2008-10-03 2019-03-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치
CN102386236B (zh) 2008-10-24 2016-02-10 株式会社半导体能源研究所 半导体器件和用于制造该半导体器件的方法
TWI654689B (zh) 2008-12-26 2019-03-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR101048965B1 (ko) 2009-01-22 2011-07-12 삼성모바일디스플레이주식회사 유기 전계발광 표시장치
WO2011007677A1 (en) 2009-07-17 2011-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101065407B1 (ko) 2009-08-25 2011-09-16 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조 방법
KR101073542B1 (ko) 2009-09-03 2011-10-17 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조 방법
CN103794612B (zh) 2009-10-21 2018-09-07 株式会社半导体能源研究所 半导体装置
CN102576734B (zh) 2009-10-21 2015-04-22 株式会社半导体能源研究所 显示装置和包括显示装置的电子设备
KR101930682B1 (ko) 2009-10-29 2018-12-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011052396A1 (en) 2009-10-29 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102473794B1 (ko) 2009-10-30 2022-12-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102329497B1 (ko) 2009-11-13 2021-11-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 이 표시 장치를 구비한 전자 기기
WO2011078373A1 (en) * 2009-12-25 2011-06-30 Semiconductor Energy Laboratory Co., Ltd. Memory device, semiconductor device, and electronic device
WO2011086812A1 (en) 2010-01-15 2011-07-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5174988B2 (ja) 2010-04-07 2013-04-03 シャープ株式会社 回路基板および表示装置
US8692243B2 (en) 2010-04-20 2014-04-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8664658B2 (en) 2010-05-14 2014-03-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI438868B (zh) 2010-07-30 2014-05-21 Au Optronics Corp 互補金氧半電晶體及其製作方法
US20130215370A1 (en) 2010-08-18 2013-08-22 Sharp Kabushiki Kaisha Display device substrate, method for producing the same, and display device
JP5727892B2 (ja) 2010-08-26 2015-06-03 株式会社半導体エネルギー研究所 半導体装置
TWI415318B (zh) 2010-09-14 2013-11-11 E Ink Holdings Inc 電晶體結構
KR20180124158A (ko) 2010-09-15 2018-11-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 그 제작 방법
KR20120037838A (ko) 2010-10-12 2012-04-20 삼성전자주식회사 트랜지스터 및 이를 포함하는 전자소자
US8735892B2 (en) 2010-12-28 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device using oxide semiconductor
US8928010B2 (en) 2011-02-25 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Display device
JP5404963B2 (ja) 2011-03-01 2014-02-05 シャープ株式会社 薄膜トランジスタおよび表示装置
US9111795B2 (en) 2011-04-29 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with capacitor connected to memory element through oxide semiconductor film
SG10201605237SA (en) 2011-06-24 2016-08-30 Sharp Kk Display device and method for manufacturing same
TWI464869B (zh) 2011-07-14 2014-12-11 Au Optronics Corp 半導體元件及電致發光元件及其製作方法
TWI463663B (zh) 2011-12-30 2014-12-01 Ind Tech Res Inst 半導體元件及其製造方法
CN103000632B (zh) 2012-12-12 2015-08-05 京东方科技集团股份有限公司 一种cmos电路结构、其制备方法及显示装置
US9412799B2 (en) 2013-08-26 2016-08-09 Apple Inc. Display driver circuitry for liquid crystal displays with semiconducting-oxide thin-film transistors
US9818765B2 (en) 2013-08-26 2017-11-14 Apple Inc. Displays with silicon and semiconducting oxide thin-film transistors
KR102235597B1 (ko) 2014-02-19 2021-04-05 삼성디스플레이 주식회사 유기 발광 디스플레이 장치 및 이의 제조 방법
US9214508B2 (en) * 2014-02-24 2015-12-15 Lg Display Co., Ltd. Thin film transistor substrate with intermediate insulating layer and display using the same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104867934A (zh) * 2014-02-24 2015-08-26 乐金显示有限公司 薄膜晶体管基板和使用该薄膜晶体管基板的显示装置
CN104867934B (zh) * 2014-02-24 2018-12-14 乐金显示有限公司 薄膜晶体管基板和使用该薄膜晶体管基板的显示装置
CN107342295A (zh) * 2016-05-03 2017-11-10 三星显示有限公司 薄膜晶体管阵列面板
CN110828477A (zh) * 2019-10-28 2020-02-21 武汉华星光电技术有限公司 一种阵列基板、其制备方法及其显示面板
WO2021082266A1 (zh) * 2019-10-28 2021-05-06 武汉华星光电技术有限公司 一种阵列基板、其制备方法及其显示面板

Also Published As

Publication number Publication date
US9214508B2 (en) 2015-12-15
CN104867934B (zh) 2018-12-14
US9455279B2 (en) 2016-09-27
KR20150101405A (ko) 2015-09-03
CN104867934A (zh) 2015-08-26
EP2911197B1 (en) 2020-07-29
US20160043113A1 (en) 2016-02-11
EP2911197A1 (en) 2015-08-26
US20150243723A1 (en) 2015-08-27
KR101705433B1 (ko) 2017-02-23

Similar Documents

Publication Publication Date Title
CN204464286U (zh) 显示装置
CN204538024U (zh) 薄膜晶体管基板
KR102461396B1 (ko) 박막 트랜지스터 기판
KR102423800B1 (ko) 박막 트랜지스터 기판 및 이를 이용한 표시장치
CN204464282U (zh) 薄膜晶体管基板
CN204464283U (zh) 显示装置
CN204464281U (zh) 薄膜晶体管基板
CN106803510B (zh) 薄膜晶体管基板、显示器及其制造方法
CN204464284U (zh) 显示装置
CN204464285U (zh) 显示装置
KR102326170B1 (ko) 박막 트랜지스터 기판 및 그 제조 방법
CN105390504B (zh) 薄膜晶体管基板及使用它的显示装置
CN204464287U (zh) 薄膜晶体管基板
CN105390502A (zh) 显示装置
KR102454382B1 (ko) 박막 트랜지스터 기판 및 이를 이용한 표시장치
KR102346544B1 (ko) 박막 트랜지스터 기판 및 이를 이용한 표시장치
KR102370322B1 (ko) 박막 트랜지스터 기판 및 이를 이용한 표시장치
KR102360788B1 (ko) 박막 트랜지스터 기판 및 이를 이용한 표시장치

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant