CN1763974A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件，包括第1导电型的半导体衬底；形成于半导体衬底上的第1导电型的半导体区域；栅电极，其至少一部分位于选择地形成于半导体区域的一部分中的沟槽内，而且其延长的上端部分经台阶部分形成为宽幅；栅极绝缘膜，沿沟槽的壁面，形成于与栅电极之间；第2导电型基层，设置成在半导体区域上隔着所述栅极绝缘膜包围除沟槽底部以外的侧壁；第1导电型源区，邻接于栅极绝缘膜，形成于基层的上面附近的沟槽的外侧；和绝缘膜，形成于栅电极的从沟槽延伸后经台阶部分宽度形成为比沟槽内的宽度宽的上端部分的下面与源区的上面之间的至少一部分，而且其膜厚比沟槽内的栅极绝缘膜的膜厚厚。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件，尤其涉及一种用作高速开关动作用器件和功率用器件的纵向型场效应晶体管的构造。
背景技术
以前，计算机等的CPU(Central Processing Unit)中使用的电源低电压化。随的，多使用基于同步整流方式的电源。作为适用于基于同步整流方式的电源的半导体器件，例如有MOSFET(Metal OxideSemiconductor Field Effect Transistor)等。就该MOSFET而言，要求降低高侧(高电压)侧的开关元件的开关损耗或导通损耗。作为经栅极绝缘膜在通过基底(主体)区域后到达第1导电型半导体衬底的沟槽内设置栅电极的现有技术，有日本特开平5-335582号公报、日本特开平7-326755号公报中公开的纵向型MOSFET。另外，作为在栅电极的上端部分的上表面设置硅化物的现有技术，有日本特开2002-368220号公报。
图17表示现有MOSFET的剖面构造，用该图来说明现有MOSFET的详细构成。为了简化说明，以n沟道型为例进行说明。若将p逆转为n，则p沟道型也一样。在N+型半导体衬底1上，利用外延生长形成N-型半导体层2。在该N-型半导体层2上形成P型基区3，突出P型基区3而形成沟槽4。在沟槽4的表面存在栅极绝缘膜5，隔着该栅极绝缘膜5，埋入多晶硅作为栅极6。邻接该沟槽4设置与N+型源区7、P型基区3接触的P+型接触区域8。源电极9经由各自分别接触源区7和主体区域(接触区域8)双方的顶部金属9a、9b形成。另外，漏区10形成于N+型半导体衬底1的背侧。
为了降低开关损耗，一般知道重要的是降低图17的栅极绝缘膜5中所示的栅-漏间的反馈电容Cgd。为了使栅-漏间的电容Cgd降低，考虑缩短沟槽4从P型基区3突出的部分的长度、或变窄沟槽的宽度(厚度)。另外，由于为了减少MOSFET的导通电阻而缩短沟道长度是有效的，所以考虑缩短相当于沟槽4的深度的图17中的长度d。
利用以上构成，在纵向型场效应晶体管等半导体器件中，若使开关损耗和导通损耗降低，则与流过漏极电流的方向正交的方向的栅电极和多晶硅的剖面面积减少。通过采取这种构造，栅极电阻增大。因此，已知如下构成，即位于栅电极6下侧的沟槽4内的部分细地构成，上部的形状经台阶部分扩大，由此在栅电极6的上部附加硅化物区域11，硅化物区域11被形成为由金属或金属化合物构成的金属膜。通过增大作为金属膜的硅化物区域11的面积，可减少栅极电阻。
在现有的构造中，通过增长扩展到宽度比栅电极6下侧部分还宽的部分的长度Lf，可使硅化物化的区域1l的面积增大而使栅极电阻降低，但相反，源区7和与该源区7相对向的被扩张部分之间的栅极绝缘膜5的栅-源间电容Cgs也变大，增大MOSFET的输入电容。这种输入电容的增大使MOSFET的驱动损耗增大，成为使电源的效率恶化的原因。即，栅极电阻的降低与输入电容的降低满足悖论的关系，若仅要求使栅极电阻降低，则导致输入电容的增加，相反，若使输入电容降低，则栅极电阻变大，产生权衡的关系。
如上所述，通过增长现有构造中的栅电极的扩大部分的被扩大的长度，若使硅化物化的区域的面积增大，则扩大部分与源区之间的栅极绝缘膜5的栅-源间电容Cgs变大，使MOSFET的输入电容增大。这种输入电容的增大关系到使MOSFET中的驱动损耗增大，成为使电源的效率恶化的原因。
发明内容
提供一种半导体器件，在充分确保硅化物区域的面积并实现栅极电阻降低的同时，可不增加输入电容地防止驱动损耗增加。
第1基本构成的半导体器件包括：第1导电型的半导体衬底；形成于所述半导体衬底上的第1导电型的半导体区域；栅电极，其至少一部分位于选择地形成于所述半导体区域的一部分中的沟槽内，而且其延长的上端部分经台阶部分形成为宽幅；栅极绝缘膜，沿所述沟槽的壁面，形成于所述壁面与所述栅电极之间；第2导电型基层，设置成在所述半导体区域上、隔着所述栅极绝缘膜包围除所述沟槽底部以外的侧壁；第1导电型源区，邻接于所述栅极绝缘膜，形成于所述基层的上面附近的所述沟槽的外侧；和绝缘膜，形成于所述栅电极的从所述沟槽延伸后经台阶部分形成为宽度比所述沟槽内的宽度宽的所述上端部分的下面与所述源区的上面之间的至少一部分，而且其膜厚比所述沟槽内的所述栅极绝缘膜的膜厚厚。
另外，第2基本构成的半导体器件包括：第1导电型的半导体衬底；形成于所述半导体衬底上的第1导电型的半导体区域；栅电极，设置成其至少一部分位于选择地形成于所述第1半导体区域的一部分中的沟槽内；栅极绝缘膜，沿所述沟槽的壁面，形成于所述壁面与所述栅电极之间；第2导电型基层，设置成在所述半导体区域上隔着所述栅极绝缘膜包围除所述沟槽底部以外的侧壁；第1导电型源区，邻接于所述栅极绝缘膜，形成于所述基层的上面附近的所述沟槽的外侧；和由金属或金属化合物构成的金属膜，在作为所述栅电极的从所述沟槽延长的上端部分的上表面的远离所述源区的上面的位置一直保持设置宽的面积。
附图说明
图1是表示本发明第1实施方式涉及的半导体器件构成的主要部分剖面图。
图2是表示本发明第2实施方式涉及的半导体器件构成的主要部分剖面图。
图3是表示本发明第3实施方式涉及的半导体器件构成的主要部分剖面图。
图4是表示本发明第4实施方式涉及的半导体器件构成的主要部分剖面图。
图5是表示本发明第5实施方式涉及的半导体器件构成的主要部分剖面图。
图6是表示本发明第6实施方式涉及的半导体器件构成的主要部分剖面图。
图7是表示本发明第7实施方式涉及的半导体器件制造方法的主要部分剖面图。
图8是表示本发明第7实施方式涉及的半导体器件制造方法的主要部分剖面图。
图9是表示本发明第7实施方式涉及的半导体器件制造方法的主要部分剖面图。
图10是表示本发明第7实施方式涉及的半导体器件制造方法的主要部分剖面图。
图11是表示本发明第7实施方式涉及的半导体器件制造方法的主要部分剖面图。
图12是表示本发明第7实施方式涉及的半导体器件制造方法的主要部分剖面图。
图13是表示本发明第7实施方式涉及的半导体器件制造方法的主要部分剖面图。
图14是表示本发明第7实施方式涉及的半导体器件制造方法的主要部分剖面图。
图15是表示本发明第7实施方式涉及的半导体器件制造方法的主要部分剖面图。
图16是表示本发明第7实施方式涉及的半导体器件制造方法的主要部分剖面图。
图17是表示现有半导体器件一构成例的主要部分剖面图。
具体实施方式
下面，参照附图来说明本发明的半导体器件的实施方式。另外，各图中，附加与其它图中所用符号相同的符号来说明的构成要素表示与其它实施方式的构成要素相同或相当的构成要素。
[第1实施方式]
图1表示包含本发明第1基本概念的第1实施方式的半导体器件。图中，附加与现有图17相同符号的构成要素表示与现有构成要素相同或相当的构成。第1实施方式的半导体器件如图1所示，具备作为第1导电型的N+型半导体衬底1；形成于半导体衬底1上的作为第1导电型的N-型半导体区域2；形成于该半导体层2上的P型基层3；栅电极6，其至少一部分位于贯穿P型基层3并选择地形成于半导体区域2的一部分中的沟槽4内，而且其延长的上端部分61经台阶部分62形成为宽幅；栅极绝缘膜5，沿沟槽4的壁面，形成于壁面与栅电极6之间；作为第1导电型的N+型源区7，邻接于栅极绝缘膜5，形成于P型基层3的上面附近的沟槽4的外侧；和绝缘膜51，形成于从栅电极6的沟槽4延伸后、经台阶部分62比沟槽4内的宽度形成得宽的上端部分61的下面63与源区7的上面71之间的至少一部分，而且其膜厚比沟槽4内的栅极绝缘膜5的膜厚厚。绝缘膜51的膜厚如图1所示，为源区7的上面71和与之相对向的被扩大的上端部分61的下面63之间隔长度Lh。
在上述构成的第1实施方式的半导体器件中，栅电极6中的至少一部分形成为由金属层或金属化合物层构成的硅化物区域11。该一部分例如是经台阶部分62形成为宽幅的上端部分61的上面，在该上端部分61上设置硅化物区域11。该第1实施方式中栅电极6的上端部分61的最大宽度与以前一样，所以关于硅化物区域11的面积的条件也与以前一样。但是，由于该第1实施方式的半导体器件在经栅电极6的台阶部分形成为宽幅的上端部分61的下面63与源区7的上面71之间设置充分厚的绝缘膜51，所以可降低栅-源间电容Cgs。
在上述第1实施方式的半导体器件中，若图1中的长度Lh变大，则源区7的上面71与栅电极6的上端部分61下面之间的电容变小，而源电极9与栅电极6之间的电容增大。因此，不是越增大长度Lh越好，在上端部分61的延伸长度Lf与下面的源区上面71之间隙长度Lh之间存在最佳值。作为该最佳值的长度Lh需要满足以下关系式。
LH2＜Lf*Lgsm
其中，在与源区7的上面71相对向的上端部分61下面63，将从沟槽突出的最长部分的长度设为Lf，将绝缘膜51最厚的部分的膜厚设为Lh，将沟槽与源电极之间隔最大处的长度设为Lgsm。
通过满足该关系式，可在将栅-源间电容保持得小的同时，降低栅极电阻。
[第2实施方式]
下面，参照图2来说明第2实施方式的半导体器件。第2实施方式的半导体器件的基本构成与第1实施方式的半导体器件相同，但构成为作为在栅电极6的上端部分61设置的金属层的硅化物区域11的面积变大。即，如图2所示，从栅电极6上部的变宽的上端部分61的上表面到侧壁上设置硅化物区域11。
根据具有这种构成的第2实施方式的半导体器件，可在与第1实施方式的硅化物区域面积相比较，侧壁部分面积大的范围中设置硅化物区域，除充分确保栅电极上端部分61的下面63与源区上面71之间的绝缘膜51的厚度的构成外，还可进一步使栅极电阻降低。
[第3实施方式]
图3表示第3实施方式的半导体器件。在图1和图2中分别所示的第1和第2实施方式的半导体器件中，隔着比栅极绝缘膜5还厚的绝缘膜，在源区7的上面71上形成栅电极的一部分，但在第3实施方式中，栅电极6的上端部分不延伸到源区7上。在该第3实施方式的半导体器件中，不象第1和第2实施方式那样形成为宽幅的上端部分64的形状，而是如图3所示，通过较厚地形成，以使上端部分64的上面65的位置成为从比源区7的上面71充分离开仅距离Le的远离位置，从而可使栅电极的剖面积增大。并且，为了使硅化物区域的面积增大，期望不仅在上端部分64的上面65、还在侧壁设置硅化物区域11。这种栅电极6的上端部分64不具有延伸部分的构成与图17所示的现有半导体器件或第1和第2实施方式的半导体器件相比，可缩短单元间距(节距)，可使单元密度致密，降低导通电阻。
参照图3来说明第3实施方式的基本构成。图3中，第3实施方式的半导体器件具备作为第1导电型的N+型半导体衬底1；形成于半导体衬底1上的作为第1导电型的N-型半导体区域2；选择地形成于半导体层2一部分中的沟槽4；至少一部分位于沟槽4内地设置的栅电极6；沿沟槽4的壁面、形成于与栅电极6之间的栅极绝缘膜5；作为第2导电型的P型基层3，设置成在半导体区域2上经栅极绝缘膜5包围除沟槽4的底部以外的侧壁；作为第1导电型的N+源区7，邻接于所述栅极绝缘膜，形成于基层3的上面附近的所述沟槽的外侧；和作为由金属或金属化合物构成的金属膜的硅化物区域11，在栅电极6的从沟槽4延长而在从具备规定厚度Le的上端部分64的上面到侧壁的部分，在远离所述源区的上面的位置，一直保持设置宽(大)的面积。
在从栅电极6的上端部分64的上面65到侧壁部分的表面一部分，设置作为金属层的硅化物区域11，作为金属层的硅化物区域占据从源区7的上面71突出的栅电极6的上端部分64的表面面积中至少20％的面积。在上端部分64的全部表面积的至少20％上设置硅化物区域11，是因为可使栅极电阻降低期望的值。
[第4实施方式]
图4表示第4实施方式的半导体器件。该第4实施方式通过经小的台阶部分62A，稍微扩大图4所示的栅电极6的上端部分66的宽度，在其上端面设置凹部67，从而可扩大设置在上端部分66表面的硅化物区域11的面积。由此，可扩大设置在上端部分66表面的硅化物区域11的整体面积，降低栅极电阻。并且，通过在与上端面连续的侧壁也形成硅化物区域11，可扩大硅化物区域11的整体面积。第4实施方式的半导体器件可降低栅-源间的反馈电容Cgs，但由于构成上的差异，与后述的第6实施方式相比，栅极电阻小。另外，代替与第3实施方式相比使栅极电阻降低，而使栅-源间的反馈电容Cgs变大。因此，第4实施方式是第3实施方式与后述的第6实施方式的中间构造。
[第5实施方式]
图5是表示作为本发明第5实施方式的半导体器件的MOSFET的构成剖面图。图5中，在作为第1导电型的N+型半导体衬底1上，利用外延生长，形成N-型半导体层2。在该N-型半导体层2上形成P型基区3，使P型基区3突出来形成沟槽4。沿该沟槽4的内侧表面设置栅极绝缘膜5，隔着该栅极绝缘膜5埋入由多晶硅构成的栅电极6。P型基区3的上面侧，邻接沟槽4设置N+型源区7、以及与P型基区3接触的P+型接触区域8。在比栅极氧化膜5厚的绝缘膜51上，形成从沟槽4向上方突出的栅电极6的上端部分66。源电极9与上述一样，分别隔着与源区7和主体区域(接触区域8)双方分别接触的顶部金属9a和9b形成。另外，漏电极10形成于N+型半导体层1的背侧(图中下侧)。
在第5实施方式中，栅电极6的上端部分66的延伸部分68隔着比栅极氧化膜5厚的绝缘膜51形成于源区7上，而且栅电极6构成在上端部分66的延伸部分68正中残留凹部67的形状。若如此构成，则在栅电极6的上端部分66和延伸部分68的最大宽度相同的条件下，与现有的半导体器件相比，可使硅化物区域11的面积增大。另外，因为栅电极6的上端部分66的延伸部分68延伸到厚的氧化膜51上，所以与如图17所示的现有例那样单纯使延伸部分的长度Lf延长的构成相比，可减少栅-源间电容Cgs。
另外，有关构成为栅电极6的延伸部分68的下面63与源区7的上面71之间离开长度Lh这点，近似于图1所示的第1实施方式的构成，有关构成为增大包含延伸部分68的栅电极6的上端部分66的大小、使硅化物化区域11的面积增大并降低栅极电阻这点，近似于图3和图4分别示出的第3和第4实施方式的半导体器件的构成。
[第6实施方式]
图6表示第6实施方式的半导体器件。第6实施方式相对于图5所示的第5实施方式的半导体器件的基本构成，通过在延伸部分68的侧壁还设置硅化物区域11，与第5实施方式相比，可进一步降低栅极电阻。即，第6实施方式的包含栅电极6的上端部分66和具有凹部67的延伸部分68的基本构成与第5实施方式相同，但在设置硅化物区域11的面积增大这点上不同。其它构成具有与图5所示的第5实施方式相同的构成。
另外，本发明不限于上述实施方式，也可进行各种变形。例如，将图2所示的第2实施方式的上端部分66的形状形成为图4所示的上端部分66的形状，也可使硅化物区域11的侧壁部分面积进一步增大。另外，在上述实施方式中，说明了将第1导电型设为n型、将第2导电型设为p型的情况，但不限于此，即便将第1导电型设为p型、将第2导电型设为n型，也可同样实施本发明，得到同样的效果。此外，本发明在不脱离其精神的范围下，可进行各种变形实施。
[第7实施方式]
下面，参照图7-图16来说明关于作为本发明的半导体器件一例的纵向型MOSFET的制造方法的第7实施方式的半导体器件制造方法。利用该第7实施方式的制造方法制造的最终半导体器件为图6所示的第6实施方式的半导体器件。
首先，在图7的剖面图中所示的第1步骤中，利用外延生长法，在作为第1导电型的N+型半导体衬底1的整个面上，形成N-型单晶硅外延层2，之后，重复光刻、杂质离子注入技术、杂质扩散技术，形成P型基极扩散层3、N型源极扩散层7。另外，第1步骤中的P型基极扩散层3、N型源极扩散层7的扩散工序也可在栅极形成后进行来形成这些层。
之后，在图8所示的第2步骤中，在P型基极扩散层3和N型源极扩散层7的表面形成氧化硅膜与氮化硅膜。之后，将构成用于形成沟槽的掩膜的氧化硅(SiO2)膜12与氮化膜(SiN)膜13构图成规定形状。
之后，在图9的剖面图所示的步骤中，利用化学气相法(CVD-ChemicalVapor Deposition)等手法，从氧化膜12和氮化膜13的上方开始整体淀积氧化硅(SiO2)膜，之后，利用作为各向异性蚀刻的反应性离子蚀刻(RIE-Reactive Ion Etching)，仅在侧壁部分残留利用CVD法等淀积的绝缘膜14、14。
之后，在图10的剖面图所示的步骤中，将图9所示的氧化硅膜12、14与氮化硅膜13作为掩膜，使用硅蚀刻技术，在硅衬底中，形成贯穿N+型源极扩散层7与P型基极扩散层3、直至达到N-型单晶硅外延层2中的沟槽4。
之后，在图11和图12的剖面图所示的步骤中，去除利用CVD形成的氧化硅膜14，之后，蚀刻氮化膜硅13。蚀刻后，在沟槽4的内壁面与N+型源层7的一部分中，形成构成栅极氧化膜5的氧化硅膜。
之后，在图13所示的步骤中，使用CVD技术，埋入沟槽内地淀积包含N型杂质的多晶硅膜。这里，若设沟槽宽度为W、设淀积的多晶半导体膜6的上端部分66的延伸部分68的厚度为Lt，则期望形成如下关系式。
W≥2×Lt
通过满足该关系式地使多晶硅膜淀积，可增加与沟槽4与N+型源层7不接触的栅电极6的上端部分66和延伸部分68的表面积。
之后，在图14所示的步骤中，通过溅射例如钛(Ti)或钴(Co)等金属，在构成栅电极延伸部分68的多晶硅膜上形成金属膜。之后，通过使多晶硅膜与金属膜化学反应，使多晶硅膜的表面硅化物化，之后，通过去除硅绝缘膜12上的金属膜，形成硅化物区域11。
之后，在图15所示的步骤中，使用CVD技术，使硅绝缘膜50淀积。此时，在延伸部分68的下面63与N型源区7的上面71之间，形成比栅极绝缘膜5厚的绝缘膜51。
之后，如图16所示，利用RIE等对硅绝缘膜50进行蚀刻，以接触P型基层3、N型源区7，向邻接源区7的位置灌输注入P基极接触层。之后，在硅衬底1的源区7和接触层8之上形成源电极9。另一方面，在N+型单晶硅衬底1的背面(图中下面)形成漏电极10。
[第8实施方式]
另外，上述第7实施方式的纵向型MOSFET的制造方法示出半导体器件制造方法的一个具体构成，本发明的半导体器件制造方法不限于第7实施方式中的各步骤的顺序，通过改换各步骤的顺序，也可得到第1-第6实施方式的半导体器件。
例如，虽然省略图示说明，说明为在图7所示的第7实施方式的第1步骤中，在形成N-型单晶硅外延层2之后，形成P型基极扩散层3与N型源极扩散层7，之后，利用图8所示的第2步骤，构图沟槽形成用的掩膜，然而，也可在穿设沟槽之后、或形成栅极之后来形成P型基极扩散层3与N型源极扩散层7。即，在图7的第1步骤中，在N+型单晶硅衬底1的整个上面，利用外延生长法，仅形成N-型单晶硅外延层2，使用光刻、杂质离子注入技术、杂质扩散技术等来形成P型基极扩散层3与N型源极扩散层7的工序也可在形成沟槽后形成栅极绝缘膜的氧化工序或之后的热处理等时来进行。
此时，P型基极扩散层3即便利用光束的照射在图7的第1步骤中进行，也有可能会由于之后的其它工序中的加热处理等而在第1步骤后扩散，但在边形成沟槽边利用加热处理形成栅极氧化膜之后，在最后的工序中边控制温度边加热扩散，由此可将扩散层3的层厚控制到适当的厚度。
另外，在N型源极扩散层7也在最初的工序中仅进行例如砷(As)等N型杂质离子的注入中，该杂质的扩散也可在形成沟槽后、或形成栅极氧化膜后或与形成栅极氧化膜相同的工序中进行。主要是根据第8实施方式的半导体器件的制造方法，P型基极扩散层3的形成与N型源极扩散层7的杂质离子的注入与扩散未必在图7所示的第7实施方式的第1步骤中进行。
这样，通过在后面的工序中进行P型基极扩散层3的形成与N型源极扩散层7的杂质离子注入和扩散，更精细地进行P型基极扩散层3的层厚控制或N型源极扩散层7的杂质扩散的管理。
根据具有以上构成的半导体器件，利用两个构成来改善MOSFET的栅极电阻和输入电容间的权衡关系。首先，通过比沟槽内的栅极绝缘膜厚度厚地构成源区的上面和与之相对向的栅电极上部的拓展区域的相对面之间的栅极绝缘膜的厚度，使栅-源间电容降低，改善栅极电阻及输入电容间的权衡关系。并且，通过有效增加形成于栅电极上面的硅化物区域的面积，还改善纵向型MOSFET的栅极电阻和输入电容间的权衡关系。
另外，本发明不限于MOSFET，也可以应用于IGBT等中。

Claims (20)

1、一种半导体器件，包括
第1导电型的导体衬底；
形成于所述半导体衬底上的第1导电型的半导体区域；
栅电极，其至少一部分位于选择地形成于所述半导体区域的一部分中的沟槽内，而且其延长的上端部分经台阶部分形成为宽幅；
栅极绝缘膜，沿所述沟槽的壁面，形成于所述壁面与所述栅电极之间；
第2导电型基层，设置成在所述半导体区域上隔着所述栅极绝缘膜包围除所述沟槽底部以外的侧壁；
第1导电型源区，邻接于所述栅极绝缘膜，形成于所述基层的上面附近的所述沟槽的外侧；和
绝缘膜，形成于所述栅电极的从所述沟槽延伸后经台阶部分形成为宽度比所述沟槽内的宽度宽的所述上端部分的下面与所述源区的上面之间的至少一部分，而且其膜厚比所述沟槽内的所述栅极绝缘膜的膜厚厚。
2、根据权利要求1所述的半导体器件，其特征在于：
所述栅电极中的至少一部分由金属或金属化合物形成。
3、根据权利要求2所述的半导体器件，其特征在于：
由所述金属或金属化合物形成的所述栅电极的一部分是经所述台阶部分形成为宽幅的所述上端部分。
4、根据权利要求3所述的半导体器件，其特征在于：
由所述金属或金属化合物形成的所述栅电极的一部分是硅化物区域，该硅化物区域仅设置在所述栅电极的上端部分的上面。
5、根据权利要求3所述的半导体器件，其特征在于：
由所述金属或金属化合物形成的所述栅电极的一部分是硅化物区域，该硅化物区域设置在所述栅电极的上端部分的上面与该上端部分的侧壁部分。
6、根据权利要求1所述的半导体器件，其特征在于：
所述栅电极从位于所述沟槽内的部分延长，在远离所述源区的上面的位置一直保持设置宽的面积。
7、根据权利要求6所述的半导体器件，其特征在于：
所述栅电极的所述上端部分具备在其大致中心形成凹部的上面。
8、根据权利要求7所述的半导体器件，其特征在于：
由所述金属或金属化合物形成的所述栅电极的所述上端部分是硅化物区域，该硅化物区域仅被设置在所述栅电极的上端部分的上面。
9、根据权利要求8所述的半导体器件，其特征在于：
由所述金属或金属化合物形成的所述栅电极的一部分是硅化物区域，该硅化物区域设置在所述栅电极的上端部分的上面与该上端部分的侧壁部分。
10、一种半导体器件，包括
第1导电型的半导体衬底；
形成于所述半导体衬底上的第1导电型的半导体区域；
栅电极，设置成其至少一部分位于选择地形成于所述第1半导体区域的一部分中的沟槽内；
栅极绝缘膜，沿所述沟槽的壁面，形成于所述壁面与所述栅电极之间；
第2导电型基层，设置成在所述半导体区域上隔着所述栅极绝缘膜包围除所述沟槽底部以外的侧壁；
第1导电型源区，邻接于所述栅极绝缘膜，形成于所述基层的上面附近的所述沟槽的外侧；和
由金属或金属化合物构成的金属膜，在作为所述栅电极的从所述沟槽延长的上端部分的上表面的远离所述源区的上面的位置，一直保持设置宽的面积。
11、根据权利要求10所述的半导体器件，其特征在于：
所述栅电极的所述上端部分具备宽幅部，所述宽幅部在从所述沟槽向上部侧突出的部分形成为宽幅并在位于所述沟槽内的部分的上部侧设置凹部，跨越包含该宽幅部的凹部的上面的宽面积，形成作为由所述金属或金属化合物构成的金属膜的硅化物区域。
12、根据权利要求11所述的半导体器件，其特征在于：
所述硅化物区域被设置在包含所述凹部的上面的整体，而且还设置在侧壁的一部分中。
13、根据权利要求12所述的半导体器件，其特征在于：
所述金属层从所述栅电极部的所述上端部分的上表面到侧壁部的一部分上形成，而且该金属层的区域占据从所述源区的上面突出的所述栅电极面积中的至少20％的面积。
14、根据权利要求12所述的半导体器件，其特征在于：
所述栅电极的所述上端部分具备经台阶部分从所述宽幅部向侧部侧进一步延伸的延伸部，在所述源区的上面与所述延伸部的下面间的至少一部分，设置形成为膜厚比所述沟槽内的所述栅极绝缘膜的膜厚厚的绝缘膜，而且跨越包含所述延伸部的所述上端部分的上面的宽面积，形成作为由所述金属或金属化合物构成的金属膜的硅化物区域。
15、根据权利要求14所述的半导体器件，其特征在于：
所述硅化物区域设置于包含所述凹部的上面整体，而且还设置在侧壁的一部分。
16、根据权利要求15所述的半导体器件，其特征在于：
所述金属层从所述栅电极部的所述上端部分的上表面到侧壁部的一部分上形成，而且该金属层的区域占据从所述源区的上面突出的所述栅电极面积中的至少20％的面积。
17、一种包含纵向型MOSFET的半导体器件的制造方法，具备以下步骤：
在第1导电型的单晶半导体衬底的整个上面，利用外延生长法，形成第1导电型的单晶半导体层，之后，在所述单晶半导体层上，重复光刻处理、杂质离子注入、杂质扩散，形成第2导电型的基极扩散层，而且在该基极扩展层的表面，选择地形成第1导电型的源极扩散层；
在所述基极扩散层和源极扩散层的表面形成氧化膜和氮化膜之后，构图成规定形状，将该构图用作掩膜进行蚀刻，形成贯穿所述基极扩散层并到达所述单晶半导体层的沟槽；
去除所述氮化膜之后，在所述沟槽的内壁面与所述源极扩散层的上面，形成构成栅极氧化膜的氧化膜；
在所述沟槽内，按照所述沟槽的宽度与从该沟槽向上方突出的上端部分满足规定关系的方式，来埋入并淀积包含第1导电型杂质的多晶半导体膜，形成栅电极及其上端部分；
蚀刻所述绝缘膜以接触所述基层和源层的上面，在邻接源层的位置，利用灌输来注入第2导电型的基极接触层，之后，在所述半导体衬底的源层和接触层之上形成源电极；和
在第1导电型的单晶半导体衬底的形成有所述源电极的面的相反面，形成漏电极。
18、根据权利要求17所述的半导体器件的制造方法，其特征在于，具备如下步骤：
在形成所述栅电极及其上端部分之后，通过向所述上端部分溅射金属，在构成所述栅电极的延伸部分的多晶半导体膜上形成金属膜，之后，通过使多晶半导体膜与金属膜化学反应，在多晶半导体膜的表面形成硅化物区域。
19、根据权利要求17所述的半导体器件的制造方法，其特征在于，具备如下步骤：
在形成所述栅电极和所述上端部分之后，还形成从所述上端部分的上面两侧向外侧进一步突出的延伸部分，从其上使绝缘膜淀积，在该延伸部分的下面与所述源区的上面之间，形成比栅极绝缘膜厚的绝缘膜。
20、根据权利要求19所述的半导体器件的制造方法，其特征在于：
所述沟槽宽度与从该沟槽向上方突出的上端部分的关系，在设沟槽宽度为W、设淀积的多晶半导体膜的上端部分的所述延伸部分厚度为Lt时，满足关系式W≥2×Lt，
由此，充分增加由于使多晶半导体膜淀积而未与所述沟槽与源层接触的栅电极的上端部分和延伸部分的表面积。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102222689A (zh) * 2010-04-16 2011-10-19 三垦电气株式会社 半导体装置
CN102005476B (zh) * 2009-08-28 2013-01-02 中芯国际集成电路制造(上海)有限公司 功率金属氧化物半导体场效应晶体管及其制作方法
CN107369713A (zh) * 2016-05-11 2017-11-21 现代奥特劳恩株式会社 半导体装置及其制造方法
CN115332340A (zh) * 2022-08-08 2022-11-11 上海功成半导体科技有限公司 一种调节动态特性的超结vdmos器件及制备方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7116624B2 (en) 2000-08-31 2006-10-03 Matsushita Electric Industrial Co., Ltd. Optical disc and physical address format
KR100500473B1 (ko) * 2003-10-22 2005-07-12 삼성전자주식회사 반도체 소자에서의 리세스 게이트 트랜지스터 구조 및형성방법
US7982284B2 (en) * 2006-06-28 2011-07-19 Infineon Technologies Ag Semiconductor component including an isolation structure and a contact to the substrate
KR100790571B1 (ko) * 2006-09-29 2008-01-02 주식회사 하이닉스반도체 트랜지스터 및 그 제조방법
TWI387105B (zh) * 2008-11-10 2013-02-21 Anpec Electronics Corp 降低切換轉換器中電壓耦合效應之功率元件
US20110108912A1 (en) * 2009-11-09 2011-05-12 Hamilton Lu Methods for fabricating trench metal oxide semiconductor field effect transistors
JP5738094B2 (ja) * 2010-09-14 2015-06-17 セイコーインスツル株式会社 半導体装置の製造方法
CN102610522A (zh) * 2011-01-19 2012-07-25 上海华虹Nec电子有限公司 双层栅沟槽mos结构中形成底部氧化层的方法
US8754472B2 (en) 2011-03-10 2014-06-17 O2Micro, Inc. Methods for fabricating transistors including one or more circular trenches
JP2013122953A (ja) * 2011-12-09 2013-06-20 Toyota Motor Corp 半導体装置
KR101250649B1 (ko) * 2011-12-26 2013-04-03 삼성전기주식회사 반도체 소자 및 이의 제조 방법
US9252359B2 (en) 2013-03-03 2016-02-02 Adesto Technologies Corporation Resistive switching devices having a switching layer and an intermediate electrode layer and methods of formation thereof
EP3264470A1 (en) * 2016-06-29 2018-01-03 ABB Schweiz AG Short channel trench power mosfet
CN106206741B (zh) * 2016-08-30 2023-07-04 西安芯派电子科技有限公司 一种降低低压超结器件的栅极电阻的元胞结构及其制备方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0653514A (ja) * 1992-08-03 1994-02-25 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の製造方法
JP3976374B2 (ja) * 1997-07-11 2007-09-19 三菱電機株式会社 トレンチｍｏｓゲート構造を有する半導体装置及びその製造方法
US6228720B1 (en) * 1999-02-23 2001-05-08 Matsushita Electric Industrial Co., Ltd. Method for making insulated-gate semiconductor element
JP3384365B2 (ja) * 1999-08-23 2003-03-10 日本電気株式会社 縦型ｍｏｓ電界効果トランジスタおよびその製造方法
JP3337012B2 (ja) * 1999-09-08 2002-10-21 日本電気株式会社 半導体装置およびその製造方法
US6781195B2 (en) * 2001-01-23 2004-08-24 Semiconductor Components Industries, L.L.C. Semiconductor bidirectional switching device and method
JP4932088B2 (ja) * 2001-02-19 2012-05-16 ルネサスエレクトロニクス株式会社 絶縁ゲート型半導体装置の製造方法
JP2002368220A (ja) 2001-06-04 2002-12-20 Hitachi Ltd 半導体装置及びこれを用いた電源システム
GB0117949D0 (en) * 2001-07-24 2001-09-19 Koninkl Philips Electronics Nv Trench-gate semiconductor devices and their manufacture
JP4024503B2 (ja) * 2001-09-19 2007-12-19 株式会社東芝 半導体装置及びその製造方法
US6977203B2 (en) * 2001-11-20 2005-12-20 General Semiconductor, Inc. Method of forming narrow trenches in semiconductor substrates
JP3640945B2 (ja) * 2002-09-02 2005-04-20 株式会社東芝 トレンチゲート型半導体装置及びその製造方法
KR100521369B1 (ko) * 2002-12-18 2005-10-12 삼성전자주식회사 고속도 및 저전력 소모 반도체 소자 및 그 제조 방법
TWI224821B (en) * 2003-04-11 2004-12-01 Mosel Vitelic Inc Bottom oxide formation process for preventing formation of voids in the trench
JP3954541B2 (ja) * 2003-08-05 2007-08-08 株式会社東芝 半導体装置及びその製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102005476B (zh) * 2009-08-28 2013-01-02 中芯国际集成电路制造(上海)有限公司 功率金属氧化物半导体场效应晶体管及其制作方法
CN102222689A (zh) * 2010-04-16 2011-10-19 三垦电气株式会社 半导体装置
CN102222689B (zh) * 2010-04-16 2014-06-18 三垦电气株式会社 半导体装置
TWI450382B (zh) * 2010-04-16 2014-08-21 Sanken Electric Co Ltd Semiconductor device
CN107369713A (zh) * 2016-05-11 2017-11-21 现代奥特劳恩株式会社 半导体装置及其制造方法
CN107369713B (zh) * 2016-05-11 2020-11-27 现代奥特劳恩株式会社 半导体装置及其制造方法
CN115332340A (zh) * 2022-08-08 2022-11-11 上海功成半导体科技有限公司 一种调节动态特性的超结vdmos器件及制备方法

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Publication number Publication date
US20060081920A1 (en) 2006-04-20
US20070246770A1 (en) 2007-10-25
CN100463221C (zh) 2009-02-18
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US7253473B2 (en) 2007-08-07

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