CN1695237A - 半导体器件处理 - Google Patents

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Abstract

提供一种用于制造具有减小的特征尺寸和改进特性的沟槽类型半导体器件的工艺，包括形成具有设置在半导体管芯表面下面的凹槽中的场氧化物的端子结构，其中在所述半导体管芯中形成了器件的有源元件，并在进行了主要的热氧化步骤之后，形成源区。

Description

半导体器件处理
相关申请
本申请基于并要求在2002年9月30日申请的、发明名称为“Self-Aligned Late Source with Photo Defined Contact TrenchMOSFET”的美国临时申请No.60/415302以及在2003年1月29日申请的、发明名称为“Trench MOSFET Technology for DC-DC ConverterApplications”的优先权。
背景技术
对于更有效的电源供给和更长持续时间的电池供电电子器件的日益增加的需求，已在电源管理系统中产生功效，这是对于工程师的最大挑战区域之一。这样，提高分立功率器件，如用于功率MOSFET的特性将持续推动制造者来制造具有更低导通电阻、更低栅极电荷和更高电流能力的器件。
发明内容
根据本发明的工艺大大减小了功率器件中的特征尺寸，从而减小了导通电阻，减少了栅极电荷并增加了电流承载能力。结果是，根据本发明制造的如功率MOSFET等器件可以在例如1MHz的高频应用中使用，而不会产生不适当的热量。这样，根据本发明制造的器件在功率转换方面呈现改进的特性。
根据本发明实施例制造的功率MOSFET是沟槽类型的，其中有源区包括多个沟槽，每个沟槽支撑栅极结构且每个沟槽形成在外延层中，其中外延层生长在单片半导体衬底上。设置在器件的有源区周围的是端子结构。端子结构形成在有源区周围的凹槽中，并且包括设置在凹槽表面上的场氧化物层、设置在场氧化物上的导电层和形成在导电层上的低温氧化物。接触层可以形成在低温氧化物上，并通过低温氧化物连接到端子结构的导电层。
端子结构可以大大减小拥挤在端子上的电场，由此不需要注入防护环，同时不会损害器件击穿电压和耐用性。对于DPAK中的管芯，对这种端子结构测量的典型雪崩能量为1J。
端子结构中的场氧化物是在已经刻蚀了端子凹槽之后使用例如LOCOS工艺生长的。由于场氧化物位于管芯的顶表面下面，因此大大提高了在有源沟槽光刻台上的晶片平面性。在沟槽光刻台上的晶片表面平面性的很多的改进允许进一步使沟槽宽度减小20％。这个尺寸的减小使得可以例如增加沟槽的密度，由此增加沟道密度，同时保持栅极电荷是低的，尤其是QGD和QSWITCH。为了添加器件性能，还可以减小沟道的深度。
根据本发明的工艺包括在已经进行了高温步骤之后形成源区。结果是，源区的尺寸可以最小化，这允许减小沟道区域的深度，并由此缩短器件中的沟道。较短的沟道则改进了器件的导通电阻。此外，与现有技术的器件相比，较短的沟道需要较薄的外延层，由此通过缩短器件的公共导电区而减少了器件的成本，并进一步减小了导通电阻。
根据本发明的工艺包括下列特征：利用氮化物硬掩膜限定端子凹槽和有源区沟槽；通过丝网(screen)氧化物向外延层注入沟道掺杂剂；在有源区沟槽的底部形成厚氧化物；在形成栅极结构之后形成源极。
通过下面参照附图对本发明的详细说明使本发明的其它特征和优点更清楚。
附图说明
图1a表示根据本发明的半导体器件的一部分的剖面图；
图1b表示根据本发明的半导体器件的替换实施例的一部分的剖面图；
图2a-2u表示根据本发明的工艺；
图3a-3h表示根据本发明替换实施例的工艺。
具体实施方式
参见图1a，根据本发明的半导体器件形成在硅管芯5中，硅管芯5包括第一导电类型的漏区10和沟道区12，其中用与漏区10的掺杂剂的导电类型的掺杂剂轻掺杂沟道区12。根据本发明的半导体器件包括从管芯5的顶表面延伸到漏区10的多个沟槽14。沟槽14具有设置在其中的导电材料，如掺杂多晶硅，从而形成栅极16。栅极16与沟道区12被氧化物18电绝缘。氧化物18形成在每个沟槽14的侧壁上。应该注意到在每个沟槽的底部形成厚氧化物15。根据本发明的半导体器件还包括自对准源区20，该自对准源区20设置在每个沟槽14的相反侧上并延伸到比沟道区12的厚度小的预定深度。自对准源区20用与漏区10相同的导电类型的掺杂剂掺杂。
每个栅极16具有设置在其顶表面上的栅极隔离层22。设置在每个栅极隔离层22的顶表面上的是低温绝缘材料层24。与每个源区20相邻，高度掺杂接触区26从沟道区12的顶表面优选延伸到小于相邻源区20深度的深度，并且它是用与漏区12相同的导电类型的掺杂剂掺杂的。高度掺杂的接触区26形成在管芯5的顶表面上的凹陷的底部。通常由铝合金构成的源接触层28设置在管芯5的顶表面上并与源区20和接触区26欧姆接触，由此使源区20和接触区26短路。可以由三种金属或一些其它合适可焊接接触金属构成的漏接触层30设置在与源接触层28相反的管芯5的自由表面上并与漏区10欧姆接触。
在根据第二实施例的半导体器件中，如图1b所示，高度掺杂接触区26形成在管芯5的顶表面上。
图1a和1b只示出了根据本发明制造的半导体器件的一部分。本领域技术人员应该理解在实际半导体器件中，有源区将包括更多的沟槽14。
图1a和1b所示的半导体器件是沟槽类型的。沟槽型器件是如下工作的：通过给其栅极16施加电压以便使与氧化物18直接相邻的区域反型，由此将其源区20电连接到其漏区10。图1a和1b所示的半导体器件是N沟道器件。通过使每个区域中的掺杂剂的极性相反，在每种情况下可以获得P沟道器件。
优选实施例中的管芯5由单块硅衬底2构成，硅衬底2具有形成在其顶表面上的外延层。上述沟槽14形成在外延层中。这里将上述漏区10称为漂移区4，它设置在衬底2和沟道区12之间。本领域技术人员应该理解在不脱离本发明的情况下也可以使用其它材料或结构的半导体管芯。
如图1a所示的半导体器件是根据下列工艺制造的。
首先参见图2a，开始在硅管芯5的外延层3顶上形成焊盘氧化物层32，它是用第一导电类型的掺杂剂掺杂的。在所示例子中，第一导电类型的掺杂剂是N型掺杂剂。然后通过焊盘氧化物32注入与第一导电类型相反的导电类型(P型)的掺杂剂，从而形成浅沟道注入区34，它将成为将在后面介绍的沟道区12(图1)。
接着参见图2b，在焊盘氧化物32顶上沉积氮化物层36。在氮化物层36的主要部分上沉积包括一层光刻胶38的有源掩膜，只露出端子区40。接着，如图2c所示，使用光刻胶38作为掩膜，例如通过通常公知的干法刻蚀技术或一些其它合适的刻蚀方法形成端子凹槽42。然后，除去光刻胶38，并在扩散驱动中驱动浅沟道注入区34中的掺杂剂，从而形成沟道区12，如图2d所示。应该注意到尽管未示出，但是在器件的有源区周围设置端子凹槽42。
接下来参照图2e，在端子凹槽42中形成场氧化物44，由此提供凹槽型场氧化物端子结构。
接下来参见图2f，在氮化物36和场氧化物44的顶表面上沉积沟槽掩膜46。沟槽掩膜46包括开口48，从而识别将要形成在管芯5中的沟槽14的位置(图1)。接着，在由开口48限定的位置上在管芯5的主体中形成沟槽14，如图2g所示。沟槽14是通过干法刻蚀形成的，并从管芯5顶表面经过沟道区12延伸到漂移区4中的预定深度。应该注意的是沟槽14还可以在漂移区4下面延伸。还应该注意的是，沟槽14可以是平行条的、六边形的或其它形式的，但是条是优选的，因为这些条可以进一步减小导通电阻。
在形成沟槽14之后，在沟槽14的侧壁和底部形成牺牲氧化物层，然后进行刻蚀。之后，除去沟槽掩膜46。接着，将焊盘氧化物32形成为如图2h所示的沟槽14。再次参见图2h，通过沉积氮化物层使氮化物层36在沟槽14内部的焊盘氧化物32上方延伸。
参见图2i，例如通过干法刻蚀除去设置在每个沟槽14底部的部分氮化物36，并且在每个沟槽14的底部生长厚氧化物15。设置在每个沟槽14的侧壁上的氮化物36是氧化延缓剂，它防止在沟槽14的侧壁上生长氧化物，同时允许在每个沟槽的底部生长厚氧化物层。结果是，每个沟槽14的侧壁可以用极薄的氧化物层覆盖，其底部由于厚氧化物15而将完全绝缘。
接着，如图2j所示，例如通过湿法刻蚀除去覆盖沟槽14的侧壁的部分氮化物36，并且在每个沟槽14内部生长栅极氧化物层18。然后，沉积多晶硅层50，从而用多晶硅填充沟槽14。
参见图2k，形成覆盖至少端子区40的多晶硅掩膜52。然后，为了形成栅极16，刻蚀多晶硅层50，从而使每个沟槽14的内部将成为在其底部到沟槽去12上方位置之间延伸的多晶硅体。结果是，将在多晶硅掩膜52下面留下多晶硅层50，然后它将成为器件的端子结构的一部分，如图2l所示。
参见图2m，例如通过热氧化对每个沟槽14中的栅极16的顶表面进行氧化，从而形成隔离层22。然后，通过例如湿法刻蚀除去基本上所有的氮化物36，从而之后只留下在半导体器件的端子结构附近的小部分氮化物36，如图2n所示。
在基本上除去氮化物层36之后，注入用于形成源区20的掺杂剂，从而形成源注入区54，如图2o所示。形成源注入区54之后，在管芯5的整个顶表面上沉积一层低温氧化物24，如图2p所示。应该注意的是源注入区54是在热氧化多晶硅从而形成隔离层22之后形成的。在热氧化工艺之后通过注入源掺杂剂，源区20的最终深度可以保持为最小。结果是，沟道区12的深度以及外延层3的厚度也可以最小，由此通过缩短沟道和减小器件中的漂移区4的厚度而减小了器件的导通电阻。
接着，在低温氧化物24上形成源接触掩膜56，如图2q所示。源接触掩膜56是通过利用公知方式对光刻胶层进行图形化而形成的，从而包括开口58。开口58首先用于锥形刻蚀(taper etch)低温氧化物层24的一部分，从而被刻蚀的区域在源接触掩膜56下面横向和垂直地延伸并到达小于低温氧化物24的厚度的深度。然后，使用源接触掩膜56中的开口58，继续垂直进行刻蚀，从而产生延伸到源注入区54下面的深度的凹陷25，如图2r所示。在形成源接触时，初始的锥形刻蚀提高了阶梯覆盖率。
接着，除去源接触掩膜56，并对源注入区54中的掺杂剂进行扩散驱动，从而形成源区20，如图2s所示。在源扩散驱动之后，使用低温氧化物24作掩膜，通过注入步骤然后进行扩散驱动而在源区20之间形成高掺杂的接触区26，如图2t所示。然后可以对低温氧化物24进行回刻蚀，从而露出管芯5的顶表面上的部分源区20。
接着，在管芯5的顶表面上沉积源接触28，并在管芯5的底表面上形成漏接触30，如图2u所示。除了前述步骤之外，还可以在形成源接触28之前或之后进行常规公知的步骤，从而在管芯5的顶表面上形成栅极接触结构(未示出)。
如图1b所示的具有自对准源区的半导体器件可以根据下列工艺进行制造。
参见图3a，在参照图2a已经说明的沟道注入步骤之后，在管芯5的顶表面上形成氮化物36。然后，在氮化物层36上形成一层低温氧化物24。氮化物36可以大约为500埃厚，低温氧化物24可以大约为3000埃厚。
接着参见图3b，在低温氧化物24上沉积沟槽掩膜46，并且在管芯5中形成沟槽14，如前面参照图2f和2g所述的。根据本发明的方案，从沟槽14的边缘对低温氧化物24进行回刻蚀，露出设置在沟槽14的边缘和低温氧化物层24之间的氮化物层36的部分顶表面。
接着参见图3c，除去沟槽掩膜46，然后在包括沟槽14的侧壁和底部的管芯5上形成焊盘氧化物34。焊盘氧化物34可以是大约240埃厚。接着，在焊盘氧化物34上沉积氮化物36。氮化物36可以是大约200埃厚。
接下来参见图3d，然后通过刻蚀从低温氧化物24的顶部和沟槽14的底部除去氮化物36。然后氧化每个沟槽14的底部，并且形成栅极16和栅极隔离层22，如前面参照图2i-2m所述的，从而获得如图3e所示的结构。应该注意的是，由于参照图3b所述的回刻蚀，与每个沟槽14的顶边缘相邻形成肩部。使用低温氧化物24中的开口作为掩膜，通过与沟槽14的顶边缘相邻的肩部注入掺杂剂，从而形成源注入区54。接着，利用扩散驱动对源注入区54中的掺杂剂进行驱动，从而形成如图3f所示的源区20。之后，在管芯5的顶表面上形成另一低温氧化物层24。
接着参见图3g，在管芯5的顶表面上沉积源接触掩膜58。源接触掩膜58例如是通过光刻和刻蚀形成的，从而提供识别源接触28(见图1b)和管芯5之间的电接触位置的开口。对接触掩膜58中的每个开口的底部上的低温氧化物24层进行刻蚀，从而露出管芯5的顶表面上的接触区，然后用与沟道区12的掺杂剂相同极性的掺杂剂高度掺杂它。然后利用扩散驱动对掺杂剂进行驱动，从而形成高掺杂接触区26。在形成高掺杂接触区26之后进行低温氧化物24的回刻蚀，从而露出源区20。而且，对接触掩膜58下面的低温氧化物24的顶部分进行回刻蚀，如图3g所示。然后，在管芯5的顶表面上沉积源接触28并与源区20和高掺杂接触区26形成电接触，如图3h所示。
接着，如公知的那样，在管芯5的后表面上形成漏接触30。除了前述步骤之外，还可以在形成源接触28之前或之后进行常规公知的步骤，从而在管芯5的顶表面上形成栅极接触结构(未示出)。
尽管前面已经关于其具体实施例介绍了本发明，但是很多其它改变和修改以及其它用途对于本领域技术人员来说都是很明显的。因此，优选本发明不受这里具体公开的限制，而只是由所附权利要求书来限制。

Claims (20)

1.一种用于制造半导体器件的方法，包括：
提供具有第一导电类型沟道接收层的半导体材料的半导体管芯；
在所述沟道接收层上形成氧化延缓材料层；
在所述沟道接收层的一个区域中的所述沟道接收层中形成沟槽；
在所述沟槽周围形成端子凹槽，所述端子凹槽具有半导体材料的露出表面；
在每个所述沟槽的侧壁和底部上形成另一层氧化延缓材料；和
在所述端子凹槽的露出表面上生长氧化物层。
2.根据权利要求1的方法，还包括：在形成所述氧化延缓材料层之前，在所述沟道接收层中注入第二导电类型的沟道掺杂剂；和在形成所述氧化延缓材料层之后使所述沟道掺杂剂扩散，从而形成沟道区。
3.根据权利要求2的方法，还包括：从所述沟槽的底部除去氧化延缓材料，留下所述沟槽的所述侧壁上的氧化延缓材料；在所述沟槽的所述底部形成底部氧化物层；从所述沟槽的所述侧壁除去所述氧化延缓材料；和在所述沟槽的所述侧壁上形成一层栅极氧化物；其中所述底部氧化物层比所述栅极氧化物层更厚。
4.根据权利要求3的方法，还包括：在每个所述沟槽中形成栅极；在所述栅极上形成绝缘层；和在所述沟道区中注入所述第一导电类型的掺杂剂。
5.根据权利要求4的方法，其中所述栅极是通过如下步骤形成的：沉积栅极材料层从而至少填充所述沟槽，并且在所述端子凹槽中的所述氧化物层上延伸；除去所述栅极材料，从而只留下所述沟槽内部的栅极材料，同时不除去设置在所述端子凹槽上的栅极材料。
6.根据权利要求4的方法，还包括：在所述沟槽和所述端子凹槽上形成一层低温氧化物；对所述低温氧化物层进行图形化，使其具有延伸到所述半导体管芯的开口，并留下所述栅极上的低温氧化物；和驱动所述第一导电类型的所述掺杂剂，从而形成与所述沟槽相邻的第一导电类型的导电区。
7.根据权利要求6的方法，其中所述图形化包括如下步骤：在所述低温氧化物上形成具有掩膜开口的掩膜，用于识别将被除去从而在所述低温氧化物中形成开口的所述低温氧化物中的区域；包括横向除去所述掩膜开口下面的所述低温氧化物的部分，然后垂直除去低温氧化物，从而产生所述开口，由此所述低温氧化物中的所述开口与所述半导体管芯更窄地相邻。
8.根据权利要求6的方法，还包括形成接触层，该接触层延伸到与所述沟槽相邻的所述第一导电类型的所述导电区，并与所述导电区电接触。
9.根据权利要求6的方法，其中所述开口露出所述沟道区。
10.根据权利要求9的方法，还包括在由所述开口露出的所述沟道区中注入所述第二导电类型的掺杂剂，从而增加其掺杂剂浓度。
11.根据权利要求9的方法，还包括除去每个开口底部的所述半导体管芯的一部分，从而形成露出所述沟道区的凹陷。
12.根据权利要求11的方法，还包括在由所述开口露出的所述沟道区中注入所述第二导电类型的掺杂剂，从而增加其掺杂剂浓度。
13.根据权利要求1的方法，其中所述氧化延缓材料是氮化物。
14.根据权利要求1的方法，其中所述沟道接收层是形成在所述第一导电类型的单片衬底上的第一导电类型外延层。
15.根据权利要求1的方法，其中所述半导体器件是MOSFET。
16.一种用于制造MOS栅极半导体开关器件的方法，包括：
提供具有第一导电类型的沟道接收区的半导体管芯；
在所述沟道接收区上形成第二导电类型的沟道区；
在所述半导体管芯中延伸穿过所述沟道区形成至少一个沟槽；
在所述至少一个沟槽中形成栅极结构；和
在形成所述栅极结构之后，在所述沟道区中形成与所述沟槽的每侧相邻的所述第一导电类型的导电区。
17.根据权利要求16的方法，其中所述形成所述导电区包括如下步骤：在所述沟道区中注入所述第一导电类型的掺杂剂；在所述半导体管芯上施加用于形成金属接触的接触掩膜，从而作为用于所述导电区的外部连接；使用所述掩膜穿过所述导电区刻蚀凹陷，从而到达所述沟道区；在所述凹陷的底部注入所述第二导电类型的掺杂剂；和在扩散驱动中使所述第一导电类型的所述掺杂剂扩散，从而形成所述导电区。
18.根据权利要求16的方法，还包括如下步骤：在所述至少一个沟槽的所述侧壁上形成氧化延缓材料层；和在所述沟槽底部形成厚氧化物。
19.根据权利要求16的方法，还包括在所述半导体管芯中形成端子结构，所述端子结构包括形成在所述半导体管芯中的凹槽。
20.根据权利要求16的方法，其中所述栅极结构包括通过绝缘层与所述沟槽侧壁绝缘的栅极，其中所述绝缘层是在形成所述导电区之前通过热氧化形成的。
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