CN1734935A - 陶瓷封装件、集合基板及其制造方法 - Google Patents

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Abstract

本发明的目的在于提供一种即使向小型轻量化发展，也能大大降低陶瓷封装件的输入输出电极用焊盘和作为GND电位的盖体之间的短路不良发生率的陶瓷封装件。包括1个或多个陶瓷层，可在其表面上粘接电子部件和盖体，设有用于通过密封部件而与盖体接合的密封用电极和与电子部件的输入输出电极和/或GND电极连接的焊盘的陶瓷层的表面以用于阻止密封部件流动的台阶侧壁为边界，分成配设了密封用电极的外侧部和配设了焊盘的内侧部，外侧部和内侧部中的一方相对于另一方突出。

Description

陶瓷封装件、集合基板及其制造方法
技术领域
本发明涉及在由1个或多个陶瓷层构成的陶瓷封装件上搭载弹性表面波滤波元件等电子部件，再由盖体密封了的，例如像天线共用器那样的电子设备装置中使用的陶瓷封装件，以及用连接部把应该作为上述陶瓷封装件的陶瓷封装件部2维连接而成的陶瓷封装件集合基板。
背景技术
(现有例1)
具有现有例1的陶瓷封装件的天线共用器具有由图14所示的多个陶瓷层11、12、13、14层叠而成的陶瓷封装件1、弹性表面波滤波元件8、搭接线9和盖体2。
陶瓷封装件1具有由第1陶瓷层11的内壁109和第2陶瓷层12的上面121形成的模穴120。弹性表面波滤波元件8通过导电性粘接剂7而与设在第2陶瓷层12上的上面121上的GND电极115粘接固定。弹性表面波滤波元件8的多个输入输出电极(未图示)和多个GND电极(未图示)通过搭接线9而与配设在第1陶瓷层11上的上面108上的线搭接用焊盘101连接。
在陶瓷层13、14的表面上形成了电感器、电容器等的内部电极111，通过填充了导电材料的通路孔(Viaホ一ル)112而与上述线搭接用焊盘101连接。内部电极111中的几个延伸到了陶瓷层的周缘，与在陶瓷封装件1的侧面110上形成了的侧面电极114相连，还与设在陶瓷封装件1的底面上的底面电极113连接。上述底面电极113用于把天线共用器通过钎料等安装在母基板上。
在盖体2的开口面21上预设有银-锡诺膜莫合金(銀-スズ)等密封部件3。在使盖体2的开口面21，即密封部件3与设在陶瓷封装件1的第1陶瓷层11上的密封用电极102上以规定负荷接触了的状态下，通过回流炉，在氮气氛中加热·冷却，从而由密封部件3使开口面21和密封用电极102熔接固定，完成密封。另外，密封用电极102与GND用的内部电极、侧面电极和底面电极连接。还有，陶瓷封装件1上的电极、线搭接用焊盘101和通路孔112例如由银、银-钯等导电材料形成。
(现有例2)
例如天线共用器的现有例2具有由如图15所示多个陶瓷层11、12、13层叠而成的陶瓷封装件1、弹性表面波滤波元件8和金属制盖体2。另外，对于与现有例1同样的部件·部分付以与现有例1同样的参照符号。
与现有例1的主要不同点在于，不是用线搭接，而是通过倒装芯片安装来进行弹性表面波滤波元件8和陶瓷封装件1的电连接，并且陶瓷封装件1没有模穴。
弹性表面波滤波元件8在设在其底面上的多个输入输出电极(未图示)和多个GND电极(未图示)上预设有金焊盘81，在设在第1陶瓷层11的上面108上的倒装芯片安装用焊盘116上进行倒装芯片安装。
在陶瓷层12、13的表面上形成了电感器、电容器等的内部电极111，通过填充了导电材料的通路孔112而与上述倒装芯片安装用焊盘116连接。内部电极111中的几个延伸到了陶瓷层的周缘，与在陶瓷封装件1的侧面110上形成了的侧面电极114相连，还与设在陶瓷封装件1的底面上的底面电极113连接。上述底面电极113用于由钎料等把天线共用器安装在母基板上。
在盖体2的开口面21上预设有银-锡诺膜莫合金等密封部件3。在使盖体2的开口面21，即密封部件3与设在陶瓷封装件1的第1陶瓷层11上的密封用电极102之上以规定负荷接触了的状态下，通过回流炉，在氮气氛中加热·冷却，从而由密封部件3使开口面21和密封用电极102熔接固定，完成密封。另外，密封用电极102与GND用的内部电极、侧面电极和底面电极连接。还有，陶瓷封装件1上的电极、倒装芯片安装用焊盘116和通路孔112例如由银、银-钯等导电材料形成(参照专利文献1)。
专利文献1：特开平10-335964号公报
发明内容
对于手机等移动体通讯终端，来自市场的小型轻量化的要求很强烈，移动体通讯终端所使用的天线共用器等电子设备装置也正在谋求小型轻量化。
对于现有例1的天线共用器，为了对应小型轻量化，就要减小陶瓷封装件1的宽度和进深尺寸，因而就要减薄第1陶瓷层11的内壁109和侧面110的壁厚，密封用电极102就会与线搭接用焊盘101接近。图16(a)表示使盖体与陶瓷封装件压接后的盖体密封前的密封部局部，同图(b)表示盖体密封后的密封部局部。从同图(a)可知，密封用电极102接近了设在第1陶瓷层11的上面108上的线搭接用焊盘101。因此，如同图(b)所示，密封时溢出的密封部件3就会流动，到达输入输出电极用的线搭接用焊盘101，造成短路不良的可能性变大。
还有，对于现有例2的天线共用器也同样，为了对应小型轻量化，就要减小陶瓷封装件1的宽度和进深尺寸，因而就要减小第1陶瓷层11的侧面110和弹性表面波滤波元件8的侧面的间隔，密封用电极102就会与倒装芯片安装用焊盘116接近。图17(a)表示使盖体与陶瓷封装件压接后的盖体密封前的密封部局部，同图(b)表示盖体密封后的密封部局部。从同图(a)可知，密封用电极102接近了设在第1陶瓷层11的上面的倒装芯片安装用焊盘116。因此，如同图(b)所示，密封时溢出的密封部件3就会流动，到达输入输出电极用的倒装芯片安装用焊盘116，造成短路不良的可能性变大。
对此，本发明的目的在于提供一种即使向小型轻量化发展，也能大大降低陶瓷封装件的输入输出电极用焊盘和作为GND电位的盖体之间的短路不良发生率的陶瓷封装件及其制造方法。再有，本发明另一目的在于提供一种即使向小型轻量化发展，也能大大降低陶瓷封装件的输入输出电极用焊盘和作为GND电位的盖体之间的短路不良发生率的陶瓷封装件集合基板及其制造方法。
第1发明是一种陶瓷封装件，包括1个或多个陶瓷层，可在其表面上粘接电子部件和盖体，其中，设有与电子部件的输入输出电极和/或GND电极连接的焊盘的陶瓷层的表面以用于阻止密封部件流动的台阶侧壁为边界，分成配设了焊盘的内侧部和外侧部，外侧部和内侧部中的一方相对于另一方突出。
可以在外侧部设置用于通过密封部件而与盖体接合的密封用电极。
还有，焊盘可以作为通过搭接线而与电子部件的输入输出电极和/或GND电极连接的线搭接用焊盘，或与电子部件的输入输出电极和/或GND电极进行倒装芯片安装的倒装芯片安装用焊盘。
第2发明是一种陶瓷封装件集合基板，其特征在于，由连接部对应该作为第1发明的陶瓷封装件的陶瓷封装件部进行2维连接而成。
第3发明是一种陶瓷封装件的制造方法，是在陶瓷层的表面上以台阶侧壁为边界，设置外侧部和内侧部，外侧部和内侧部中的一方相对于另一方突出的陶瓷封装件的制造方法，准备好具有与外侧部和内侧部中的应该使之突出的部分对应的凹部、凹部的底面为大致平面状的台阶形成用掩膜，在把1个或多个坯片进行定位而成的未冲压体上定位固定台阶形成用掩膜，接着进行真空包装而得到真空包装体之后，对真空包装体施加静水压，使其成为一体。
在第4发明是一种陶瓷封装件集合基板的制造方法，是把应该作为陶瓷封装件的陶瓷封装件部进行2维连接而成的陶瓷封装件集合基板的制造方法，上述陶瓷封装件是在陶瓷层的表面上以台阶侧壁为边界，设置外侧部和内侧部，外侧部和内侧部中的一方相对于另一方突出的陶瓷封装件，准备好具有与外侧部和内侧部中的应该使之突出的部分对应的凹部、凹部的底面为大致平面状的台阶形成用掩膜，在把1个或多个坯片进行定位而成的未冲压体上定位固定台阶形成用掩膜，接着进行真空包装而得到真空包装体之后，对真空包装体施加静水压，使其成为一体。
按照第1发明，能得到以下效果。在使设在陶瓷封装件的陶瓷层上的密封用电极向上，在夹具上固定陶瓷封装件，使盖体的开口面，即密封部件对着密封用电极而放置盖体，以规定负荷向密封用电极压接了盖体的场合，在向密封用电极压接了盖体的状态下，通过回流炉，在氮气氛中加热的话，融解了的密封部件由于加在盖体上的负荷而从陶瓷封装件的密封用电极和盖部件的开口面之间溢出，流向焊盘方向。但是，因为焊盘相对于密封用电极是凸出设置的，所以台阶侧壁能阻止密封部件的流动。冷却后密封部件凝固而不会到达焊盘。
反过来，在使盖体的开口面上具有的密封部件向上，在夹具上固定盖体，使设在陶瓷封装件的陶瓷层上的密封用电极对着密封部件而放置陶瓷封装件，以规定负荷向密封部件压接了陶瓷封装件的场合，在向密封部件压接了陶瓷封装件的状态下，通过回流炉，在氮气氛中加热的话，融解了的密封部件由于加在陶瓷封装件上的负荷而从陶瓷封装件的密封用电极和盖部件的开口面之间溢出，流向焊盘方向。但是，因为焊盘相对于密封用电极处在高的位置，所以台阶侧壁能阻止密封部件的流动。冷却后密封部件凝固而不会到达焊盘。
因此，不论在哪种场合都能大大降低陶瓷封装件的输入输出电极用的焊盘和作为GND电位的盖体之间的短路不良发生率。
对于具有通过搭接线来连接电子部件的输入输出电极和/或GND电极的线搭接用焊盘，或与电子部件的输入输出电极和/或GND电极进行倒装芯片安装的倒装芯片安装用焊盘等的陶瓷封装件，能够实施第1发明。
按照第2发明，能得到以下效果。陶瓷封装件集合基板由连接部2维连接应该作为第1发明所涉及的陶瓷封装件的陶瓷封装件部而成。因此，能享受上述第1发明的效果。
还有，在后边的工序中，如果沿着分离槽分断陶瓷封装件集合基板，就得到多个陶瓷封装件，不过，在分断之前的状态下在陶瓷封装件集合基板上安装电子部件及盖体，此后将其分断的话，与在各个陶瓷封装件上安装上述电子部件及盖体相比，就能使安装工序提高效率。因此，可以说只从用户的安装工序的效率来看，与第1发明的陶瓷封装件相比，第2发明的陶瓷封装件集合基板具有优势。
按照第3和第4发明，把具有与外侧部和内侧部中的应该使之突出的部分对应的凹部、上述凹部的底面为大致平面状的台阶形成用掩膜定位固定在把1个或多个坯片进行定位而成的未冲压体上，进行静水压冲压，采用这样简单的方法，就能在陶瓷封装件和陶瓷封装件部的表面上容易地设置希望的形状。
如果要用现有技术制造做成了第1发明的形状的陶瓷封装件，只有依赖于研磨机械加工，而陶瓷很硬，研磨很费时间，因而增加了工数，还会产生缺陷和裂纹，从而导致成品率·可靠性降低。还有如果要用现有技术制造做成了第2发明的形状的陶瓷封装件集合基板，只有依赖于研磨机械加工，除了上述那样的增加工数、缺陷和裂纹的问题以外，还存在陶瓷封装件集合基板沿着分离槽断裂的可能性，从而导致成品率·可靠性进一步降低。第3和第4发明的制造方法不需要研磨，因而与研磨加工相比，能够获得减少工数，改善缺陷、裂纹和断裂不良等效果。
附图说明
图1是具有本发明所涉及的陶瓷封装件的天线共用器的剖视图。
图2是说明盖体对本发明所涉及的第1实施例的陶瓷封装件的密封的切口部分放大图。
图3是具有本发明所涉及的陶瓷封装件的另一天线共用器的剖视图。
图4是说明盖体对本发明所涉及的第2实施例的陶瓷封装件的密封的切口部分放大图。
图5是说明盖体对本发明所涉及的第3实施例的陶瓷封装件的密封的切口部分放大图。
图6是本发明所涉及的陶瓷封装件集合基板的俯视图、剖视图和通过分断而形成的陶瓷封装件的剖视图。
图7是对本发明所涉及的陶瓷封装件的制造方法的实施例进行说明的工序图。
图8是本发明所涉及台阶形成用掩膜的俯视图和剖视图。
图9是对本发明所涉及的陶瓷封装件的制造方法的另一实施例进行说明的工序图。
图10是本发明所涉及的另一台阶形成用掩膜的俯视图和剖视图。
图11是本发明所涉及的又另一台阶形成用掩膜的剖视图。
图12是对本发明所涉及的陶瓷封装件集合基板的制造方法的实施例进行说明的工序图。
图13是本发明所涉及的又另一台阶形成用掩膜的俯视图和剖视图。
图14是具有现有例1的陶瓷封装件的天线共用器的剖视图。
图15是具有现有例2的陶瓷封装件的天线共用器的剖视图。
图16是说明盖体对现有例1的陶瓷封装件的密封的切口部分放大图。
图17是说明盖体对现有例2的陶瓷封装件的密封的切口部分放大图。
具体实施方式
本发明的上述的目的、其它目的、特征和优点，从参照附图进行的以下实施例的详细说明就会更清楚。
(实施例1)
图1是具有第1发明所涉及的实施例1的陶瓷封装件的天线共用器的剖视图。天线共用器具有由图1所示的4个陶瓷层11、12、13、14层叠而成的陶瓷封装件1、弹性表面波滤波元件8、搭接线9和金属制盖体2。
陶瓷封装件1具有由第1陶瓷层11的内壁109和第2陶瓷层12的上面121形成的模穴120。弹性表面波滤波元件8通过导电性粘接剂7而与设在第2陶瓷层12的上面121上的GND电极115粘接固定。弹性表面波滤波元件8的多个输入输出电极(未图示)和多个GND电极(未图示)通过搭接线9而与配设在第1陶瓷层11的上面108上的多个线搭接用焊盘101连接。
在陶瓷层13、14的表面上形成了电感器、电容器等的内部电极111，通过填充了导电材料的通路孔112而与上述线搭接用焊盘101连接。内部电极111中的几个延伸到了陶瓷层的周缘，与在陶瓷封装件1的侧面110上形成了的侧面电极114相连，还与设在陶瓷封装件1的底面上的底面电极113连接。上述底面电极113用于把天线共用器通过钎料等安装在母基板上。另外，密封用电极102与GND用的内部电极、侧面电极和底面电极连接。还有，作为陶瓷封装件1上的电极、线搭接用焊盘101和通路孔112所使用的导电材料，采用了银。
为了说明密封部件3的作用，图2(a)～(c)中给出了第1陶瓷层11的上面108和盖体2的开口面21近旁的切口部分放大图。
首先，准备好把弹性表面波滤波元件8粘接固定后完成了线搭接的陶瓷封装件1、盖体2。图2如(a)所示，第1陶瓷层11的上面108具有台阶，把台阶侧壁103作为边界，分成外侧部108a和内侧部108b。外侧部108a、内侧部108b，其表面都做成大致平面状，其宽度都是0.3mm。还有，内侧部108b相对于外侧部108a突出了0.06mm，外侧部108a上设有密封用电极102，内侧部108b上设有线搭接用焊盘101。在密封用电极102和线搭接用焊盘101上从其表面侧起形成了镀金膜、镀镍膜。还有，在盖体2的开口面21上预设有由银-锡诺膜莫合金构成的密封部件3。
其次，如同图(b)所示，使设在陶瓷封装件1的第1陶瓷层11上的密封用电极102向上，在夹具等(未图示)上固定陶瓷封装件1，使盖体2的开口面21，即密封部件3对着密封用电极102而放置盖体2，以规定负荷向密封用电极102压接盖体2。
在向密封用电极102压接了盖体2的状态下，通过回流炉，在氮气氛中加热·冷却，开口面21和密封用电极102就由密封部件3熔接固定而完成密封。同图(c)表示密封后的状态。密封部件3由回流炉加热而融解，不过，即使由于加在盖体2上的负荷而从陶瓷封装件1的密封用电极102和盖部件2的开口面21之间溢出，流向线搭接用焊盘101的方向，因为线搭接用焊盘101相对于密封用电极102是凸出设置的，所以台阶侧壁103也能阻止密封部件3的流动。冷却后密封部件3凝固而不会到达线搭接用焊盘101。因此，能大大降低陶瓷封装件的输入输出电极用的线搭接用焊盘和作为GND电位的盖体之间的短路不良发生率。
另外，本实施例中突出量为0.06mm，不过，考虑到密封部件3的体积和外侧部108a的宽度，只要以融解了的密封部件不越过台阶侧壁的程度来设定突出量即可。
(实施例2)
图3是具有第1发明所涉及的实施例2的陶瓷封装件的天线共用器的剖视图。天线共用器具有由图3所示的3个陶瓷层11、12、13层叠而成的陶瓷封装件1、弹性表面波滤波元件8和金属制盖体2。另外，对于与实施例1同样的部件·部分付以与实施例1同样的参照符号。
与实施例1的主要不同点在于，不是用线搭接，而是通过倒装芯片安装来进行弹性表面波滤波元件8和陶瓷封装件1的电连接，并且陶瓷封装件1没有模穴。弹性表面波滤波元件8在设在其底面上的多个输入输出电极(未图示)和多个GND电极(未图示)上预设有金焊盘81，在第1陶瓷层11上的倒装芯片安装用焊盘116上进行倒装芯片安装。
在陶瓷层12、13的表面上形成了电感器、电容器等的内部电极111，通过填充了导电材料的通路孔112而与上述倒装芯片安装用焊盘116连接。内部电极111中的几个延伸到了陶瓷层的周缘，与在陶瓷封装件1的侧面110上形成了的侧面电极114相连，还与设在陶瓷封装件1的底面上的底面电极113连接。上述底面电极113用于把天线共用器通过钎料等安装在母基板上。另外，密封用电极102与GND用的内部电极、侧面电极和底面电极连接。还有，作为陶瓷封装件1上的电极、倒装芯片安装用焊盘116和通路孔112所使用的导电材料，采用了银。
为了说明密封部件3的作用，图4(a)～(c)中给出了第1陶瓷层11的上面108和盖体2的开口面21近旁的切口部分放大图。
首先，准备好把弹性表面波滤波元件8进行倒装芯片安装而成陶瓷封装件1、盖体2。如图4(a)所示，第1陶瓷层11的上面108具有台阶，把台阶侧壁103作为边界，分成外侧部108a和内侧部108b。外侧部108a、内侧部108b，其表面都做成大致平面状，外侧部108a的宽度是0.3mm。台阶侧壁103和倒装芯片安装用焊盘116的距离是0.3mm。还有，内侧部108b相对于外侧部108a突出了0.06mm，外侧部108a上设有密封用电极102，内侧部108b上设有倒装芯片安装用焊盘116。在密封用电极102和倒装芯片安装用焊盘116上从其表面侧起形成了镀金膜、镀镍膜。还有，在盖体2的开口面21上预设有由银-锡诺膜莫合金构成的密封部件3。
其次，如同图(b)所示，使设在陶瓷封装件1的第1陶瓷层11上的密封用电极102向上，在夹具等(未图示)上固定陶瓷封装件1，使盖体2的开口面21，即密封部件3对着密封用电极102而放置盖体2，以规定负荷向密封用电极102压接盖体2。
在向密封用电极102压接了盖体2的状态下，通过回流炉，在氮气氛中加热·冷却，开口面21和密封用电极102就由密封部件3熔接固定而完成密封。同图(c)表示密封后的状态。密封部件3由回流炉加热而融解，不过，即使由于加在盖体2上的负荷而从陶瓷封装件1的密封用电极102和盖部件2的开口面21之间溢出，流向倒装芯片安装用焊盘116的方向，因为倒装芯片安装用焊盘116相对于密封用电极102是凸出设置的，所以台阶侧壁103也能阻止密封部件3的流动。冷却后密封部件3凝固而不会到达倒装芯片安装用焊盘116。因此，能大大降低陶瓷封装件的输入输出电极用的倒装芯片安装用焊盘和作为GND电位的盖体之间的短路不良发生率。
(实施例3)
以下说明第1发明的实施例3的陶瓷封装件。实施例1、2的陶瓷封装件1中，相对于密封用电极102，线搭接用焊盘101和倒装芯片安装用焊盘116是凸出设置的。在实施例3的陶瓷封装件1中，反过来相对于密封用电极102，倒装芯片安装用焊盘116是凹入设置的，此外与实施例2相同。
以下，为了说明密封工序，图5(a)～(c)中给出了第1陶瓷层11的上面108和盖体2的开口面21近旁的切口部分放大图。
首先，准备好把弹性表面波滤波元件8进行倒装芯片安装而成陶瓷封装件1、盖体2。如图5(a)所示，第1陶瓷层11的上面108具有台阶，把台阶侧壁103作为边界，分成外侧部108a和内侧部108b。外侧部108a、内侧部108b，其表面都做成大致平面状，外侧部108a的宽度是0.3mm。台阶侧壁103和倒装芯片安装用焊盘116的距离是0.3mm。还有，外侧部108a相对于内侧部108b突出了0.06mm，外侧部108a上设有密封用电极102，内侧部108b上设有倒装芯片安装用焊盘116。在密封用电极102和倒装芯片安装用焊盘116上从其表面侧起形成了镀金膜、镀镍膜。还有，在盖体2的开口面21上预设有由银-锡诺膜莫合金构成的密封部件3。
其次，如同图(b)所示，使盖体2的开口面21上具有的密封部件3向上，在夹具等(未图示)上固定盖体2，使设在陶瓷封装件1的第1陶瓷层11上的密封用电极102对着密封部件3而放置陶瓷封装件1，以规定负荷向密封部件3压接陶瓷封装件1。
在向密封部件3压接了陶瓷封装件1的状态下，通过回流炉，在氮气氛中加热·冷却，密封用电极102和开口面21就由密封部件3熔接固定而完成密封。同图(c)表示密封后的状态。密封部件3由回流炉加热而融解，不过，即使由于加在陶瓷封装件1上的负荷而从陶瓷封装件1的密封用电极102和盖部件2的开口面21之间溢出，流向倒装芯片安装用焊盘116的方向，因为倒装芯片安装用焊盘116相对于密封用电极102处于高位置，所以台阶侧壁103也能阻止密封部件3的流动。冷却后密封部件3凝固而不会到达倒装芯片安装用焊盘116。因此，能大大降低陶瓷封装件1的输入输出电极用的倒装芯片安装用焊盘和作为GND电位的盖体之间的短路不良发生率。
另外，不言而喻，对于以实施例1那样的线搭接而与弹性表面波滤波元件8连接的陶瓷封装件1也是，像本实施例一样，具有使第1陶瓷层11的上面108的外侧部108a(配设了线搭接用焊盘101)相对于内侧部108b(配设了密封用电极102)突出的构造，就能带来同样的效果。
(实施例4)
以下说明第2发明所涉及的实施例。实施例1至3涉及各个陶瓷封装件，而该实施例4涉及不切离各个陶瓷封装件，而是把应该作为陶瓷封装件的陶瓷封装件部进行2维连接而成的陶瓷封装件集合基板。图6(a)是4个陶瓷封装件部1B连接而成的陶瓷封装件集合基板1A的俯视图，同图(b)是沿着线A-A切断了上述陶瓷封装件集合基板1A后的剖视图。另外，为了简化说明，只图示陶瓷封装件基材，略去了电极等。
从同图(c)可知，如果沿着分离槽190分断陶瓷封装件集合基板1A，就得到4个实施例2所示的陶瓷封装件。即，陶瓷封装件集合基板1A是用连接部191连接了各个应该作为陶瓷封装件的陶瓷封装件部1B的物件。在分断之前的状态下在陶瓷封装件集合基板1A上安装电子部件及盖体，此后将其分断，从而与在各个陶瓷封装件上安装上述电子部件及盖体相比，就能使安装工序提高效率。另外，陶瓷封装件部1B上面的形状与实施例2相同，因而略去详细说明。
(实施例5)
以下说明与第3发明所涉及的陶瓷封装件有关的制造方法的实施例。通常设计成每□50mm～□200mm尺寸的坯片(グリ一ンシ一ト)可得到数十～数百单位的陶瓷封装件，不过，此处为了简化说明，作为设计成每坯片只得到1个陶瓷封装件的物件来说明。
首先，按规定张数准备好在规定位置穿了模穴用贯通孔120a、通路孔用贯通孔、侧面电极用贯通孔等的坯片和在规定位置穿了通路孔用贯通孔、侧面电极用贯通孔等的坯片。接着，采用丝网印刷法在上述穿孔完毕的坯片上涂敷作为导电性材料的银浆，形成电感器及电容器等的内部电极和其它电极，对通路孔填充银浆等。把这些印刷完毕的坯片在金属制层叠夹具5之上依次一边定位一边放置，制造未冲压体16。到此为止的工序基于公知的制造方法，因而略去详细说明。
图7(a)至(e)表示从上述定位放置工序经过第3发明所涉及的一体化冲压工序到完成的示意图。同图(a)中，由4层坯片构成的未冲压体16由定位销钉定位固定在层叠夹具5之上。另外，同图(a)至(e)只记载了与第3发明具有实质性关系的要件，此外的物件(例如内部电极、定位用的销钉等)为简化说明而略去了。
其次，进入第3发明所涉及的一体化冲压工序。此处，准备好用于最终在陶瓷封装件上面形成台阶的台阶形成用掩膜4。图8(a)是上述台阶形成用掩膜4的俯视图，同图(b)是沿着线B-B切断了上述台阶形成用掩膜4的剖视图。在由不锈钢构成的具有弹性的上述台阶形成用掩膜4上设有做成了与模穴用贯通孔120a的尺寸大致同样大小的开口部41、底面44为大致平面状的凹部42和用于使层叠夹具5的定位销钉插通的定位孔48。凹部42用于形成作为烧成后陶瓷封装件上面的内侧部的部分，关于其作用以后详细说明。还有，台阶形成用掩膜4的全厚为0.2mm，凹部42的深度0.07mm。该台阶形成用掩膜4采用蚀刻法等就能容易地制造。
如图7(b)所示，使层叠夹具5的定位销钉穿过台阶形成用掩膜4的定位孔48(未图示)，从而把台阶形成用掩膜4定位固定在未冲压体16的规定位置。接着，用硅橡胶等弹性部件(用于防止真空包装的破裂，未图示)填入，以便掩盖未冲压体16、台阶形成用掩膜4和层叠夹具5，再放入真空包装用袋(未图示)中进行真空包装，得到真空包装体。在规定的温水中浸渍上述真空包装体，通过温水加热使未冲压体16软化。其次，在温水中以规定的冲压压力、时间进行静水压冲压。如同图(c)所示的箭头符号那样，静水压通过台阶形成用掩膜4、层叠夹具5和弹性部件而均匀加到未冲压体上，各个坯片被压缩为一体，形成陶瓷层叠体17。
同图(d)表示冷却后启封真空包装而取出了的陶瓷层叠体17。因为台阶形成用掩膜4接触的未冲压体16上面在软化的状态下被加压，所以一体化冲压后的陶瓷层叠体17上面的形状由图可知，成为与台阶形成用掩膜4相仿的形状。
即，由图8(b)所示的台阶形成用掩膜4的面43、44、45分别形成了图7(d)所示的陶瓷层叠体17上面的外侧部108c、内侧部108d、台阶侧壁103a，内侧部108d相对于外侧部108c突出了。
以下的工序基于公知的制造方法，因而略去详细说明，该陶瓷层叠体17由剪刀切断机(カツタ一刃切断機)或划片机从规定的切断位置(虚线)切断，实施烧成、镀敷，同图(e)所示的陶瓷封装件1就告完成。由同图(e)可知，在陶瓷封装件1的上面形成了与同图(d)的外侧部108c、内侧部108d和台阶侧壁103a分别对应的外侧部108a、内侧部108b和台阶侧壁103。
(实施例6)
以下说明与第3发明所涉及的陶瓷封装件有关的制造方法的另一实施例。实施例6的陶瓷封装件1由3个陶瓷层构成，是没有模穴的平板型，此外是与实施例5同样的构成。还有，与实施例5同样的部件·部分付以与实施例5同样的参照符号。
从对坯片的穿孔到坯片定位放置，除了按规定的张数只准备好在规定位置穿了通路孔用贯通孔、侧面电极用贯通孔等的坯片以外，是与实施例5同样的次序，因而略去说明。
图9(a)至(e)表示从上述定位放置工序经过第3发明所涉及的一体化冲压工序到完成的示意图。同图(a)中，由3层坯片构成的未冲压体16由定位销钉定位固定在层叠夹具5之上。另外，同图(a)至(e)只记载了与第3发明具有实质性关系的要件，此外的物件(例如内部电极、定位用的销钉等)为简化说明而略去了。
其次，进入第3发明所涉及的一体化冲压工序。此处，准备好用于最终在陶瓷封装件上面形成台阶的台阶形成用掩膜4。图10(a)是上述台阶形成用掩膜4的俯视图，同图(b)是沿着线C-C切断了上述台阶形成用掩膜4的剖视图。在由不锈钢构成的具有弹性的上述台阶形成用掩膜4上设有底面44为大致平面状的凹部42和用于使层叠夹具5的定位销钉插通的定位孔48。凹部42用于形成作为烧成后陶瓷封装件上面的内侧部的部分，关于其作用以后详细说明。还有，台阶形成用掩膜4的全厚为0.2mm，凹部42的深度0.07mm。
如图9(b)所示，使层叠夹具5的定位销钉穿过台阶形成用掩膜4的定位孔48(未图示)，从而把台阶形成用掩膜4定位固定在未冲压体16的规定位置。接着，用硅橡胶等弹性部件(用于防止真空包装的破裂，未图示)填入，以便掩盖未冲压体16、台阶形成用掩膜4和层叠夹具5，再放入真空包装用袋(未图示)中进行真空包装，得到真空包装体。在规定的温水中浸渍上述真空包装体，通过温水加热使未冲压体16软化。其次，在温水中以规定的冲压压力、时间进行静水压冲压。如同图(c)所示的箭头符号那样，静水压通过台阶形成用掩膜4、层叠夹具5和弹性部件而均匀加到未冲压体上，各个坯片被压缩为一体，形成陶瓷层叠体17。
同图(d)表示冷却后启封真空包装而取出了的陶瓷层叠体17。因为台阶形成用掩膜4接触的未冲压体16上面在软化的状态下被加压，所以一体化冲压后的陶瓷层叠体17上面的形状由图可知，成为与台阶形成用掩膜4相仿的形状。
即，由图10(b)所示的台阶形成用掩膜4的面43、44、45分别形成了图9(d)所示的陶瓷层叠体17上面的外侧部108c、内侧部108d、台阶侧壁103a，内侧部108d相对于外侧部108c突出了。
以下的工序基于公知的制造方法，因而略去详细说明，该陶瓷层叠体17由剪刀切断机或划片机从规定的切断位置(虚线)切断，实施烧成、镀敷，同图(e)所示的陶瓷封装件1就告完成。由同图(e)可知，在陶瓷封装件1的上面形成了与同图(d)的外侧部108c、内侧部108d和台阶侧壁103a分别对应的外侧部108a、内侧部108b和台阶侧壁103。
还有，在实施例5、6中，说明了内侧部相对于外侧部突出了的陶瓷封装件用的台阶形成掩膜的例子，不过，如果用断面形状像图11(a)和(b)那样的台阶形成用掩膜4，就能制造外侧部相对于内侧部突出了的陶瓷封装件。
(实施例7)
以下对于第4发明所涉及的陶瓷封装件集合基板的制造方法，以实施例4说明了的4个陶瓷封装件部2维连接而成的陶瓷封装件集合基板为例进行说明。
从对坯片的穿孔到坯片定位放置，除了按规定的张数只准备好在规定位置穿了4个陶瓷封装件的量的通路孔用贯通孔、侧面电极用贯通孔等的坯片以外，与实施例5是同样的次序，因而略去说明。
图12(a)至(e)表示从上述定位放置工序经过第4发明所涉及的一体化冲压工序到完成的示意图。同图(a)中，由3层坯片构成的未冲压体16由定位销钉定位固定在层叠夹具5之上。另外，同图(a)至(e)只记载了与第4发明具有实质性关系的要件，此外的物件(例如内部电极、定位用的销钉等)为简化说明而略去了。
其次，进入第4发明所涉及的一体化冲压工序。此处，准备好用于最终在陶瓷封装件上面形成台阶的台阶形成用掩膜4。图13(a)是上述台阶形成用掩膜4的俯视图，同图(b)是沿着线D-D切断了上述台阶形成用掩膜4的剖视图。在由不锈钢构成的具有弹性的上述台阶形成用掩膜4上设有底面44为大致平面状的凹部42和用于使层叠夹具5的定位销钉插通的定位孔48。凹部42用于形成作为烧成后陶瓷封装件上面的内侧部的部分。还有，台阶形成用掩膜4的全厚为0.2mm，凹部42的深度为0.07mm。
如图12(b)所示，使层叠夹具5的定位销钉穿过台阶形成用掩膜4的定位孔48(未图示)，从而把台阶形成用掩膜4定位固定在未冲压体16的规定位置。接着，用硅橡胶等弹性部件(用于防止真空包装的破裂，未图示)填入，以便掩盖未冲压体16、台阶形成用掩膜4和层叠夹具5，再放入真空包装用袋(未图示)中进行真空包装，得到真空包装体。在规定的温水中浸渍上述真空包装体，通过温水加热使未冲压体16软化。其次，在温水中以规定的冲压压力、时间进行静水压冲压。如同图(c)所示的箭头符号那样，静水压通过台阶形成用掩膜4、层叠夹具5和弹性部件而均匀加到未冲压体上，各个坯片被压缩为一体，形成陶瓷层叠体17。
同图(d)表示冷却后启封真空包装而取出了的陶瓷层叠体17。因为台阶形成用掩膜4接触的未冲压体16上面在软化的状态下被加压，所以一体化冲压后的陶瓷层叠体17上面的形状由图可知，成为与台阶形成用掩膜4相仿的形状。
即，由图13(b)所示的台阶形成用掩膜4的面43、44、45分别形成了图12(d)所示的陶瓷层叠体17的各陶瓷部1B上面的外侧部108c、内侧部108d、台阶侧壁103a，内侧部108d相对于外侧部108c突出了。
以下的工序基于公知的制造方法，因而略去详细说明，该陶瓷层叠体17由剪刀切断机或划片机从规定的切断位置(虚线)切断，形成分离槽190，实施烧成、镀敷，同图(e)所示的陶瓷封装件集合基板1A就告完成。由同图(e)可知，在各陶瓷封装件部1B的上面形成了与同图(d)的外侧部108c、内侧部108d和台阶侧壁103a分别对应的外侧部108a、内侧部108b和台阶侧壁103。
以上通过实施例具体说明了本发明的实施方式，不过，本发明并不限于该实施例。例如，作为实施例说明了在内侧部设有线搭接用焊盘和倒装芯片安装用焊盘中的某一个的物件，不过，并不限于此，不言而喻，设有线搭接用焊盘和倒装芯片安装用焊盘两者的物件也可适用本发明。还有，电子部件也不限于弹性表面波滤波元件，例如晶体振荡器等也有同样的效果。
再有，盖体不必具有屏蔽的功能时就不必使盖体与GND连接，因而就不必在陶瓷封装件的外侧部设置密封用电极，作为密封部件，就能用粘接剂等对陶瓷封装件基材直接粘接盖体来进行密封。即，就能做成不在陶瓷封装件外侧部设置由密封用电极那样的导电材料构成的电极的构造。假设粘接剂流到线搭接部的话，由于手机等最终产品内的温度变化，粘接剂膨胀·收缩，对搭接线造成应力，搭接线就会断裂，有可能从线搭接用焊盘剥离，而通过设置本发明所涉及的台阶，就能避免断裂·剥离。

Claims (6)

1.一种陶瓷封装件，包括1个或多个陶瓷层，可在其表面上粘接电子部件和盖体，其特征在于，
设有与所述电子部件的输入输出电极和/或GND电极连接的焊盘的陶瓷层的表面以用于阻止密封部件流动的台阶侧壁为边界，分成配设了所述焊盘的内侧部和外侧部，所述外侧部和内侧部中的一方相对于另一方突出。
2.根据权利要求1所述的陶瓷封装件，其特征在于，在所述外侧部设有用于通过密封部件而与所述盖体接合的密封用电极。
3.根据权利要求1或2所述的陶瓷封装件，其特征在于，所述焊盘是通过搭接线而与所述电子部件的输入输出电极和/或GND电极连接的线搭接用焊盘，或与电子部件的输入输出电极和/或GND电极进行倒装芯片安装的倒装芯片安装用焊盘。
4.一种陶瓷封装件集合基板，其特征在于，由连接部对应该作为权利要求1至3所述的陶瓷封装件的陶瓷封装件部进行2维连接而成。
5.一种陶瓷封装件的制造方法，是在陶瓷层的表面上以台阶侧壁为边界，设置外侧部和内侧部，外侧部和内侧部中的一方相对于另一方突出的陶瓷封装件的制造方法，其特征在于，准备好具有与外侧部和内侧部中的应该使之突出的部分对应的凹部、所述凹部的底面为大致平面状的台阶形成用掩膜，在把1个或多个坯片进行定位而成的未冲压体上定位固定所述台阶形成用掩膜，接着进行真空包装而得到真空包装体之后，对所述真空包装体施加静水压，使其成为一体。
6.一种陶瓷封装件集合基板的制造方法，是把应该作为陶瓷封装件的陶瓷封装件部进行2维连接而成的陶瓷封装件集合基板的制造方法，所述陶瓷封装件是在陶瓷层的表面上以台阶侧壁为边界，设置外侧部和内侧部，所述外侧部和内侧部中的一方相对于另一方突出的陶瓷封装件，所述陶瓷封装件集合基板的制造方法的特征在于，准备好具有与外侧部和内侧部中的应该使之突出的部分对应的凹部、所述凹部的底面为大致平面状的台阶形成用掩膜，在把1个或多个坯片进行定位而成的未冲压体上定位固定所述台阶形成用掩膜，接着进行真空包装而得到真空包装体之后，对所述真空包装体施加静水压，使其成为一体。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104218013A (zh) * 2013-05-29 2014-12-17 瑞萨电子株式会社 半导体装置以及半导体装置的制造方法
CN107078406A (zh) * 2014-10-31 2017-08-18 株式会社村田制作所 天线模块以及电路模块

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100992582B1 (ko) * 2009-02-04 2010-11-05 삼성전기주식회사 웨이퍼 레벨 패키지 및 이의 제조 방법
JP5231382B2 (ja) * 2009-11-27 2013-07-10 新光電気工業株式会社 半導体装置
JP5567445B2 (ja) * 2010-10-08 2014-08-06 スタンレー電気株式会社 セラミック多層配線基板の製造方法
KR101686745B1 (ko) * 2015-08-07 2016-12-15 재단법인 다차원 스마트 아이티 융합시스템 연구단 파워 앰프 모듈 패키지 및 그 패키징 방법
CN111599802B (zh) * 2020-05-13 2021-12-24 中国电子科技集团公司第十三研究所 陶瓷封装外壳及封装外壳安装结构

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58155841U (ja) * 1982-04-12 1983-10-18 株式会社日立製作所 Ｉｃパツケ−ジ
JPS5917271A (ja) * 1982-07-20 1984-01-28 Nec Corp セラミツクパツケ−ジ半導体装置
JPS60115247A (ja) * 1983-11-28 1985-06-21 Fujitsu Ltd 半導体装置
JPS62179748A (ja) * 1986-02-04 1987-08-06 Nec Corp 半導体装置用パツケ−ジ
US4926240A (en) * 1989-03-28 1990-05-15 Motorola, Inc. Semiconductor package having recessed die cavity walls
JP2598129B2 (ja) * 1989-05-18 1997-04-09 三菱電機株式会社 半導体装置
JPH042040U (zh) * 1990-04-20 1992-01-09
US5168344A (en) * 1990-08-15 1992-12-01 W. R. Grace & Co. Conn. Ceramic electronic package design
JP2845022B2 (ja) * 1992-04-06 1999-01-13 日本電気株式会社 半導体装置
JPH1065034A (ja) * 1996-08-21 1998-03-06 Ngk Spark Plug Co Ltd 電子部品用配線基板及び電子部品パッケージ
JPH10335964A (ja) 1997-05-29 1998-12-18 Kyocera Corp 弾性表面波装置
US5969461A (en) * 1998-04-08 1999-10-19 Cts Corporation Surface acoustic wave device package and method

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104218013A (zh) * 2013-05-29 2014-12-17 瑞萨电子株式会社 半导体装置以及半导体装置的制造方法
CN104218013B (zh) * 2013-05-29 2018-11-23 瑞萨电子株式会社 半导体装置以及半导体装置的制造方法
CN107078406A (zh) * 2014-10-31 2017-08-18 株式会社村田制作所 天线模块以及电路模块

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