JP2845022B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＬＳＩチップに気密封
止用キャップが被冠された半導体装置に関するものであ
る。
【０００２】
【従来の技術】従来のこの種の半導体装置としては、図
７に示すように構成されたものがある。図７は従来の半
導体装置を示す断面図で、同図に示す半導体装置はIEIC
E TRANSACTIONS.（VOL.E74，NO.8，P2331，AUGUST 199
1）に掲載されたものである。
【０００３】図７において、１はＴＡＢ（Tape Automat
ed Bonding）ＩＣチップで、このＩＣチップ１はフェイ
スダウンで配線基板２上に実装されている。なお、３は
ＴＡＢリードを示す。４は前記ＩＣチップ１と配線基板
２との間に介装されたシリコンラバーである。
【０００４】５は前記ＩＣチップ１を気密封止するため
のキャップで、このキャップ５は開口縁部が前記配線基
板２側にシーム溶接されている。なお、このキャップ５
の内側底部はＩＣチップ１の上面に接着されている。
【０００５】この半導体装置では、配線基板２に実装さ
れた状態でのＩＣチップ１の高さ方向寸法のばらつきや
傾きは、シリコンラバー４をＩＣチップ１と配線基板２
との間に緩衝材として介在させることで吸収していた。
【０００６】図７に示した半導体装置はＩＣチップ１が
ＴＡＢリード３を介して配線基板２に接続されていた
が、フェイスダウンでＩＣチップを実装する半導体装置
としては図８に示すように構成されたものもある。
【０００７】図８はフリップチップ実装方式の従来の半
導体装置の一部を拡大して示す断面図である。図８に示
した半導体装置は、第４１回ＥＣＴＣ論文集１９９１年
Ｐ７０４に掲載されたものである。同図において前記
図７で説明したものと同一もしくは同等部材について
は、同一符号を付し詳細な説明は省略する。図８に示す
半導体装置では、ＩＣチップ１は、半田バンプ６により
配線基板２上に設けられた薄膜７上のパッド８に接続さ
れている。
【０００８】そして、ＡｌＮキャップ（以下、単にキャ
ップという）９を配線基板２に半田１０を介して半田付
けすることによりＩＣチップ１が気密封止されている。
この半導体装置では、キャップ９のばらつきとＩＣ実装
高さのばらつきは、ＩＣチップ１を実装した後にキャッ
プ９を規定寸法に適合するものを選別使用するか、半田
１０の厚みを変えるかして吸収していると考えられる。
【０００９】
【発明が解決しようとする課題】図７に示した従来の半
導体装置ではシリコンラバー４を使用することによって
キャップ５とＩＣチップ１との間の接着厚を一定にして
いたが、近年のＩＣチップの信号数の増加に伴い、バン
プを介してＩＣチップの面全体から信号を取出すような
フリップチップ実装や、入出力用の微小ピンを介してＩ
Ｃチップの面全体から信号を取出すマイクロピン実装構
造を採用しようとすると、シリコンラバーのような弾性
体でＩＣチップ下面から接続部を保護することが不可能
となる。
【００１０】そのような不具合は図８に示したようにＩ
Ｃチップ実装後にキャップ９の選別を行なうことによっ
てキャップ９とＩＣチップ１との接着厚を一定にすれば
よい。ところが、図８に示した構造では、キャップ９を
複数種類形成しておかなければならず、コスト，歩留り
の悪化につながるという問題がある。
【００１１】キャップ高さとＩＣチップ実装高さの調整
を行なわないと、図９に示す配線基板２からキャップ９
の内側底部（内壁）までの高さＨのばらつきは±０．０
３mm程度あり、前記配線基板２からフェイスダウン実装
されているＩＣチップ１上面までの高さｈのばらつきは
±０．０５mmあるため、ＩＣチップ１とキャップ９とを
接着する接着剤１１の厚みは最低厚を０．０３mmとする
と０．０３〜０．２１mmとばらつくことになる。なお、
図９はキャップの寸法を変えない場合の従来の半導体装
置の一部を拡大して示す断面図である。
【００１２】接着剤１１が厚くなると、発熱源であるＩ
Ｃチップ１から放熱面となるキャップ９の上面までの熱
抵抗が増加し、冷却効果が低下するという問題が生じ
る。また、接着剤１１が厚くなると接着剤１１中のボイ
ド除去が困難となり、熱抵抗の増加、熱ストレスによる
クラックの発生等、信頼性，品質も劣るという問題もあ
る。
【００１３】さらに、キャップ９と配線基板２の接着に
半田を用いると、接着時に半田が信号リードや配線基板
２上へ飛散したり、リペア時の加熱によって前記半田が
溶融したりしてＩＣチップ１と配線基板２の接続部が短
絡する可能性もある。なお、前記図９に示した半導体装
置においては、半田１０の量を増減させてキャップ９の
高さ調節を行うことが考えられる。しかしながら、この
半導体装置は、半田１０とパッド８とが配線基板２上の
同じ高さにあるため、半田１０の量を増大させると、半
田１０が配線基板２上を流れてパッド８に付着し、リー
ド３を短絡させてしまうおそれがある。
【００１４】
【課題を解決するための手段】本発明に係る半導体装置
は、配線基板におけるＩＣチップ実装部の周囲をＩＣチ
ップ実装用パッド形成部より段差をもって低く形成し、
この低部にキャップの開口縁部を封止材を介して接合さ
せたものである。
【００１５】
【作用】キャップの開口縁部を低部に臨ませる寸法を変
えることによって、ＩＣチップとキャップとの間の間隔
が変わるから、ＩＣチップの実装高さや傾きが吸収され
る。
【００１６】
【実施例】以下、本発明の一実施例を図１によって詳細
に説明する。図１は本発明に係る半導体装置の断面図で
ある。同図において前記図７ないし図９で説明したもの
と同一もしくは同等部材については、同一符号を付し詳
細な説明は省略する。
【００１７】図１に示す半導体装置は、ＴＡＢリード３
を配線基板２上に形成されたパッド８に金−金熱圧着法
によって接続させることによってＩＣチップ１が配線基
板２上にフェイスダウンで実装されている。そして、前
記ＩＣチップ１はキャップ９および後述する封止高さ調
整枠２１によって封止されている。なお、配線基板２に
は、この半導体装置を不図示の基板等に接続するための
バンプ６が設けられている。
【００１８】また、前記配線基板２は、ＩＣチップ実装
部の周囲となる部分にＩＣチップ実装用のパッド８の形
成された部分に対して段差をもって低くなる低部２１が
形成されている。そして、その低部２１にキャップ９の
開口縁部が封止材２２を介して封止接合されており、Ｉ
Ｃチップ１が気密封止されている。
【００１９】前記キャップ９の内側底面には接着剤２３
を介してＩＣチップ１が接合されている。この接着剤２
３としては熱伝導性の高いものが採用される。例えば、
エポテック社製エポテックB9022，B9028や、H35-175Mの
エポキシ接着剤や、Ｓｎ／Ｐｂ半田ペースト等が採用さ
れる。接着法としては、それらの接着剤をＩＣチップ１
の上面にテンプレートによる印刷等の手法を用いて薄
く、一定量供給して行う。
【００２０】また、本実施例で使用するキャップ９は、
前記接着剤２３を介して前記ＩＣチップ１の冷却を行う
ために熱伝導性が高く、しかも、熱膨張係数がシリコン
にできるだけ近い材料（例えば、ＡＩＮ）によって形成
する。このキャップ９を配線基板２に接合する前記封止
材２２としては、前記接着剤２３と同じものを使用する
ことができるが、設備等の接合条件により変更すること
もできる。
【００２１】このように構成された本発明に係る半導体
装置では、配線基板２上にＩＣチップ１を実装した後に
キャップ９を被せて気密封止することによって組立てら
れることになる。キャップ９をＩＣチップ１に被冠させ
るときには、封止材２２および接着剤２３によって配線
基板２やＩＣチップ１に固着させる。このとき、封止材
２２および接着剤２３が固化する以前には、キャップ９
は低部２１を配線基板２に形成することによって生じる
側面２４に沿って高さ方向に移動可能であるため、配線
基板２からＩＣチップ１の上面までの高さがばらついて
いたり、ＩＣチップ１が傾斜していたりしても、これら
のばらつきや傾斜を吸収するさせることができる。すな
わち、キャップ９を上下に移動させてキャップ９の内側
底面がＩＣチップ１の上面に接着剤２３を介して密着す
る位置に止めることによって、キャップ９を確実に封止
接合することができる。封止材２２は、パッド８より低
い底部２１上に位置しているから、キャップ９の上方へ
の移動を許容するために量が多くてもパッド８側に流れ
ることはない。
【００２２】例えば、配線基板２からＩＣチップ３の実
装高さを０．７±０．０４mm、キャップ９の開口縁から
内側底面までの高さを０．９±０．０４mm、接着剤２３
の厚みを０．０２±０．０１mmとした場合、前記低部２
１の深さを０．３５±０．０３mm程度とすると、キャッ
プ９が低部２１に０．０８〜０．２７mmの範囲で入る。
また、キャップ９と低部２１との間にできる隙間０．０
５〜０．３mmに封止材２２を介在させる。
【００２３】したがって、キャップ９の開口縁部を低部
２１に臨ませる寸法を変えることによって、ＩＣチップ
１とキャップ９との間の間隔が変わるから、ＩＣチップ
１の実装高さや傾きが吸収される。
【００２４】また、本発明に係る半導体装置では、キャ
ップ９を接合するときにキャップ９の開口縁部を配線基
板２に接着する封止材２２が接着部の両側に流れ出るよ
うなことがあっても、その接着部はパッド８より低い低
部２１上であるから、封止材２２として半田を使用した
ときに半田がＩＣチップ実装部に浸入してＩＣ接続部が
短絡することはない。
【００２５】なお、本実施例ではＩＣチップ１をフェイ
スダウンで配線基板２上に実装するためにＴＡＢ接続を
行った例を示したが、図２および図３に示すように、フ
リップチップ接続法やマイクロピン接続法を採用するこ
ともできる。
【００２６】図２はフリップチップ接続法によりＩＣチ
ップが実装された他の実施例を示す断面図、図３はマイ
クロピン接続法によりＩＣチップが実装された他の実施
例を示す断面図である。これらの図において前記図１で
説明したものと同一もしくは同等部材については、同一
符号を付し詳細な説明は省略する。
【００２７】図２に示した半導体装置は、ＩＣチップ１
に高温半田バンプ３１（例えば、１０Ｓｎ／９０Ｐｂ，
８０Ａｕ／２０Ｓｎ等）が設けられ、この高温半田バン
プ３１を配線基板２上のパッド８に接合させることによ
って、ＩＣチップ１が配線基板上に実装されている。ま
た、配線基板２には、図１に示したバンプ６の代わりに
マイクロピン３２が設けられている。
【００２８】図３に示した半導体装置は、ＩＣチップ１
に微小リードピン（以下、マイクロピンという）３３が
設けられ、このマイクロピン３３の下端を配線基板２上
のパッド８に接合させることによって、ＩＣチップ１が
配線基板２上に実装されている。なお、マイクロピン３
３の下端は高温半田（例えば、１０Ｓｎ／９０Ｐｂ，８
０Ａｕ／２０Ｓｎ等）を介してパッド８に接合され、マ
イクロピン３３の上端は、より高温の半田（例えば、Ｃ
ｄ／Ａｇ，Ｚｎ／Ａｌ等）を介してＩＣチップ１のパッ
ド１ａに接合されている。また、配線基板２には、図１
に示したバンプ６の代わりにガルウイング状のリード３
４が設けられている。
【００２９】図２および図３に示したように構成しても
図１で示した実施例と同等の効果が得られる。なお、配
線基板２に設けられるバンプ６，マイクロピン３２およ
びガルウイング状リード３４はどのように組み合わせて
もよい。
【００３０】また、上述したＴＡＢ実装方式，マイクロ
ピン接続方式では、それぞれＴＡＢリード，マイクロピ
ンがＩＣチップ１と配線基板２との熱膨張差による熱ス
トレスを緩和するため、配線基板２として例えばアルミ
ナセラミックスのようなシリコンと熱膨張係数に差のあ
る材料を使用することが可能である。半田バンプによる
フリップチップ実装方式では、ＩＣチップ１のサイズに
よって熱膨張係数による材料の選択が必要となる。
【００３１】さらに、上述した各実施例では低部２１の
側面２４とキャップ９の内側面との間に隙間を設けた例
を示したが、図４〜図６に示すように、低部２１の側面
２４にキャップ９が嵌合するように構成することもでき
る。
【００３２】図４はＩＣチップがＴＡＢ実装された半導
体装置においてキャップを配線基板に嵌合させた他の実
施例を示す断面図、図５はＩＣチップがフリップチップ
実装された半導体装置においてキャップを配線基板に嵌
合させた他の実施例を示す断面図、図６はＩＣチップが
マイクロピン実装された半導体装置においてキャップを
配線基板に嵌合させた他の実施例を示す断面図である。
これらの図において前記図１ないし図３で説明したもの
と同一もしくは同等部材については、同一符号を付し詳
細な説明は省略する。
【００３３】これらの図に示された配線基板２の低部２
１は、配線基板２におけるＩＣチップ実装用パッド８が
形成された部分に対して低く形成されているということ
は図１〜図３で示した実施例と同じであるが、配線基板
２に対する形成位置が変えられている。そして、この低
部２１の形成位置は、側面２４にキャップ９の開口縁部
が嵌合するような位置とされている。
【００３４】このように側面２４にキャップ９を嵌合さ
せるようにすると、図１〜図３に示した実施例で得られ
る効果に加え、封止材２２として導電性を有し粘度の低
い材料（例えば、Ｓｎ／Ｐｂ半田等）を用いた場合に、
この封止材２２がキャップ接着時に飛散・流動したり溶
融したりしてＩＣチップ１と配線基板２の接合部に浸入
することを防ぐことができる。
【００３５】このため、半導体装置の信頼性，品質を向
上させることができると共に、その歩留りを向上させる
ことができる。
【００３６】なお、ＩＣチップ１の実装構造および配線
基板２にＩＣチップ１やキャップ９を搭載した半導体装
置の実装構造は、図４〜図６に示したものに限定される
ものではなく、これらの図に示した実装構造の組み合わ
せを変えるようにしてもよい。
【００３７】
【発明の効果】以上説明したように本発明に係る半導体
装置は、配線基板におけるＩＣチップ実装部の周囲をＩ
Ｃチップ実装用パッド形成部より段差をもって低く形成
し、この低部にキャップの開口縁部を封止材を介して接
合させたため、キャップの開口縁部を低部に臨ませる寸
法を変えることによって、ＩＣチップとキャップとの間
の間隔が変わるから、ＩＣチップの実装高さや傾きが吸
収される。
【００３８】したがって、ＩＣチップの実装高さ、キャ
ップ高さがばらついていたとしても、単一種類のキャッ
プを使用しつつＩＣチップにキャップを接着する接着剤
を薄く一定の厚とすることができる。このため、キャッ
プを製品毎に複数種類製造する必要がなくなって低コス
トになり、しかも、ＩＣチップからキャップ上面までの
熱抵抗が下がって冷却効率を高めることができる。加え
て、その接着剤中のボイド除去が容易となる。すなわ
ち、半導体装置の信頼性，品質が向上するという効果が
ある。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の断面図である。
【図２】フリップチップ接続法によりＩＣチップが実装
された他の実施例を示す断面図である。
【図３】マイクロピン接続法によりＩＣチップが実装さ
れた他の実施例を示す断面図である。
【図４】ＩＣチップがＴＡＢ実装された半導体装置にお
いてキャップを配線基板に嵌合させた他の実施例を示す
断面図である。
【図５】ＩＣチップがフリップチップ実装された半導体
装置においてキャップを配線基板に嵌合させた他の実施
例を示す断面図である。
【図６】ＩＣチップがマイクロピン実装された半導体装
置においてキャップを配線基板に嵌合させた他の実施例
を示す断面図である。
【図７】従来の半導体装置を示す断面図である。
【図８】フリップチップ実装方式の従来の半導体装置の
一部を拡大して示す断面図である。
【図９】キャップの寸法を変えない場合の従来の半導体
装置の一部を拡大して示す断面図である。
【符号の説明】
１ ＩＣチップ ２ 配線基板 ８ パッド ９ キャップ ２１ 低部 ２２ 封止材 ２３ 接着剤 ２４ 側面

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 ＩＣチップがフェイスダウンで配線基板
    に実装され、このＩＣチップに、開口縁部が配線基板に
    接合されかつ内側底部がＩＣチップに接合される気密封
    止用キャップを被冠させた半導体装置において、前記配
    線基板におけるＩＣチップ実装部の周囲をＩＣチップ実
    装用パッド形成部より段差をもって低く形成し、この低
    部に前記キャップの開口縁部を封止材を介して接合させ
    たことを特徴とする半導体装置。
JP11239892A 1992-02-14 1992-04-06 半導体装置 Expired - Lifetime JP2845022B2 (ja)

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JP11239892A JP2845022B2 (ja) 1992-04-06 1992-04-06 半導体装置
US08/016,938 US5311402A (en) 1992-02-14 1993-02-12 Semiconductor device package having locating mechanism for properly positioning semiconductor device within package
CA002089435A CA2089435C (en) 1992-02-14 1993-02-12 Semiconductor device

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JP4511278B2 (ja) * 2004-08-11 2010-07-28 三洋電機株式会社 セラミックパッケージ
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