JP2806362B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2806362B2
JP2806362B2 JP8140492A JP14049296A JP2806362B2 JP 2806362 B2 JP2806362 B2 JP 2806362B2 JP 8140492 A JP8140492 A JP 8140492A JP 14049296 A JP14049296 A JP 14049296A JP 2806362 B2 JP2806362 B2 JP 2806362B2
Authority
JP
Japan
Prior art keywords
chip
substrate
semiconductor device
semiconductor
heat sink
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP8140492A
Other languages
English (en)
Other versions
JPH09326418A (ja
Inventor
力 山下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP8140492A priority Critical patent/JP2806362B2/ja
Publication of JPH09326418A publication Critical patent/JPH09326418A/ja
Application granted granted Critical
Publication of JP2806362B2 publication Critical patent/JP2806362B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73253Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/1615Shape
    • H01L2924/16152Cap comprising a cavity for hosting the device, e.g. U-shaped cap

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、特に、フリップチ
ップを基板に接続してなる半導体装置製造方法に関す
る。
【0002】
【従来の技術】従来、集積回路をつくり込んだ半導体装
置(以下、ICチップという)の製造技術における微小
化とこれに伴う高集積化、高機能化、多端子化という傾
向により、これらのICチップの接続端子と実装基板の
接続端子との接続についても同様に、微小化、多端子化
が要求されている。
【0003】ICチップと実装基板との接続方法には、
ワイヤーボンド方式、TAB方式、フリップチップ方式
(以下、F/Cという)などが知られているが、多端子
を有するICチップの高密度実装方式としては、F/C
方式が適している。その理由はF/C方式ではICチッ
プの表面上の全面に接続端子を設けることができ、多端
子化が容易であるためである。
【0004】また、F/C方式は、接続に有する配線が
半田等のバンプ部のみで短いため、電気的特性にも優れ
ている。このため十数年前から実装方式のひとつとし
て、特に大型コンピュータの実装方式として、F/C方
式が検討あるいは実用化されており、最近では液晶表示
部品への実装もCOG(Chip On Glass)方式として検
討されている。
【0005】ところで、F/C方式において、従来、セ
ラミック等の実装基板にフリップチップボンディングを
行った後に電気的特性評価を行うことから、ICチップ
に異常があった場合には、ICチップの取り外し(リペ
ア)作業は非常に困難であるとともに、ICチップを搭
載する実装基板の再生も非常に困難であった。電気的特
性評価をフリップチップボンディング後に行う理由は、
フリップチップボンディングを実施する前に、ICチッ
プ状態で最終的な電気的特性評価を十分に実施すること
が困難であるためである。
【0006】そこで、従来、例えば特開平5−2914
21号公報および特開平5−226487号公報で図8
および図9に示すような構造のパッケージが示されてい
る。図8に示すパッケージ1は、外部端子としてピン2
を有するセラミック等の基板3にF/CタイプのICチ
ップ4を半田等のバンプ5で接続し、キャップ6を封止
し、F/CタイプのICチップ4を搭載したものであ
る。このパッケージ1は、ICチップ4がF/Cタイプ
であるが、パッケージ1の外形が一般的なものであるこ
とから、基板実装前の最終的な電気的特性評価を十分に
実施することができる。
【0007】このパッケージ1では、ICチップ4とキ
ャップ6との間の接着剤7の厚さを薄く一定にして熱抵
抗値を下げるために、基板3の上面周辺部に段部状の低
部3aを設け、キャップ6を接着する構造としている。
この低部3aを形成するとともに該低部3aにキャップ
6の開口縁部を封止剤8を介して接合させるため、キャ
ップ6の開口縁部を低部3aに臨ませる方法を変えるこ
とによって、ICチップ4とキャップ6との間の間隔が
変わり、ICチップ4の実装高さや傾きが吸収される。
これにより、ICチップ4の実装高さ、キャップ6の高
さがばらついたとしても単一種類のキャップ6を使用し
つつ、ICチップ4にキャップ6を接着する接着剤7を
薄く一定の厚さとすることができるとされている。
【0008】また、図9に示すパッケージ11は、凹溝
部12aを有する金属枠12を基板13上面の周辺部に
有し、この凹溝部12aにキャップ14を封止剤15を
介して接着する構造のもので、その目的と効果は図8に
示すパッケージ1と同一である。また、特開平5−29
1421号公報の内容に類似したものとして1991年
IEEEにて「Micro Carrier for
LSI Used inHITAC M−880 Pr
ocessor Group」等が発表されている。
【0009】
【発明が解決しようとする課題】しかしながら、従来技
術である図8に示すパッケージ1では、キャップ6を上
下に移動させることによって、キャップ6の内側底面が
ICチップ4の上部に接着剤7を介して密着する位置で
キャップ6を封止接合することができると表現してある
が、次のような欠点を有している。つまり、一般的にセ
ラミックスや金属材料で形成されたキャップ6と基板3
との接合状態は、封止剤8の状態を目視で確認すること
は容易であるが、ICチップ4とキャップ6との間の接
着剤7の状態は、目視で確認することが不可能な構造で
あり、例えばX線透過装置等を用いなければならない。
また、図9に示すパッケージ11は、図8に示すパッケ
ージ1の上記欠点の他に、金属枠12が取り付けられて
いるためにコストが高くなるという欠点も有しているこ
とになる。
【0010】本発明は、前述の課題に鑑みてなされたも
ので、ICチップとキャップとの間の接着剤の状態確認
が容易で、品質が安定し高い放熱効果を有する安価な実
装技術を備える半導体装置製造方法を提供することを
目的とする。
【0011】
【課題を解決するための手段】本発明は、前記課題を解
決するために以下の構成を採用した。すなわち、本発明
半導体装置の製造方法では、半導体チップをその表面
を基板に向けて該基板上に配置するとともに半導体チッ
プの表面に形成された接続電極部を基板上に形成されか
つ複数の外部端子と電気的に接続された複数のチップ接
続部に電気的に接続させる半導体チップ載置工程と、前
記半導体チップの表面と前記基板との間に封止用樹脂を
充填状態に塗布するとともに硬化させる樹脂封止工程
と、前記半導体チップの裏面に放熱板を接着剤で接着す
る放熱板接着工程とを備え、該放熱板接着工程は、前記
基板上に立設された複数の支柱の上部で前記放熱板を支
持するとともに該放熱板を上下方向に移動させて高さ位
置を調整した後に固定する放熱板位置調整工程を備える
技術が採用される。
【0012】
【0013】
【0014】
【0015】
【発明の実施の形態】以下、本発明に係る半導体装置
製造方法の第1実施形態を図1から図4を参照しながら
説明する。
【0016】図1は本発明の第1実施形態によって製造
される半導体装置を示す断面図であり、図2は上面から
みた正面図である。これらの図にあって、符号Aは半導
体装置、21は半導体ICチップ、22は半導体ICチ
ップ表面上のパッド(接続電極部)、23はバンプ(接
続電極部)、24は基板、25は基板の外部端子、26
は基板表面上のランド(チップ接着部)、27はソルダ
ーレジスト、28は半導体ICチップを保護する封止用
樹脂、29は基板上に設けられた支柱、30aと30b
はナット等の止具、31はヒートスプレッダー(放熱
板)、32は接着剤を示している。
【0017】図3の(a)〜(g)は、この第1実施形
態における半導体装置Aの製造方法を示す断面図であ
り、以下、第1実施形態における製造方法を〔半導体チ
ップ載置工程〕、〔樹脂封止工程〕、〔放熱板接着工
程〕および〔放熱板位置調整工程〕に分けて工程順に説
明する。
【0018】〔半導体チップ載置工程〕まず、半導体I
Cチップ21上のパット22を、図3の(a)に示すよ
うに、例えばAl薄膜の上にCu、Ni、Au等の金属
を順番にメッキやスパッター法等により形成し、ボール
バンプ法等により金や半田等のバンプ23を形成する。
このバンプ23は、半導体ICチップ21上ではなく後
述する基板24上のランド26上に同様の方法で形成し
てもよい。
【0019】基板24は、図3の(b)に示すように、
複数のピン状の外部端子25を裏面に突出状態に備えこ
れらの外部端子25に電気的に接続状態の複数のランド
26が表面に形成されている。また、前記基板24の表
面側の四隅には、支柱29が立設されている。これら支
柱29は、その上部が下部より小径に形成され前記止具
30a,30bが螺着可能な雄螺子部とされている。さ
らに、基板24の表面周縁部には、ソルダーレジスト2
7が設けられている。
【0020】前記基板24は、積層セラミックで例え
ば、アルミナ(Al23等)で形成されたものでも、ガ
ラスエポキシで形成されたものでもよく、アルミナ基板
の場合は、金属で形成された外部端子25と支柱29と
はロー材等で接着され、ガラスエポキシ基板の場合で
は、半田等で接着されたものを準備する。
【0021】次に、基板24上のランド26と半導体I
Cチップ21のバンプ23とを、図3の(c)に示すよ
うに、位置合わせを行なうとともに接着する。この接着
法は、バンプ23が金のボールバンプ法で形成されてい
る場合は、半導体ICチップ21の裏面から圧力と温度
を印加する熱圧着法等を用い、バンプ23が半田で形成
されている場合はリフロー法等を用いる。
【0022】〔樹脂封止工程〕次に、例えば液状の封止
用樹脂28を、図3の(d)に示すように、ポッティン
グ法により滴下し、基板4と半導体ICチップ21及び
バンプ23の間に充填させ、オーブン等を用いて、例え
ば150℃で30から60分キュアし、封止用樹脂28
を硬化させる。
【0023】〔放熱板接着工程〕次に、四隅に貫通孔3
1aが形成され銀ペースト等の接着剤32を下面に塗布
した図3の(e)に示すヒートスプレッダー31を、図
4の(a)に示すように、貫通孔31aと支柱29とを
位置合わせすることにより半導体ICチップ21の裏面
へ接着する。
【0024】〔放熱板位置調整工程〕上記放熱板接着工
程において、ヒートスプレッダー31には、半導体IC
チップ21のペレットサイズが例えば10mm角の場
合、50〜100gの圧力Pを図中の矢印方向に約1〜
3秒間印加し、接着剤32の厚さt1を20〜50μm
になるように設定する。この状態で、止具30aにより
支柱29とヒートスプレッダー31とを固定し、キュア
して接着剤32を硬化させる。このとき、予め支柱29
に螺着された止具30bは、ヒートスプレッダー31か
ら若干離間した位置に配しておく。この後に、止具30
bを、図4の(b)に示すように、ヒートスプレッダー
31側へ移動させ、止具30aとによりヒートスプレッ
ダー31を挟持状態に固定することによって半導体装置
Aが完成される。
【0025】上記製造方法で作られた半導体装置Aで
は、半導体ICチップ21の厚さやバンプ23の接続高
さがばらついていたとしても、半導体ICチップ21の
裏面とヒートスプレッダー31を接着する接着剤32の
種類によってヒートスプレッダー31の取付時の圧力P
の値を変えることにより、単一種類のヒートスプレッダ
ーであっても接着剤32の厚さt1を約20〜50μm
の厚さに保つことが容易になり、かつ、接着剤32のメ
ニスカス部Mの状態を目視で確認することが容易とな
る。すなわち、半導体ICチップ21とヒートスプレッ
ダー31との接着状態の確認が可能となる。したがっ
て、半導体ICチップ21裏面からヒートスプレッダー
31上面までの熱抵抗が下がって冷却効率を高めること
ができ、半導体装置の信頼性が向上する。
【0026】第1実施形態の半導体装置Aにおいて、熱
抵抗をさらに改善する必要がある場合には、図5に示す
ように、複数の放熱用のフィン33aを備えアルミ等で
形成されたヒートシンク(放熱部材)33を取付ること
が容易である。つまり、ヒートシンク33を、接着剤3
4によってヒートスプレッダー31上に接着するととも
に、ヒートシンク33の四隅に形成された貫通孔33b
に支柱29を挿通させて位置合わせを行い、止具30a
によって固定することにより、ヒートスプレッダー31
上に取り付ける。
【0027】このヒートシンク33は、目標とする熱抵
抗により、材料、形状を選択することになるが、例えば
重量が20〜100gになる大型のヒートシンクであっ
ても支柱29により支えられているため、安定した取付
が可能となる。また、接着剤34の厚さも接着剤32と
同様に約20〜50μmの厚さに保つことが容易であ
る。このように、F/C型の半導体チップを搭載する基
板の表面に、止具で放熱板の高さ位置を調整可能な支柱
を設けるので、単一種類の放熱板であっても該放熱板と
半導体チップの裏面とを接着する接着剤の厚さを薄く一
定にすることが容易となる。すなわち、半導体チップの
裏面から放熱板上面までの熱抵抗が下がって冷却効果を
高めることができ、高い信頼性を得ることができる。ま
た、半導体チップの裏面と放熱板との間の接着剤の状態
(特にメニスカス部)を側部から目視で確認することが
容易となる。これにより、接着部の信頼性を向上させる
ことができる。さらに、半導体チップの表面と基板との
間は、封止用樹脂で充填状態に保護されているので、半
導体チップの表面および基板との接続部分が外部の雰囲
気および水分等にさらされることが無いことから、信頼
性低下を防止することができる。 そして、前記止具で放
熱板の上面にかつ支柱に固定された放熱部材を備えてい
るので、さらに放熱効果が向上するとともに、大型の放
熱部材を搭載しても該放熱部材が支柱に止具で支えられ
ているため、安定した取付ができる。また、放熱部材と
放熱板上面との間に接着剤を塗布・硬化させて放熱板を
固定する場合でも、接着剤の厚さを、半導体チップと放
熱板との間の接着剤と同様に一定の厚さに保つことがで
きる。
【0028】次に、図5を参照にして本発明に係る第2
実施形態ついて説明する。図6は、本発明に係る第2
実施形態で製造される半導体装置Bを示す断面図であ
り、図7は、図6の底面図である。図6および図7にお
いて、第1実施形態と同等の部分には同一の符号を付し
ている。
【0029】第2実施形態と第1実施形態との相違する
点は、第2実施形態の半導体装置Bにおける基板35の
裏面の外部端子が、例えば半田等のバンプ36であると
ともに、四隅に凸部37が形成されている点である。こ
のバンプ36の高さt3と凸部37の高さt2は、例えば t3=t2+(0.3±0.05)mm の関係になるように形成されている。すなわち、凸部3
7の突出量は、バンプ36の高さより小さく設定され
る。
【0030】また、前記凸部37は、支柱29を形成す
る段階で取付けても、ヒートスプレッダー31の取付後
に取付けてもよい。また、バンプ36は表面酸化防止対
策としてヒートスプレッダー31の取付後、半田ボール
供給法、次にリフロー法等により形成される。熱抵抗値
をさらに改善する場合は、第1実施例の半導体装置Aに
おける同様の製法でヒートシンク33の取付を行なって
もよい。
【0031】第2実施形態の半導体装置Bは、実装基板
にリフロー等で実装された場合において、形成時に高さ
にばらつきがある半田バンプ36でも実装時に凸部37
によってバンプ高さが一定とされ、実装接続信頼性を向
上させることが容易である。また、重量のあるヒートシ
ンクを取付けた場合でも、半田バンプ36で支えるヒー
トシンクの重量を変形量が少なく潰れ難い凸部37で支
える構造のため、半田バンプ36の実装時及び実装後の
バンプ高さを一定に保つことが可能になる。このよう
に、基板に凸部を設けるとともに該凸部の突出量を外部
端子であるバンプの高さより小さく設定しているので、
実装時における半導体装置を凸部が支持するとともに、
各バンプを凸部の突出量と同一の高さの潰れ状態にする
ことができる。また、放熱部材等をさらに搭載した場合
でも凸部が確実に支持するので、軟らかいバンプのみで
支持する場合に比べて、バンプ高さの変化が生じず、実
装接続信頼性をさらに向上させることができる。
【0032】
【発明の効果】本発明によれば、以下の効果を奏する。
本発明の半導体装置の製造方法によれば、半導体チップ
の表面と基板との間に封止用樹脂を充填状態に塗布する
とともに硬化させる樹脂封止工程を備えているので、半
導体チップを保護した状態で、後工程である放熱板接着
工程および放熱板位置調整工程を行うことにより、高精
度な組立および高い信頼性を得ることができるととも
に、組立における歩留まりを向上させることができる。
【0033】
【0034】
【0035】
【図面の簡単な説明】
【図1】本発明に係る半導体装置の製造方法の第1実施
形態で製造される半導体装置を示す断面図である。
【図2】図1の平面図である。
【図3】本発明に係る半導体装置の製造方法の第1実施
形態おける各工程を示す断面図である。
【図4】本発明に係る半導体装置の製造方法の第1実施
形態おける各工程を示す断面図である。
【図5】本発明に係る半導体装置の製造方法の第1実施
形態においてヒートシンクを搭載した場合を示す断面図
である。
【図6】本発明に係る半導体装置の製造方法の第2実施
形態で製造される半導体装置を示す断面図である。
【図7】図6の底面図である。
【図8】本発明従来例にかかる半導体装置を示す断面
図である。
【図9】本発明他の従来例にかかる半導体装置を示す
断面図である。
【符号の説明】
21 半導体ICチップ 22 パット(接続電極部) 23 バンプ(接続電極部) 24 基板 25 外部端子 26 ランド(チップ接着部) 28 封止用樹脂 29 支柱 30a,30b 止具 31 ヒートスプレッダー(放熱板) 32 接着剤 33 ヒートシンク(放熱部材) 34 接着剤 35 基板 36 バンプ 37 凸部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平1−199439(JP,A) 特開 平8−88302(JP,A) 特開 昭62−84527(JP,A) 特開 平2−69945(JP,A) 特開 昭57−92843(JP,A) 特開 平7−263490(JP,A) 特開 平9−306941(JP,A) 実開 昭62−160540(JP,U) (58)調査した分野(Int.Cl.6,DB名) H01L 21/60 311 H01L 23/40

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】 半導体チップをその表面を基板に向けて
    該基板上に配置するとともに半導体チップの表面に形成
    された接続電極部を基板上に形成されかつ複数の外部端
    子と電気的に接続された複数のチップ接続部に電気的に
    接続させる半導体チップ載置工程と、 前記半導体チップの表面と前記基板との間に封止用樹脂
    を充填状態に塗布するとともに硬化させる樹脂封止工程
    と、 前記半導体チップの裏面に放熱板を接着剤で接着する放
    熱板接着工程とを備え、 該放熱板接着工程は、前記基板上に立設された複数の支
    柱の上部で前記放熱板を支持するとともに該放熱板を上
    下方向に移動させて高さ位置を調整した後に固定する放
    熱板位置調整工程を備えることを特徴とする半導体装置
    の製造方法。
JP8140492A 1996-06-03 1996-06-03 半導体装置の製造方法 Expired - Lifetime JP2806362B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP8140492A JP2806362B2 (ja) 1996-06-03 1996-06-03 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8140492A JP2806362B2 (ja) 1996-06-03 1996-06-03 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH09326418A JPH09326418A (ja) 1997-12-16
JP2806362B2 true JP2806362B2 (ja) 1998-09-30

Family

ID=15269887

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8140492A Expired - Lifetime JP2806362B2 (ja) 1996-06-03 1996-06-03 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP2806362B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6118177A (en) 1998-11-17 2000-09-12 Lucent Technologies, Inc. Heatspreader for a flip chip device, and method for connecting the heatspreader
WO2001008221A1 (fr) * 1999-07-26 2001-02-01 Tdk Corporation Module haute frequence
US7138300B2 (en) 2004-09-22 2006-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. Structural design for flip-chip assembly
KR102135775B1 (ko) * 2018-12-17 2020-07-20 (주)광림정공 클러스터 소스 장치

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2709711B2 (ja) * 1988-02-04 1998-02-04 株式会社日立製作所 半導体実装構造体
JP2658967B2 (ja) * 1994-04-22 1997-09-30 日本電気株式会社 電子パッケージ組立体用支持部材およびこれを用いた電子パッケージ組立体

Also Published As

Publication number Publication date
JPH09326418A (ja) 1997-12-16

Similar Documents

Publication Publication Date Title
US6689678B2 (en) Process for fabricating ball grid array package for enhanced stress tolerance
US7274095B2 (en) Interposers with receptacles for receiving semiconductor devices and assemblies and packages including such interposers
US7413926B2 (en) Methods of making microelectronic packages
KR100856609B1 (ko) 반도체장치 및 그 제조방법
US6388340B2 (en) Compliant semiconductor chip package with fan-out leads and method of making same
US5786271A (en) Production of semiconductor package having semiconductor chip mounted with its face down on substrate with protruded electrodes therebetween and semiconductor package
JP2570628B2 (ja) 半導体パッケージおよびその製造方法
US6552426B2 (en) Semiconductor device and method of manufacturing same
KR100960739B1 (ko) 열적으로 향상된 반도체 볼 그리드 어레이 디바이스 및 그제조 방법
US20160254247A1 (en) Fan-out WLP with package
US20030227077A1 (en) Microelectronic package having a bumpless laminated interconnection layer
JP2002353398A (ja) 半導体装置
JPH11233687A (ja) サブチップ−スケール・パッケージ構造を有する半導体デバイスおよびその製造方法
KR20050053751A (ko) 다중-칩 패키지들을 위한 컴포넌트, 방법 및 어셈블리
JPH07245360A (ja) 半導体パッケージおよびその製造方法
JP2000082722A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
US20040070080A1 (en) Low cost, high performance flip chip package structure
JP2001352021A (ja) 半導体パッケージ、半導体パッケージの実装構造及び半導体パッケージの製造方法
US20060091516A1 (en) Flexible leaded stacked semiconductor package
JP2806362B2 (ja) 半導体装置の製造方法
JPH11214448A (ja) 半導体装置および半導体装置の製造方法
JP3332555B2 (ja) 半導体装置およびその製造方法
JP3529507B2 (ja) 半導体装置
JP4130277B2 (ja) 半導体装置および半導体装置の製造方法
JP2002261192A (ja) ウエハレベルcsp

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19980623