KR100992582B1 - 웨이퍼 레벨 패키지 및 이의 제조 방법 - Google Patents
웨이퍼 레벨 패키지 및 이의 제조 방법 Download PDFInfo
- Publication number
- KR100992582B1 KR100992582B1 KR1020090008717A KR20090008717A KR100992582B1 KR 100992582 B1 KR100992582 B1 KR 100992582B1 KR 1020090008717 A KR1020090008717 A KR 1020090008717A KR 20090008717 A KR20090008717 A KR 20090008717A KR 100992582 B1 KR100992582 B1 KR 100992582B1
- Authority
- KR
- South Korea
- Prior art keywords
- substrate
- sealing member
- region
- wafer level
- level package
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 238000000034 method Methods 0.000 title claims description 74
- 239000000758 substrate Substances 0.000 claims abstract description 216
- 238000007789 sealing Methods 0.000 claims abstract description 202
- 239000004065 semiconductor Substances 0.000 claims abstract description 44
- 230000008018 melting Effects 0.000 claims abstract description 35
- 238000002844 melting Methods 0.000 claims abstract description 35
- 239000002184 metal Substances 0.000 claims description 67
- 229910052751 metal Inorganic materials 0.000 claims description 67
- 239000000919 ceramic Substances 0.000 claims description 30
- 239000011521 glass Substances 0.000 claims description 18
- 239000010453 quartz Substances 0.000 claims description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 10
- 229920005989 resin Polymers 0.000 claims description 9
- 239000011347 resin Substances 0.000 claims description 9
- SWPMTVXRLXPNDP-UHFFFAOYSA-N 4-hydroxy-2,6,6-trimethylcyclohexene-1-carbaldehyde Chemical compound CC1=C(C=O)C(C)(C)CC(O)C1 SWPMTVXRLXPNDP-UHFFFAOYSA-N 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 36
- 239000000463 material Substances 0.000 description 11
- 229910052802 copper Inorganic materials 0.000 description 8
- 229910052759 nickel Inorganic materials 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 6
- 238000007747 plating Methods 0.000 description 6
- 229910000679 solder Inorganic materials 0.000 description 6
- 229910008599 TiW Inorganic materials 0.000 description 5
- 229910052738 indium Inorganic materials 0.000 description 5
- 229910052718 tin Inorganic materials 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 229910052745 lead Inorganic materials 0.000 description 3
- 239000007791 liquid phase Substances 0.000 description 3
- 239000000047 product Substances 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 229910007637 SnAg Inorganic materials 0.000 description 2
- 229910008433 SnCU Inorganic materials 0.000 description 2
- 229910052797 bismuth Inorganic materials 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 238000011109 contamination Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 238000010406 interfacial reaction Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
- H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
- H01L23/055—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads having a passage through the base
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Micromachines (AREA)
- Dicing (AREA)
Abstract
본 발명은 웨이퍼 레벨 패키지 및 이의 제조 방법을 개시한다. 상기 웨이퍼 레벨 패키지는 제 1 영역과 상기 제 1 영역의 주변을 따라 홈이 형성된 제 2 영역을 포함하는 제 1 기판; 상기 제 1 영역상에 배치된 반도체 소자; 상기 홈에 배치된 제 1 밀봉부재; 상기 제 1 영역과 대응된 캐비티를 형성하기 위해 상기 제 2 영역과 대응되어 돌출부를 구비하는 제 2 기판; 및 상기 돌출부상에 배치되며 상기 제 1 밀봉부재와 본딩되어 상기 제 1 기판과 상기 제 2 기판을 서로 합착하는 제 2 밀봉부재를 포함하여, 밀봉부재가 밀봉영역 이외의 영역으로 흘러가는 것을 방지할 수 있다.
웨이퍼 레벨 패키지, 홈, 본딩, 용융온도, 반도체 소자
Description
본원 발명은 웨이퍼 레벨 패키지 및 이의 제조 방법에 관한 것으로, 밀봉영역에 홈을 형성한 후 상기 홈에 밀봉부재를 형성함으로써, 밀봉영역 이외의 영역으로 밀봉부재가 흘러가는 것을 방지할 수 있는 웨이퍼 레벨 패키지 및 이의 제조 방법에 관한 것이다.
오늘날 전자산업의 추세는 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 달성을 가능하게 하는 중요한 기술 중의 하나가 바로 반도체 패키지이다.
반도체 패키지는 전자제품에서 사용되는 디바이스를 효율적으로 포장하는 기술로써, 반도체 소자의 성능과 최종 제품의 가격, 성능 및 신뢰성을 좌우할 기술인 만큼 여러 형태로 개발되어지고 있다.
반도체 패키지 기술 중 웨이퍼 레벨 패키지 기술은 반도체 소자의 소형화 추 세에 따라 관심이 증폭되고 있다. 웨이퍼 레벨 패키지 기술은 웨이퍼에서 잘라낸 칩을 개별적으로 패키징하는 기존 방식과는 다르게 칩이 분리되지 않은 웨이퍼 상에서 조립까지 완료한다.
웨이퍼 레벨 패키지는 제 1 기판, 상기 제 1 기판상에 실장된 반도체 소자, 상기 제 1 기판과 접착하여 상기 반도체 소자를 밀봉하는 제 2 기판을 포함한다.
이와 같은 웨이퍼 레벨 패키지를 제조하기 위해서는 상기 제 1 기판과 상기 제 2 기판을 서로 접합하는 본딩공정을 거치게 된다.
상기 본딩공정 중 메탈릭 본딩(metallic bonding) 공정은 상기 제 1 및 제 2 기판으로 사용될 수 있는 재질의 선택성이 높다는 장점을 가진다. 즉, 상기 메탈릭 본딩(metallic bonding) 공정은 상기 제 1 및 제 2 기판의 재질 종류와 상관없이 수행할 수 있다.
상기 메탈릭 본딩(metallic bonding) 공정은 디퓨전 본딩(diffusion bonding) 방식과 액상 본딩(liquid bonding)방식으로 구분될 수 있다. 상기 디퓨전 본딩 방식은 보이드(void) 발생률이 적을 뿐만 아니라, 강한 계면 본딩력을 가진다는 장점을 가짐에 따라, 널리 이용되고 있다.
그러나, 상기 액상 본딩 방식은 솔더를 용융점 이상 온도로 가열한 후, 상기 솔더가 용융된 상태에서 본딩공정이 수행됨에 따라, 상기 용융된 솔더가 본딩영역에서 다른 영역, 예컨대 상기 반도체 소자로 흘러, 상기 반도체 소자를 오염시킬 수 있다. 또한, 상기 용융된 솔더가 상기 본딩영역에서 다른 영역으로 흘러간 만큼, 상기 본딩영역에서 상기 솔더에 의해 본딩될 때 보이드(void)가 발생할 수 있 어, 결국 상기 제 1 및 제 2 기판간의 본딩 결합력이 감소될 수 있다.
본 발명의 과제는 밀봉영역에 홈을 형성한 후 상기 홈에 밀봉부재를 형성함으로써, 밀봉영역 이외의 영역으로 밀봉부재가 흘러가는 것을 방지할 수 있는 웨이퍼 레벨 패키지 및 이의 제조 방법을 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 웨이퍼 레벨 패키지를 제공한다. 상기 웨이퍼 레벨 패키지는 제 1 영역과 상기 제 1 영역의 주변을 따라 홈이 형성된 제 2 영역을 포함하는 제 1 기판; 상기 제 1 영역상에 배치된 반도체 소자; 상기 홈에 배치된 제 1 밀봉부재; 상기 제 1 영역과 대응된 캐비티를 형성하기 위해 상기 제 2 영역과 대응되어 돌출부를 구비하는 제 2 기판; 및 상기 돌출부상에 배치되며 상기 제 1 밀봉부재와 본딩되어 상기 제 1 기판과 상기 제 2 기판을 서로 합착하는 제 2 밀봉부재;를 포함한다.
여기서, 상기 제 1 밀봉부재는 제 1 용융온도를 가지며, 상기 제 2 밀봉부재는 상기 제 1 용융온도보다 높은 제 2 용융온도를 가질 수 있다.
또한, 상기 제 1 밀봉부재는 금속 또는 수지로 이루어질 수 있다.
또한, 상기 제 2 밀봉부재는 금속으로 이루어질 수 있다.
또한, 상기 제 1 기판은 저온 소성 세라믹 기판(LTCC : Low Temperature Co-fired Ceramic), 고온 소성 세라믹 기판(HTCC : High Temperature Co-fired Ceramic), PCB(Printed Circuit Board), 실리콘 기판, 유리 기판 및 쿼츠(quartz) 기판 중 어느 하나일 수 있다.
또한, 상기 제 2 기판은 글라스 기판, 세라믹 기판, 실리콘 기판, 유리 기판 및 쿼츠(quartz) 기판 중 어느 하나일 수 있다.
또한, 상기 제 2 밀봉부재는 상기 제 1 밀봉부재에 삽입되어 있을 수 있다.
또한, 상기 제 1 밀봉부재 하부의 상기 홈 내측벽에 금속층을 더 구비할 수 있다.
또한, 상기 제 2 밀봉부재 하부의 상기 제 2 기판상에 배치된 금속패턴을 더 구비할 수 있다.
또한, 상기 홈은 상기 제 1 기판의 에지를 따라 배치될 수 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 일 측면은 웨이퍼 레벨 패키지의 제조 방법을 제공한다. 상기 제조 방법은 반도체 소자가 배치된 제 1 영역과 상기 제 1 영역의 주변을 따라 홈이 형성된 제 2 영역을 포함하는 제 1 기판과 상기 제 1 기판과 마주하는 제 2 기판을 각각 제공하는 단계; 상기 제 1 기판의 상기 홈에 제 1 밀봉부재를 형성하는 단계; 상기 제 2 영역과 대응된 상기 제 2 기판상에 제 2 밀봉부재를 형성하는 단계; 상기 제 2 영역과 대응되어 돌출부를 형성하여 상기 제 1 영역과 대응된 캐비티를 형성하는 단계; 및 상기 반도체 소자를 밀 봉하기 위해 상기 제 1 밀봉부재와 상기 제 2 밀봉부재를 본딩하여 상기 제 1 기판과 상기 제 2 기판을 합착하는 단계;를 포함한다.
여기서, 상기 제 1 밀봉부재를 형성하는 단계 이전에 상기 홈에 금속층을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 제 1 밀봉부재는 제 1 용융온도를 가지며, 상기 제 2 밀봉부재는 상기 제 1 용융온도보다 높은 제 2 용융온도를 가질 수 있다.
또한, 상기 제 1 기판은 저온 소성 세라믹 기판(LTCC : Low Temperature Co-fired Ceramic), 고온 소성 세라믹 기판(HTCC : High Temperature Co-fired Ceramic), PCB(Printed Circuit Board) 실리콘 기판, 유리 기판 및 쿼츠(quartz) 기판 중 어느 하나일 수 있다.
또한, 상기 제 2 기판은 글라스 기판, 세라믹 기판, 실리콘 기판, 유리 기판 및 쿼츠(quartz) 기판 중 어느 하나일 수 있다.
또한, 상기 제 2 밀봉부재를 형성하는 단계는,
상기 제 2 기판상에 시드층을 형성하는 단계; 상기 시드층상에 제 1 레지스트 패턴을 형성하는 단계; 상기 제 1 레지스트 패턴의 노출 영역과 대응된 상기 시드층상에 제 2 밀봉부재를 형성하는 단계; 및 상기 제 2 밀봉부재를 덮는 제 2 레지스트 패턴을 형성하는 단계; 및 상기 제 2 레지스트 패턴을 식각 마스크로 사용하여 상기 시드층을 식각하여 금속패턴을 형성하는 단계;를 포함할 수 있다.
또한, 상기 제 2 밀봉부재를 형성하는 단계는 상기 제 2 기판상에 시드층을 형성하는 단계; 상기 시드층상에 레지스트 패턴을 형성하는 단계; 상기 레지스트 패턴을 식각 마스크로 사용하여 상기 시드층을 식각하여 금속 패턴을 형성하는 단계; 상기 금속패턴상에 제 2 밀봉부재를 형성하는 단계;를 포함할 수 있다.
또한, 상기 합착된 제 1 및 제 2 기판을 단위별로 다이싱하는 단계를 더 포함할 수 있다.
또한, 상기 다이싱 공정은 상기 제 2 영역의 내측에 배치된 다이싱 라인을 따라 수행할 수 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 또 다른 일 측면은 웨이퍼 레벨 패키지를 제공한다. 상기 웨이퍼 레벨 패키지는 제 1 영역과 상기 제 1 영역의 주변을 따라 배치된 제 2 영역을 포함하는 제 1 기판; 상기 제 1 영역상에 배치된 반도체 소자; 상기 제 2 영역상에 배치된 제 1 밀봉부재; 상기 제 1 영역과 대응된 캐비티를 형성하기 위해 상기 제 2 영역과 대응되어 돌출부를 구비하는 제 2 기판; 상기 돌출부에 배치된 홈; 및 상기 홈에 배치되며 상기 제 1 밀봉부재와 접합하여 상기 제 1 기판과 상기 제 2 기판을 합착하는 제 2 밀봉부재;를 포함한다.
여기서, 상기 제 1 밀봉부재는 금속 패턴으로 이루어질 수 있다.
또한, 상기 홈 내부에 배치된 금속층을 더 포함할 수 있다.
또한, 상기 제 2 밀봉부재는 금속 또는 수지로 이루어질 수 있다.,
또한, 상기 제 1 밀봉부재는 상기 제 2 밀봉부재에 비해 높은 용융온도를 가질 수 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 또 다른 일 측면은 웨이퍼 레벨 패키지를 제공한다. 상기 웨이퍼 레벨 패키지는 서로 마주하는 제 1 및 제 2 기판; 상기 제 1 기판상에 배치된 반도체 소자; 및 상기 반도체 소자를 밀봉하기 위해 상기 제 1 및 제 2 기판을 서로 합착하는 밀봉부재;를 포함하며,
상기 제 1 및 제 2 기판 중 어느 하나의 기판에 상기 밀봉부재가 충진되기 위한 홈을 구비할 수 있다.
여기서, 상기 홈은 상기 제 1 기판상에 형성되며, 상기 제 2 기판은 상기 홈과 대응된 돌출부를 구비할 수 있다.
여기서, 상기 제 2 기판은 상기 밀봉부재와 대응된 돌출부를 구비하며, 상기 홈은 상기 돌출부에 형성될 수 있다.
본 발명의 웨이퍼 레벨 패키지는 밀봉영역에 홈을 형성한 후 상기 홈에 밀봉부재를 형성함으로써, 밀봉영역 이외의 영역으로 밀봉부재가 흘러가는 것을 방지할 수 있어 반도체 소자를 포함하는 소자가 오염되는 것을 방지할 수 있을 뿐만 아니라, 두 기판간의 본딩 결합력을 향상시킬 수 있다.
또한, 본 발명의 웨이퍼 레벨 패키지는 높은 압력이 요구되지 않을 뿐만 아니라 상기 밀봉부재의 종류에 따라 본딩 공정의 온도를 자유롭게 선택할 수 있다.
또한, 본 발명의 웨이퍼 레벨 패키지는 종래에 비해 파괴 강도를 증가시킬 수 있을 뿐만 아니라, 기밀 밀봉 특성을 향상시킬 수 있다.
이하, 본 발명의 실시예들은 웨이퍼 레벨 패키지의 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어 지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 제 1 실시예에 따른 웨이퍼 레벨 패키지의 단면도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 웨이퍼 레벨 패키지는 서로 마주하는 제 1 및 제 2 기판(110, 120), 상기 제 1 기판(110)상에 배치된 반도체 소자(115) 및 상기 반도체 소자(115)를 밀봉하기 위해 상기 제 1 및 제 2 기판(110,120)을 서로 합착하는 밀봉부재(130,140)를 포함한다.
상기 제 1 기판(110)은 제 1 영역(110a)과 제 2 영역(110b)을 포함할 수 있다.
여기서, 상기 제 1 영역(110a)에는 반도체 소자(115)가 배치되어 있다. 상기 제 1 영역(110a)에는 상기 반도체 소자(115)와 전기적으로 연결된 내부패드(111)가 구비되어 있을 수 있다. 상기 제 1 기판(110)의 외면에는 외부소자와 전기적으로 연결되기 위한 외부패드(112)가 배치되어 있을 수 있다. 이때, 상기 내부패드(111)와 상기 외부패드(112)는 상기 제 1 기판(110)을 관통하는 비아(113)에 의해 서로 전기적으로 연결되어 있을 수 있다.
도면에는 도시되지 않았으나, 상기 제 1 기판(110)의 제 1 영역(110a)에는 다수의 회로패턴이 더 구비될 수도 있다.
또한, 상기 제 2 영역(110b) 상기 제 1 영역(110a)의 주변을 따라 배치된다. 이때, 상기 제 2 영역(110b)에는 홈(114)이 형성되어 있다. 즉, 상기 홈(114)은 상기 제 1 기판(110)의 에지를 따라 형성된다. 이에 따라, 상기 제 2 영역(110b)은 상기 제 1 영역(110a)에 비해 작은 단차를 가지게 된다.
후술 될 밀봉부재(130,140)는 다양한 기판간의 본딩이 가능하므로 상기 제 1 기판(110)의 재질에 대한 선택 폭이 높다. 이에 따라, 상기 제 1 기판(110)은 여러 재질로부터 선택될 수 있다. 예컨대, 상기 제 1 기판(110)은 저온 소성 세라믹 기판(LTCC : Low Temperature Co-fired Ceramic), 고온 소성 세라믹 기판(HTCC : High Temperature Co-fired Ceramic), PCB(Printed Circuit Board), 실리콘 기판, 유리 기판 및 쿼츠(quartz) 기판 중 어느 하나로 이루어질 수 있다.
한편, 상기 제 2 기판(120)은 상기 제 2 영역(110b)과 대응된 돌출부(121)를 구비한다. 이에 따라, 상기 제 2 기판(120)은 상기 제 1 영역(110a)과 대응된 캐비티(122)를 구비하게 된다. 즉, 상기 제 2 영역(110b)은 상기 제 1 영역(110a)에 비해 큰 단차를 가지게 된다.
상기 제 2 기판(120)은 상기 반도체 소자(115)를 보호할 수 있는 재질로 이루어질 수 있다. 또한, 상기 제 2 기판(120)은, 상기 제 1 기판(110)과 마찬가지로 후술 될 밀봉부재(130,140)가 다양한 기판을 서로 본딩시킬 수 있으므로, 재질에 대한 선택 폭이 높기 때문에, 다양한 재질을 이용할 수 있다. 예컨대, 상기 제 2 기판(120)은 글라스 기판, 세라믹 기판, 실리콘 기판, 유리 기판 및 쿼츠(quartz) 기판 중 어느 하나로 이루어질 수 있다.
상기 밀봉부재(130,140)는 상기 제 1 및 제 2 기판(110,120)에 각각 형성되는 제 1 및 제 2 밀봉부재(130,140)를 포함할 수 있다.
여기서, 상기 제 1 밀봉부재(130)는 상기 홈(114)에 형성되어 있다. 이에 따라, 상기 밀봉부재(130, 140)를 통해 상기 제 1 및 제 2 기판(110,120)을 합착할 경우, 상기 홈(114)은 상기 제 1 밀봉부재(130)가 밀봉영역 이외의 영역으로 흘러가는 것을 방지할 수 있다. 또한, 상기 제 1 밀봉부재(130)는 제 1 용융온도를 가진다. 예컨대, 상기 제 1 용융온도는 50℃ 내지 600 ℃의 범위를 가질 수 있다. 여기서, 상기 제 1 밀봉부재(130)는 In, Bi, Sn, SnAg, SnCu 및 SnAgCu 등과 같은 금속이거나 에폭시계 수지와 같은 수지일 수 있다.
한편, 상기 제 2 밀봉부재(140)는 상기 제 2 영역(110b)과 대응되는 상기 제 2 기판(120)상에 배치될 수 있다. 즉, 상기 제 2 밀봉부재(140)는 상기 돌출부(121)상에 배치될 수 있다. 또한, 상기 제 2 밀봉부재(140)는 상기 제 1 용융온도보다 높은 제 2 용융온도를 가질 수 있다. 예컨대, 상기 제 2 용융온도는 100℃ 내지 1500℃의 범위를 가질 수 있다. 여기서, 상기 제 2 밀봉부재(140)는 Cu, Al, Bi, Au, Ni, Ag, Sn, In 및 Pb 등과 같은 금속일 수 있다.
상기 제 1 및 제 2 밀봉부재(140)가 서로 본딩됨에 따라, 상기 제 1 및 제 2 기판(110,120)은 서로 마주하며 합착하게 된다. 이때, 상기 반도체 소자(115)는 상 기 제 1 및 제 2 기판(110,120)과 상기 밀봉부재(130, 140)에 의해 외부로부터 밀봉된다. 이때, 상기 제 2 밀봉부재(140)는 상기 홈(114)의 너비보다 작은 너비를 가진다. 이로써, 상기 제 2 밀봉부재(140)는 상기 홈(114)에 삽입되고, 결국 상기 제 2 밀봉부재(140)는 상기 홈에 충진된 상기 제 1 밀봉부재(130)에 삽입된 상태로 상기 제 1 및 제 2 밀봉부재(130, 140)는 서로 본딩된다. 즉, 상기 제 1 및 제 2 밀봉부재(130, 140)는 2 차원적인 계면 본딩이 아닌 3차원적인 계면 본딩을 이룰 수 있어, 제 1 및 제 2 기판(110,120)간의 결합 파괴 강도를 향상시키며, 상기 반도체 소자(115)를 기밀하게 밀봉시킬 수 있다.
이에 더하여, 상기 제 1 밀봉부재(130) 하부의 상기 홈(114) 내측벽에 금속층(150)이 더 구비될 수 있다. 상기 금속층(150)은 상기 제 1 밀봉부재(130)와 상기 제 1 기판(110)의 접촉 안정성을 향상시키는 역할을 할 수 있다. 상기 금속층(150)을 형성하는 재질의 예로서는, Cu, Ti, Ni, TiW 및 Au 등일 수 있다.
또한, 상기 제 2 밀봉부재(140)와 상기 제 2 기판(120)사이에 금속패턴(160)을 더 구비할 수 있다. 상기 금속패턴(160)은 상기 제 2 밀봉부재(140)와 상기 제 2 기판(120)사이의 접촉 안정성을 향상시키는 역할을 할 수 있다. 상기 금속패턴(160)을 형성하는 재질의 예로서는 Cu, Ti, Ni, TiW 및 Au 등일 수 있다. 또한, 상기 금속패턴(160)은 상기 제 2 밀봉부재(140)를 형성하기 위한 시드의 역할을 할 수도 있다.
따라서, 본 발명의 실시예에서와 같이, 제 2 영역, 즉 밀봉영역에 홈을 형성한 후 상기 홈에 밀봉부재를 형성함으로써, 밀봉영역 이외의 영역으로 밀봉부재가 흘러가는 것을 방지할 수 있어 반도체 소자가 오염되는 것을 방지할 수 있을 뿐만 아니라, 두 기판간의 본딩 결합력을 향상시킬 수 있다.
또한, 3차원적인 계면 본딩에 의해 종래에 비해 결합파괴 강도를 증가시킬 수 있을 뿐만 아니라, 기밀 밀봉 특성을 향상시킬 수 있다.
이하, 도 2 내지 도 12를 참조하여, 본 발명의 제 2 실시예에 따른 웨이퍼 레벨 패키지의 제조 방법을 설명하기로 한다.
도 2 내지 도 12는 본 발명의 제 2 실시예에 따른 웨이퍼 레벨 패키지의 제조 방법을 설명하기 도시한 단면도들이다.
도 2를 참조하면, 웨이퍼 레벨 패키지를 제조하기 위해, 먼저 제 1 및 제 2 기판(110,120)을 각각 준비한다.
우선, 상기 제 1 기판(110)은 제 1 영역(110a)과 제 2 영역(110b)을 포함한다. 여기서, 상기 제 1 영역(110a)에는 반도체 소자(115)가 실장되어 있을 수 있다. 이에 더하여, 상기 제 1 영역(110a)과 대응된 상기 제 1 기판(110)상에 내부패드(111)가 더 구비될 수 있다. 상기 제 1 기판(110)의 하면에는 외부패드(112)가 구비되어 있을 수 있다. 이때, 상기 내부패드(111)와 상기 외부패드(112)는 상기 제 1 기판(110)을 관통하는 비아(113)에 의해 서로 전기적으로 연결되어 있다.
상기 제 2 영역(110b)은 상기 제 1 영역(110a)의 주변을 따라 배치되어 있다. 이때, 상기 제 2 영역(110b)에는 홈(114)이 형성되어 있다.
상기 홈(114)은 에칭법이나 스크라이빙 방법을 통해 형성할 수 있다. 여기 서, 상기 에칭법의 예로서는 습식 에칭법이나 건식 에칭법일 수 있다. 또한, 상기 스크라이빙 방법의 예로서는 블레이드 쇼잉(blade sawing)이나 레이저를 이용할 수 있다.
상기 제 1 기판(110)은 저온 소성 세라믹 기판(LTCC : Low Temperature Co-fired Ceramic), 고온 소성 세라믹 기판(HTCC : High Temperature Co-fired Ceramic), PCB(Printed Circuit Board) 실리콘 기판, 유리 기판 및 쿼츠(quartz) 기판 중 어느 하나에서 선택될 수 있다.
도 3을 참조하면, 상기 홈(114) 내부에 금속층(150)을 형성한다. 상기 금속층(150)은 마스크를 이용한 증착법 또는 금속을 증착한 후 패터닝에 의해 형성할 수 있다. 상기 금속층을 형성하는 재질의 예로서는 Cu, Ti, Ni, TiW 및 Au 등일 수 있다.
도 4를 참조하면, 상기 금속층(150)상의 상기 홈(114)내부에 제 1 밀봉부재(130)를 형성한다. 상기 제 1 밀봉부재(130)는 제 1 용융온도를 갖는 재질로 이루어질 수 있다. 예컨대, 상기 제 1 용융온도는 50℃ 내지 600 ℃의 범위를 가질 수 있다. 여기서, 상기 제 1 밀봉부재(130)는 In, Bi, Sn, SnAg, SnCu 및 SnAgCu 등과 같은 금속이거나 에폭시계 수지와 같은 수지일 수 있다.
상기 제 1 밀봉부재(130)는 다양한 방법을 통해 형성할 수 있다. 예컨대, 상기 제 1 밀봉부재(130)를 형성하는 방법은 기상증착법, 도금법, 스크린 프린팅법 및 디스펜싱법등일 수 있다.
도 5를 참조하면, 한편, 상기 제 2 기판(120)상에 시드층(160a)을 형성한다.
상기 제 2 기판(120)은 글라스 기판, 세라믹 기판, 실리콘 기판, 유리 기판 및 쿼츠(quartz) 기판 중 어느 하나일 수 있다.
상기 시드층(160a)은 증착법을 통해 형성할 수 있다. 상기 시드층(160a)은 Cu, Ti, Ni, TiW 및 Au 등으로 형성할 수 있다.
도 6을 참조하면, 상기 시드층(160a)상에 제 1 레지스트 패턴(170)을 형성한다. 여기서, 상기 제 1 레지스트 패턴(170)은 상기 제 1 기판(110)의 제 2 영역(110b)과 대응된 영역을 노출하도록 형성된다.
상기 제 1 레지스트 패턴(170)은 노광 및 현상 공정을 거쳐 형성하거나, 인쇄법을 통해 형성할 수 있다.
이후, 상기 제 1 레지스트 패턴(170)의 노출 영역과 대응된 상기 시드층(160a)상에 제 2 밀봉부재(140)를 형성한다. 상기 제 2 밀봉부재(140)는 상기 시드층(160a)을 이용한 도금 공정을 통해 형성될 수 있다. 여기서, 상기 제 2 밀봉부재(140)는 상기 제 1 용융온도보다 높은 제 2 용융온도를 가질 수 있다. 예컨대, 상기 제 2 용융온도는 100℃ 내지 1500℃의 범위를 가질 수 있다. 여기서, 상기 제 2 밀봉부재(140)는 Cu, Al, Bi, Au, Ni, Ag, Sn, In 및 Pb 등과 같은 금속일 수 있다.
본 발명의 실시예에서, 상기 제 2 밀봉부재(140)는 도금 공정을 통해 형성하는 것으로 설명하였으나 이에 한정되는 것은 아니며 증착 공정을 통해 형성될 수도 있다.
도 7을 참조하면, 상기 제 1 레지스트 패턴(170)을 제거한다.
도 8을 참조하면, 상기 시드층(160a)을 식각하여 금속패턴(160)을 형성한다. 구체적으로, 도면에는 도시되지 않았으나, 상기 제 2 밀봉부재(140)를 덮으며 상기 제 1 기판(110)의 제 1 영역(110a)과 대응된 영역을 노출하는 제 2 레지스트 패턴을 형성한다. 상기 제 2 레지스트 패턴을 식각 마스크로 사용하여 상기 시드층(160a)을 식각하여 상기 금속패턴(160)을 형성할 수 있다. 여기서, 상기 금속패턴(160)은 상기 홈의 너비보다 작은 너비로 형성한다.
이후, 상기 제 2 레지스트 패턴을 제거하는 공정을 수행한다.
상기 금속패턴(160)은 상기 제 2 밀봉부재(140)를 도금 공정에 의해 형성될 경우, 시드의 역할을 한다. 또한, 상기 금속 패턴(160)은 상기 제 2 밀봉부재(140)와 상기 제 2 기판(120)사이의 접촉 안정성을 향상시키는 역할을 할 수 있다.
또한, 상기 금속패턴(160)은 상기 홈(114)의 너비보다 작게 형성한다.
도 9를 참조하면, 상기 제 1 영역(110a)과 대응된 상기 제 2 기판(120)의 일부를 식각한다. 이로써, 상기 제 2 영역(110b)과 대응된 상기 제 2 기판(120)에는 돌출부(121)가 형성됨에 따라, 상기 제 2 기판(120)은 상기 제 1 영역(110a)과 대응되어 배치되는 캐비티(122)를 형성할 수 있다.
도 10을 참조하면, 상기 제 1 밀봉부재(130)를 포함하는 제 1 기판(110)과 상기 제 2 밀봉부재(140)를 포함하는 제 2 기판(120)을 서로 마주하도록 얼라인한다. 이때, 상기 반도체 소자(115)는 상기 캐비티(122) 내부에 배치된다.
도 11을 참조하면, 상기 얼라인된 제 1 및 제 2 기판(110,120)을 상기 제 1 밀봉부재(130)가 용융될 수 있으며 상기 제 2 밀봉부재(140)는 용융되지 않는 온도 로 가열한다. 이때, 상기 제 2 밀봉부재(140)는 상기 홈(114)의 내부에 상기 용융된 제 1 밀봉부재(130)에 삽입될 수 있다.
여기서, 상기 용융된 제 1 밀봉부재(130)가 상기 제 2 밀봉부재(140)에 웨팅(wetting)되면서 상기 제 1 밀봉부재(130)와 상기 제 2 밀봉부재(140)간의 메탈릭 본딩에 의해 상기 제 1 및 제 2 밀봉부재(130, 140)간의 본딩이 이루어지게 된다. 즉, 상기 제 2 밀봉부재(140)는 본딩공정에서 용융되지 않고 그 형태를 유지한다. 반면, 상기 제 1 밀봉부재(130)는 용융되어 상기 제 2 밀봉부재(140)와 반응하는 계면반응을 통해 메탈릭 본딩을 이룬다. 이에 따라, 상기 제 2 밀봉부재(140)는 상기 제 1 밀봉부재(130)에 대해서 3차원적으로 본딩 결합을 할 수 있어, 상기 제 1 및 제 2 기판(110,120)간의 결합 파괴강도를 향상시킬 수 있을 뿐만 아니라, 기밀 밀봉 특성을 더욱 향상시킬 수 있다.
또한, 상기 제 1 밀봉부재(130)의 용융에 의해 상기 제 1 밀봉부재(130)와 상기 제 2 밀봉부재(140)간의 본딩이 이루어지므로, 별도의 압력을 가하지 않아도 된다.
또한, 상기 가열온도는 상기 제 1 밀봉부재(130)의 종류에 따라 제어될 수 있다.
또한, 상기 본딩공정에서 상기 제 1 밀봉부재(130)가 상기 홈(114)에 구비됨에 따라, 밀봉영역 이외의 영역으로 흘러가는 것을 방지할 수 있다.
도 12를 참조하면, 상기 돌출부(121), 즉 상기 제 2 영역(110b)의 내측에 배치된 다이싱 라인을 따라 다이싱하여 단위별로 분리하는 공정을 수행할 수 있다. 이때, 상기 다이싱 공정은 블레이드법 또는 레이저 법등을 통해 수행될 수 있다.
따라서, 본 발명의 실시예에서와 같이, 밀봉영역에 홈을 형성한 후 상기 홈에 밀봉부재를 형성함으로써, 밀봉영역 이외의 영역으로 밀봉부재가 흘러가는 것을 방지할 수 있어 반도체 소자가 오염되는 것을 방지할 수 있을 뿐만 아니라, 두 기판간의 본딩 결합력을 향상시킬 수 있다.
또한, 서로 다른 용융점을 갖는 밀봉부재를 제 1 및 제 2 기판상에 각각 형성한 후, 가열하여 낮은 용융점을 갖는 밀봉부재를 용융시켜 본딩공정을 수행함에 따라, 높은 압력의 필요 없이 본딩 공정을 수행할 수 있어, 공정이 더욱 용이해질 뿐만 아니라, 설비 투자비도 줄일 수 있다.
또한, 상기 밀봉부재의 종류에 따라 본딩 공정의 온도를 자유롭게 선택할 수 있다.
또한, 3차원적인 본딩 결합을 통해 종래에 비해 파괴 강도를 증가시킬 수 있을 뿐만 아니라, 기밀 밀봉 특성을 향상시킬 수 있다.
도 13 내지 도 18은 본 발명의 제 3 실시예에 따른 웨이퍼 레벨 패키지의 제조 방법을 설명하기로 한다. 본 발명의 제 3 실시예는 금속패턴을 형성하는 것을 제외하고 앞서 설명한 제 2 실시예와 동일한 방법일 수 있다. 이에 따라, 본 발명의 제 3 실시예에서 제 2 실시예와 반복되는 설명은 생략하기로 하며, 동일한 구성에 대해서는 동일한 참조번호를 부여하기로 한다.
도 13 내지 도 18을 참조하여, 본 발명의 제 3 실시예에 따른 웨이퍼 레벨 패키지의 제조 방법을 설명하기로 한다.
도 13을 참조하면, 웨이퍼 레벨 패키지를 제조하기 위해, 제 2 기판(120)상에 시드층(160a)을 형성한다. 상기 시드층(160a)은 증착법을 통해 형성할 수 있다. 상기 시드층(160a)은 Cu, Ti, Ni, TiW 및 Au 등으로 형성할 수 있다.
도 14를 참조하면, 상기 시드층(160a)을 식각하여 금속패턴(160)을 형성한다. 여기서, 상기 금속패턴(160)은 후술될 제 1 기판(110)의 제 2 영역(110b)과 대응되도록 형성될 수 있다. 구체적으로, 상기 금속패턴(160)을 형성하기 위해, 먼저 상기 시드층(160a)상에 레지스트 패턴을 형성한다. 이후, 상기 레지스트 패턴을 식각 마스크로 사용하여 상기 시드층(160a)을 식각하여 상기 금속패턴(160)을 형성할 수 있다.
도 15를 참조하면, 상기 금속패턴(160)을 시드로 사용한 도금공정을 통해 상기 금속패턴(160)상에 제 2 밀봉부재(140)를 형성한다. 여기서, 상기 제 2 밀봉부재(140)는 상기 제 1 용융온도보다 높은 제 2 용융온도를 가질 수 있다. 예컨대, 상기 제 2 용융온도는 100℃ 내지 1500℃의 범위를 가질 수 있다. 여기서, 상기 제 2 밀봉부재(140)는 Cu, Al, Bi, Au, Ni, Ag, Sn, In, 및 Pb 등과 같은 금속일 수 있다. 본 발명의 실시예에서, 상기 제 2 밀봉부재(140)는 도금 공정을 통해 형성하는 것으로 설명하였으나 이에 한정되는 것은 아니며 증착 공정을 통해 형성될 수도 있다.
도 16을 참조하면, 상기 제 1 기판(110)의 제 1 영역(110a)과 대응된 상기 제 2 기판(120)의 일부를 식각하여, 상기 제 2 영역(110b)과 대응된 상기 제 2 기 판(120)에는 돌출부(121)가 형성된다. 이에 따라, 상기 제 2 기판(120)은 상기 제 1 영역(110a)과 대응되어 배치되는 캐비티(122)를 형성할 수 있다.
도 17을 참조하면, 한편, 제 1 영역(110a)과 제 2 영역(110b)을 포함하는 제 1 기판(110)상에 상기 제 2 기판(120)이 마주하도록 얼라인한다. 여기서, 상기 제 1 기판(110)의 상기 제 1 영역(110a)에는 반도체 소자(115)가 실장되어 있다. 또한, 상기 제 2 영역(110b)에는 홈(114)이 형성되어 있고, 상기 홈(114)에 제 1 밀봉부재(130)가 형성되어 있다. 여기서, 상기 제 1 밀봉부재(130)는 상기 제 2 밀봉부재(140)에 비해 낮은 용융점을 갖는 금속이나 수지로 이루어질 수 있다.
이후, 얼라인된 제 1 및 제 2 기판(110,120)을 가열한다. 이로써, 상기 제 1 및 제 2 밀봉부재(130, 140)간의 본딩 반응이 이루어짐에 따라, 상기 제 1 및 제 2 기판(110,120)은 상기 반도체 소자를 밀봉하며 서로 합착된다.
도 18을 참조하면, 상기 제 2 영역(110b)의 내측에 배치된 다이싱 라인을 따라 다이싱하여 단위별로 분리하는 공정을 수행할 수 있다.
따라서, 본 발명의 실시예에서 금속패턴을 형성한 후, 상기 금속 패턴을 이용하여 제 2 밀봉부재를 형성함으로써 공정을 더욱 단순화시킬 수 있다.
이하, 도 19를 참조하여, 본 발명의 제 4 실시예에 따른 웨이퍼 레벨 패키지를 설명하기로 한다. 여기서, 본 발명의 제 4 실시예에서 앞서 설명한 제 1 실시예에서 제 2 밀봉부재를 제외하고 제 1 실시예에 따른 웨이퍼 레벨 패키지와 동일한 구성을 가지므로, 반복되는 설명은 생략하기로 한다.
도 19는 본 발명의 제 4 실시예에 따른 웨이퍼 레벨 패키지의 단면도이다.
도 19를 참조하면, 본 발명의 실시예에 따른 웨이퍼 레벨 패키지는 본 발명의 실시예에 따른 웨이퍼 레벨 패키지는 서로 마주하는 제 1 및 제 2 기판(110, 120)과, 상기 제 1 기판(110)상에 배치된 반도체 소자(115)와, 상기 반도체 소자(115)를 밀봉하기 위해 상기 제 1 및 제 2 기판(110,120)을 서로 합착하는 밀봉부재(230, 240)를 포함한다.
여기서, 상기 제 1 기판(110)은 제 1 영역(110a)과 상기 제 1 영역(110a)의 주변을 따라 홈(114)이 형성된 제 2 영역(110b)을 포함한다.
또한, 상기 제 2 기판(120)은 상기 제 1 영역(110a)과 대응된 캐비티(122)를 형성하기 위해 상기 제 2 영역(110b)과 대응된 돌출부(121)를 구비한다.
상기 밀봉부재(230, 240)는 서로 본딩하여 상기 제 1 기판(110)과 상기 제 2 기판(120)을 합착하는 제 1 및 제 2 밀봉부재(230, 240)를 포함한다.
상기 제 1 밀봉부재(230)는 상기 홈(114)에 배치된다. 상기 제 1 밀봉부재(230)는 상기 제 2 밀봉부재(240)에 비해 낮은 용융점을 갖는 수지 또는 금속으로 이루어질 수 있다. 여기서, 상기 제 2 밀봉부재(240)는 단일막의 금속으로 이루어질 수 있다. 이때, 상기 제 1 밀봉부재(230)가 용융된 상태에서 액상 반응을 통해 상기 제 2 밀봉부재(240)와 본딩된다. 이때, 상기 제 1 및 제 2 밀봉부재(230, 240)의 본딩에 의해 이루어짐에 따라, 상기 제 1 및 제 2 기판(110,120)은 상기 반도체 소자(115)를 밀봉하며 합착될 수 있다.
이에 더하여, 상기 제 1 기판(110)의 홈(114) 내측벽, 즉 상기 제 1 기 판(110)과 상기 제 1 밀봉부재(230) 사이에 금속층(250)을 더 구비할 수 있다.
따라서, 본 발명의 실시예에서 상기 제 2 밀봉부재를 단일막의 금속으로 형성하여, 공정을 더욱 단순화시킬 수 있다.
이하, 도 20을 참조하여, 본 발명의 제 5 실시예에 따른 웨이퍼 레벨 패키지를 설명하기로 한다. 여기서, 본 발명의 제 5 실시예에서 앞서 설명한 제 4 실시예에서 홈의 형성위치, 제 1 및 제 2 밀봉부재를 제외하고 제 4 실시예에 따른 웨이퍼 레벨 패키지와 동일한 구성을 가지므로, 반복되는 설명은 생략하기로 한다.
도 20은 본 발명의 제 5 실시예에 따른 웨이퍼 레벨 패키지의 단면도이다.
도 20을 참조하면, 본 발명의 실시예에 따른 웨이퍼 레벨 패키지는 서로 마주하는 제 1 및 제 2 기판(110,320)과, 상기 제 1 기판(110)상에 배치된 반도체 소자(115)와, 상기 반도체 소자(115)를 밀봉하기 위해 상기 제 1 및 제 2 기판(110,320)을 서로 합착하는 밀봉부재(330, 340)를 포함한다.
여기서, 상기 제 1 기판(110)은 제 1 영역(110a)과 상기 제 1 영역(110a)의 주변을 따라 배치된 제 2 영역(110b)을 포함한다.
또한, 상기 제 2 기판(320)은 상기 제 1 영역(110a)과 대응된 캐비티(322)를 형성하기 위해 상기 제 2 영역(110b)과 대응되어 돌출부(321)를 구비한다. 이때, 상기 돌출부(321)를 따라 홈(314)이 구비될 수 있다.
상기 밀봉부재(330, 340)는 제 1 및 제 2 밀봉부재(330, 340)를 포함한다.
여기서, 상기 제 1 밀봉부재(330)는 상기 제 2 영역(110b)의 상기 제 1 기 판(110)상에 배치된다. 이때, 상기 제 1 밀봉부재(330)는 단일막의 금속으로 이루어질 수 있다.
반면, 상기 제 2 밀봉부재(340)는 상기 홈(314)에 배치될 수 있다. 이때, 상기 제 2 밀봉부재(340)는 상기 제 1 밀봉부재(330)에 비해 낮은 용융온도를 갖는 금속이나 수지로 이루어질 수 있다. 이때, 상기 제 1 밀봉부재(330)가 용융된 상태에서 액상 반응을 통해 상기 제 2 밀봉부재(340)와 본딩된다. 이때, 상기 제 1 및 제 2 밀봉부재(330, 340)의 본딩에 의해, 상기 제 1 및 제 2 기판(110,320)은 상기 반도체 소자(115)를 밀봉하며 합착될 수 있다.
이에 더하여, 상기 홈(314)의 내측벽, 즉, 상기 제 2 기판(320)과 상기 제 2 밀봉부재(340)사이에 금속층(360)을 더 구비할 수 있다. 상기 금속층(360)은 상기 제 2 기판(320)과 상기 제 2 밀봉부재(340)간의 접촉 안정성을 향상시키는 역할을 할 수 있다.
따라서, 본 발명의 실시예에서와 같이 밀봉부재가 밀봉영역 이외의 영역으로 흘러가는 것을 방지하기 위한 홈은 제 2 기판상에 형성할 수도 있다.
도 1은 본 발명의 제 1 실시예에 따른 웨이퍼 레벨 패키지의 단면도이다.
도 2 내지 도 12는 본 발명의 제 2 실시예에 따른 웨이퍼 레벨 패키지의 제조 방법을 설명하기 도시한 단면도들이다.
도 13 내지 도 18을 참조하여, 본 발명의 제 3 실시예에 따른 웨이퍼 레벨 패키지의 제조 방법을 설명하기로 한다.
도 19는 본 발명의 제 4 실시예에 따른 웨이퍼 레벨 패키지의 단면도이다.
도 20은 본 발명의 제 5 실시예에 따른 웨이퍼 레벨 패키지의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 제 1 기판 110a : 제 1 영역
110b : 제 2 영역 114. 314 : 홈
115 : 반도체 소자 120, 320 : 제 2 기판
121 : 돌출부 122 : 캐비티
130, 230, 330 : 제 1 밀봉부재 140, 240, 340 : 제 2 밀봉부재
150, 250 : 금속층 160, 360 : 금속패턴
Claims (27)
- 제 1 영역과 상기 제 1 영역의 주변을 따라 홈이 형성된 제 2 영역을 포함하는 제 1 기판;상기 제 1 영역상에 배치된 반도체 소자;상기 홈에 배치된 제 1 밀봉부재;상기 제 1 영역과 대응된 캐비티를 형성하기 위해 상기 제 2 영역과 대응되어 돌출부를 구비하는 제 2 기판; 및상기 돌출부상에 배치되며 상기 제 1 밀봉부재와 본딩되어 상기 제 1 기판과 상기 제 2 기판을 서로 합착하는 제 2 밀봉부재;를 포함하는 웨이퍼 레벨 패키지.
- 제 1 항에 있어서,상기 제 1 밀봉부재는 제 1 용융온도를 가지며, 상기 제 2 밀봉부재는 상기 제 1 용융온도보다 높은 제 2 용융온도를 갖는 웨이퍼 레벨 패키지.
- 제 1 항에 있어서,상기 제 1 밀봉부재는 금속 또는 수지로 이루어진 웨이퍼 레벨 패키지.
- 제 1 항에 있어서,상기 제 2 밀봉부재는 금속으로 이루어진 웨이퍼 레벨 패키지.
- 제 1 항에 있어서,상기 제 1 기판은 저온 소성 세라믹 기판(LTCC : Low Temperature Co-fired Ceramic), 고온 소성 세라믹 기판(HTCC : High Temperature Co-fired Ceramic), PCB(Printed Circuit Board), 실리콘 기판, 유리 기판 및 쿼츠(quartz) 기판 중 어느 하나인 웨이퍼 레벨 패키지.
- 제 1 항에 있어서,상기 제 2 기판은 글라스 기판, 세라믹 기판, 실리콘 기판, 유리 기판 및 쿼츠(quartz) 기판 중 어느 하나인 웨이퍼 레벨 패키지.
- 제 1 항에 있어서,상기 제 2 밀봉부재는 상기 제 1 밀봉부재에 삽입되어 있는 웨이퍼 레벨 패 키지.
- 제 1 항에 있어서,상기 제 1 밀봉부재 하부의 상기 홈 내측벽에 금속층을 더 구비하는 웨이퍼 레벨 패키지.
- 제 1 항에 있어서,상기 제 2 밀봉부재 하부의 상기 제 2 기판상에 배치된 금속패턴을 더 구비하는 웨이퍼 레벨 패키지.
- 제 1 항에 있어서,상기 홈은 상기 제 1 기판의 에지를 따라 배치되는 웨이퍼 레벨 패키지.
- 반도체 소자가 배치된 제 1 영역과 상기 제 1 영역의 주변을 따라 홈이 형성된 제 2 영역을 포함하는 제 1 기판과 상기 제 1 기판과 마주하는 제 2 기판을 각각 제공하는 단계;상기 제 1 기판의 상기 홈에 제 1 밀봉부재를 형성하는 단계;상기 제 2 영역과 대응된 상기 제 2 기판상에 제 2 밀봉부재를 형성하는 단계;상기 제 2 영역과 대응되어 돌출부를 형성하여 상기 제 1 영역과 대응된 캐비티를 형성하는 단계; 및상기 반도체 소자를 밀봉하기 위해 상기 제 1 밀봉부재와 상기 제 2 밀봉부재를 본딩하여 상기 제 1 기판과 상기 제 2 기판을 합착하는 단계;를 포함하는 반도체 패키지의 제조 방법.
- 제 11 항에 있어서,상기 제 1 밀봉부재를 형성하는 단계 이전에 상기 홈에 금속층을 형성하는 단계를 더 포함하는 웨이퍼 레벨 패키지의 제조 방법.
- 제 11 항에 있어서,상기 제 1 밀봉부재는 제 1 용융온도를 가지며, 상기 제 2 밀봉부재는 상기 제 1 용융온도보다 높은 제 2 용융온도를 갖는 웨이퍼 레벨 패키지의 제조 방법.
- 제 11 항에 있어서,상기 제 1 기판은 저온 소성 세라믹 기판(LTCC : Low Temperature Co-fired Ceramic), 고온 소성 세라믹 기판(HTCC : High Temperature Co-fired Ceramic), PCB(Printed Circuit Board) 실리콘 기판, 유리 기판 및 쿼츠(quartz) 기판 중 어느 하나인 웨이퍼 레벨 패키지의 제조 방법.
- 제 11 항에 있어서,상기 제 2 기판은 글라스 기판, 세라믹 기판, 실리콘 기판, 유리 기판 및 쿼츠(quartz) 기판 중 어느 하나인 웨이퍼 레벨 패키지의 제조 방법.
- 제 11 항에 있어서,상기 제 2 밀봉부재를 형성하는 단계는상기 제 2 기판상에 시드층을 형성하는 단계;상기 시드층상에 제 1 레지스트 패턴을 형성하는 단계;상기 제 1 레지스트 패턴의 노출 영역과 대응된 상기 시드층상에 제 2 밀봉부재를 형성하는 단계; 및상기 제 2 밀봉부재를 덮는 제 2 레지스트 패턴을 형성하는 단계; 및상기 제 2 레지스트 패턴을 식각 마스크로 사용하여 상기 시드층을 식각하여 금속패턴을 형성하는 단계;를 포함하는 웨이퍼 레벨 패키지의 제조 방법.
- 제 11 항에 있어서,상기 제 2 밀봉부재를 형성하는 단계는상기 제 2 기판상에 시드층을 형성하는 단계;상기 시드층상에 레지스트 패턴을 형성하는 단계;상기 레지스트 패턴을 식각 마스크로 사용하여 상기 시드층을 식각하여 금속 패턴을 형성하는 단계;상기 금속패턴상에 제 2 밀봉부재를 형성하는 단계;를 포함하는 웨이퍼 레벨 패키지의 제조 방법.
- 제 11 항에 있어서,상기 합착된 제 1 및 제 2 기판을 단위별로 다이싱하는 단계를 더 포함하는 웨이퍼 레벨 패키지의 제조 방법.
- 제 18 항에 있어서,상기 다이싱 공정은 상기 제 2 영역의 내측에 배치된 다이싱 라인을 따라 수행하는 웨이퍼 레벨 패키지의 제조 방법.
- 제 1 영역과 상기 제 1 영역의 주변을 따라 배치된 제 2 영역을 포함하는 제 1 기판;상기 제 1 영역상에 배치된 반도체 소자;상기 제 2 영역상에 배치된 제 1 밀봉부재;상기 제 1 영역과 대응된 캐비티를 형성하기 위해 상기 제 2 영역과 대응되어 돌출부를 구비하는 제 2 기판;상기 돌출부에 배치된 홈; 및상기 홈에 배치되며 상기 제 1 밀봉부재와 접합하여 상기 제 1 기판과 상기 제 2 기판을 합착하는 제 2 밀봉부재;를 포함하는 웨이퍼 레벨 패키지.
- 제 20 항에 있어서,상기 제 1 밀봉부재는 금속 패턴으로 이루어진 웨이퍼 레벨 패키지.
- 제 20 항에 있어서,상기 홈 내부에 배치된 금속층을 더 포함하는 웨이퍼 레벨 패키지.
- 제 20 항에 있어서,상기 제 2 밀봉부재는 금속 또는 수지로 이루어진 웨이퍼 레벨 패키지.
- 제 20 항에 있어서,상기 제 1 밀봉부재는 상기 제 2 밀봉부재에 비해 높은 용융온도를 갖는 웨이퍼 레벨 패키지.
- 서로 마주하는 제 1 및 제 2 기판;상기 제 1 기판상에 배치된 반도체 소자; 및상기 반도체 소자를 밀봉하기 위해 상기 제 1 및 제 2 기판을 서로 합착하는 밀봉부재;를 포함하며,상기 제 1 및 제 2 기판 중 어느 하나의 기판에 상기 밀봉부재가 충진되기 위한 홈을 구비하는 웨이퍼 레벨 패키지.
- 제 25 항에 있어서,상기 홈은 상기 제 1 기판상에 형성되며, 상기 제 2 기판은 상기 홈과 대응된 돌출부를 구비하는 웨이퍼 레벨 패키지.
- 제 25 항에 있어서,상기 제 2 기판은 상기 밀봉부재와 대응된 돌출부를 구비하며, 상기 홈은 상기 돌출부에 형성되는 웨이퍼 레벨 패키지.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090008717A KR100992582B1 (ko) | 2009-02-04 | 2009-02-04 | 웨이퍼 레벨 패키지 및 이의 제조 방법 |
| US12/382,907 US20100193940A1 (en) | 2009-02-04 | 2009-03-26 | Wafer level package and method of manufacturing the same |
| JP2009089168A JP2010183045A (ja) | 2009-02-04 | 2009-04-01 | ウエハレベルパッケージ及びその製造方法 |
| JP2011179451A JP2011228754A (ja) | 2009-02-04 | 2011-08-19 | ウエハレベルパッケージ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090008717A KR100992582B1 (ko) | 2009-02-04 | 2009-02-04 | 웨이퍼 레벨 패키지 및 이의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100089461A KR20100089461A (ko) | 2010-08-12 |
| KR100992582B1 true KR100992582B1 (ko) | 2010-11-05 |
Family
ID=42397015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090008717A KR100992582B1 (ko) | 2009-02-04 | 2009-02-04 | 웨이퍼 레벨 패키지 및 이의 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20100193940A1 (ko) |
| JP (2) | JP2010183045A (ko) |
| KR (1) | KR100992582B1 (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8806743B2 (en) * | 2012-08-07 | 2014-08-19 | Excelitas Technologies Singapore Pte. Ltd | Panelized process for SMT sensor devices |
| CN105319392A (zh) * | 2014-07-31 | 2016-02-10 | 精工爱普生株式会社 | 物理量传感器及其制造方法、电子设备及移动体 |
| DE102015108494B4 (de) * | 2015-05-29 | 2024-01-18 | OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung | Verfahren zum Herstellen eines Gehäusedeckels und Verfahren zum Herstellen eines optoelektronischen Bauelements |
| US10861665B1 (en) * | 2019-10-04 | 2020-12-08 | Rosemount Aerospace Inc. | Inert environment fusible links |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002110833A (ja) * | 2000-10-04 | 2002-04-12 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| US6933537B2 (en) * | 2001-09-28 | 2005-08-23 | Osram Opto Semiconductors Gmbh | Sealing for OLED devices |
| US7581443B2 (en) * | 2005-07-20 | 2009-09-01 | The Boeing Company | Disc resonator gyroscopes |
| JP4511278B2 (ja) * | 2004-08-11 | 2010-07-28 | 三洋電機株式会社 | セラミックパッケージ |
| JP2007060593A (ja) * | 2005-07-29 | 2007-03-08 | Kyocera Kinseki Corp | 圧電デバイス及びその製造方法 |
| JP4816050B2 (ja) * | 2005-12-13 | 2011-11-16 | 大日本印刷株式会社 | センサーパッケージおよびその製造方法 |
| JP4798222B2 (ja) * | 2006-04-07 | 2011-10-19 | 株式会社村田製作所 | 電子部品の接合構造およびその製造方法 |
| JP2008218811A (ja) * | 2007-03-06 | 2008-09-18 | Hitachi Metals Ltd | 機能素子パッケージ |
| JP2008311306A (ja) * | 2007-06-12 | 2008-12-25 | Olympus Corp | 気密封止パッケージ |
-
2009
- 2009-02-04 KR KR1020090008717A patent/KR100992582B1/ko not_active IP Right Cessation
- 2009-03-26 US US12/382,907 patent/US20100193940A1/en not_active Abandoned
- 2009-04-01 JP JP2009089168A patent/JP2010183045A/ja active Pending
-
2011
- 2011-08-19 JP JP2011179451A patent/JP2011228754A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| JP2010183045A (ja) | 2010-08-19 |
| JP2011228754A (ja) | 2011-11-10 |
| US20100193940A1 (en) | 2010-08-05 |
| KR20100089461A (ko) | 2010-08-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6528344B2 (en) | Chip scale surface-mountable packaging method for electronic and MEMS devices | |
| US7605466B2 (en) | Sealed wafer packaging of microelectromechanical systems | |
| US20110115036A1 (en) | Device packages and methods of fabricating the same | |
| TWI551199B (zh) | 具電性連接結構之基板及其製法 | |
| JP2008047914A (ja) | 低アスペクト比のウエハ貫通ホールを使用したウエハレベルのパッケージング方法 | |
| JP2004209585A (ja) | 電子デバイス及びその製造方法 | |
| JP2006210756A (ja) | 電子装置及びその製造方法 | |
| KR100927120B1 (ko) | 반도체 소자 패키징 방법 | |
| JP2010283349A (ja) | 熱的および電気的伝導のパッケージのふたを含む集積回路パッケージ | |
| WO2004051744A2 (en) | Mems control chip integration | |
| TWI667190B (zh) | 封裝方法及相關的封裝結構 | |
| WO2011125935A1 (ja) | 半導体装置及びその製造方法 | |
| CN101983424A (zh) | 半导体封装体及其制造方法 | |
| US20110180930A1 (en) | Wiring board, manufacturing method of the wiring board, and semiconductor package | |
| JP2009188402A (ja) | 気密パッケージデバイス、および少なくとも１つのデバイスをウェハレベルで気密パッケージングするための方法 | |
| KR100992582B1 (ko) | 웨이퍼 레벨 패키지 및 이의 제조 방법 | |
| CN106252308B (zh) | 晶片封装体与其制备方法 | |
| US9502344B2 (en) | Wafer level packaging of electronic device | |
| US20040166662A1 (en) | MEMS wafer level chip scale package | |
| TW201630141A (zh) | 晶片封裝 | |
| US6285085B1 (en) | Semiconductor device, method of fabricating the same and structure for mounting the same | |
| WO2011081130A1 (ja) | 半導体ウエハ及び半導体装置並びに半導体装置の製造方法 | |
| KR100872404B1 (ko) | 웨이퍼 본딩 패키징 방법 | |
| KR102655387B1 (ko) | 웨이퍼 레벨 반도체 칩 패키징 방법 및 그를 이용한 웨이퍼 레벨 반도체 칩 패키징 구조체 | |
| JP2012079935A (ja) | 複合基板の製造方法、及び複合基板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130916 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20141001 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20151005 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |