CN1705047A - 积层电容器 - Google Patents

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Abstract

积层电容器具有多个内电极，每个内电极具有相同的连续形状并有一对彼此平行延伸的平行部分。使每个内电极的第一和第二端沿多个介电层叠置的方向被形成在与其它内电极不同的位置处。每个内电极的宽度W1从第一端到第二端实质为均一的，通过所述宽度的中央从第一端到第二端的路径长度为L，使长度L和宽度W1满足表示式8≤L/W1≤33。采用这种结构，可使积层电容器的等效串联电阻(ESR)保持在适宜的范围内，同时使得能够得到所需的ESR值。

Description

积层电容器
技术领域
本发明涉及积层电容器，具体地说，涉及一种能够容易得到所需等效串联电阻值的积层电容器。
背景技术
近年来，数字电子设备中装设的中央处理单元(CPU)已转向低压高负载电流发展。于是，在对CPU供电的电源中，难于把电源脉动保持在为快速改变加给CPU的负载电流所能允许的范围内。
图1表示普通CPU203所用电源电路200。该电源电路200包括：被称作去耦电容器的积层陶瓷电容器201，它与电源202相连。所述积层电容器201提供等效串联电阻(ESR)和等效串联电感(ESL)。从电源202流向CPU203的负载电流I瞬变期间，电流从积层电容器201加给CPU203，以调节电源202中的电源脉动。
此外，随着当今CPU的工作频率不断提高，就增大了对于较大负载电流和快速瞬时响应的需求。积层电容器201的ESR和ESL对电源202中的电压脉动有较大的影响。本领域公知的是，通过减小ESL同时增大ESR，可以减小ESR和ESL对电源202中电压脉动的影响。已经提出多种类型的能够减小ESL同时增大ESR的积层电容器。
譬如，日本未审专利申请公开No.2002-164256提出一种积层电容器。这种积层电容器具有介电元件，该元件具有多层叠置的片状介电层、安置在相邻介电层之间的夹层电极，以及多个与每一个夹层电极相连的外电极。每个夹层电极都被构造成一个内电极和一个引出电极的形式。每个内电极实质被制成具有一对平行部分的相同连续形状，所述一对平行部分彼此平行地延伸着。各内电极的第一和第二端的位置对于沿各介电层叠置方向的各电极是不同的。另外，多个引出电极从每个内电极的第一端延伸到外电极，并与各外电极相连。
然而，在各种普通的积层电容器不断被减小ESL并增大ESR的同时，它们难于将所述ESR设定成与规定的ESL相适应的值。如果对于规定的ESL值而言ESR值太小，可能会发生阻尼振荡；如果太大，则使充电/放电电流受到抑制。
发明内容
鉴于上述问题，本发明的目的在于提供一种积层电容器，它能够控制ESR值，能够容易地对规定的ESL值设定最佳ESR值，还能进一步抑制电源中的电压脉动。
为实现本发明的这一目的以及其它目的，提供一种积层电容器，包括：介电元件、多个内电极、多个引出电极和多个外电极。所述介电元件具有多层被叠置的片状介电层，并具有外表面。每个内电极被设置在相邻介电层之间并在所述介电元件内。每个内电极成具有第一端和第二端的细长形状，并且从第一端到第二端的长度为L，与长度L方向正交的宽度为W。每个引出电极设置在每个内电极的第一端上，把内电极引向介电元件的外表面。每个外电极经每个引出电极与每个内电极相连。长度L是内电极沿着宽度W的中央的长度，并将各内电极的长度L和宽度W设定成满足8≤L/W≤33。
附图说明
阅读以下结合附图对优选实施例的描述，将使本发明的上述以及其它目的、特点和优点变得愈为清晰，其中：
图1是采用普通积层陶瓷电容器时CPU的电源电路的等效电路图；
图2是本发明第一实施例积层电容器的透视图；
图3是第一实施例积层电容器的分解透视图；
图4是采用第一实施例积层电容器时电源电路的电路图；
图5是图4电源电路的等效电路图；
图6是表示在规定范围内响应(长度L/宽度W)比值变化的ESR变化曲线；
图7是本发明第二实施例积层电容器的透视图；
图8是第二实施例积层电容器的分解透视图。
具体实施方式
以下将参照图2-5描述本发明第一实施例的积层电容器。如图2和3所示，积层电容器1包括：由多层被叠置的片状介电层2A-2I形成的介电元件2、设置在相邻介电层2A-2I之间的第一至第八电极10-17，以及八个外电极20-27，它们分别与第一至第八电极10-17相连。
通过沿叠置方向烧结作为陶瓷坯片的介电层2A-2I制成介电层2。将第一至第八电极10-17设置在每个介电层2B-2I上，但不在介电层2A上。由基本金属(base metal)比如镍或镍合金、铜或铜合金，或者具有以这些金属之一为主要组分的金属合金制成第一至第八电极10-17。给第一至第八电极10-17分别设置内电极10A-17A以及引出电极10B-17B。
使每个内电极10A-17A形成为分别具有一对平行部分10A1-17A1的连续形状，它们彼此平行地延伸。每个内电极10A-17A的形状实质为相同的。另外，各内电极10A-17A一端(第一端)的位置互不相同，并且各内电极10A-17A另一端(第二端)的位置也互不相同。将每个内电极10A-17A制成从第一端到第二端部具有实质为均一的宽度W1，并且长度L的路径沿着宽度W1的中央从第一端到第二端(图3中的虚线所示)。图3中只对内电极10A示出宽度W1。长度L和宽度W1的尺寸满足表示式8≤L/W1≤33，并且宽度W1大于或等于100μm。
每个引出电极10B-13B分别从内电极10A-13A的一端伸出，并从沿介电层2B-2E的叠置方向不互相重叠的位置延伸到外电极20-23。每个引出电极14B-17B也分别从内电极14A-17A的一端伸出，并从沿介电层2F-2I的叠置方向不互相重叠的位置延伸到在外电极20-23相对侧的外电极24-27。如图3所示，引出电极10B-17B的宽度W2满足表示式W1≥W2。图3中只示出引出电极10B的宽度W2。
外电极20-23形成于介电元件2的三个外表面上，并分别连接到引出电极10B-13B，但彼此分开。其余外电极24-27在与外电极20-23相对的位置处也形成于介电元件2的三个外表面上，并分别与引出电极14B-17B相连，但彼此分开。通过将外电极20、22、24和26与电源31相连以及将外电极21、23、25和27接地，把具有如此结构的积层电容器1结合到电源电路30中，比如图4所示的电路，从而使内电极10A-17A构成电容器。电源31给CPU32提供负载电流I。
图5表示电源电路30的等效电路。如图5所示，积层电容器1本身包括等效串联电阻(ESR)和等效串联电感(ESL)。电源31给CPU32提供负载电流I。但在负载电流I瞬变期间，积层电容器1给CPU32提供电流，从而抑制电源31的电压变化。与此同时，内电极10A-17A中的电流沿着图3中各箭号所示的方向流动。
接下去将说明把长度L和宽度W1构造成满足表示式8≤L/W1≤33的理由。如图6所示，研究具有8个内电极之积层电容器1的ESR变化的结果表明，当比值L/W1在规定的范围内变化时，ESR的变化几乎与比值L/W1的变化成正比。当比值L/W1小于8时，ESR变得小于200mΩ。如果ESR小于200mΩ，在电源电路30中到电源31去的负载电流开始突然地脉动，引起阻尼振荡，并使它不能对电源31提供稳定的供电。因此，须将L/W1设定为8或更大。
另一方面，如果L/W1超过33，则ESR变得大于800mΩ。当ESR大于800mΩ时，电压的响应变得不良，电压不会瞬间升高到快速改变对CPU32的负载电流，使得不能对电源31提供稳定的供电。另外，如果L/W1大于33，则内电极10A-17A会非常的细而长，制作积层电容器1的过程中在介电层2B-2I上印制内电极10A-17A时，会招致损坏和断线。因此，须将L/W1设定为33或更小。
如上所述，提供把长度L和宽度W1设定得满足表示式8≤L/W1≤33，可使ESR保持在适宜的范围内。此外，由于按照这种构成ESR几乎与L/W1的成正比(参见图6)，所以能够容易得到规定的ESR值。再有，每个内电极10A-17A的形状实质为相同的，同时，各内电极10A-17A中的电流沿所述叠置方向彼此相邻地按相反方向流动。于是，流过相邻内电极的电流所产生的磁通量有效地互相削弱，使得能够减小积层电容器1中的ESL。
此外，由于在使用期间各内电极10A-17A中的电流沿图3中各箭号所示的方向流动，所以，电流在每对平行部分10A1-17A1内沿相反的方向流动。于是，由这些平行部分中的电流所产生的磁通量有效地互相削弱，使得能够更多地减小积层电容器1中的ESL。按照这种方式，本实施例既能减小积层电容器1中的ESL，同时也易于设定最佳的ESR，从而能更为有效地抑制电源31中的电压脉动。
各内电极10A-17A具有连续的形状(折返回环形状)，形成一对平行部分10A1-17A1，使得能够减少积层电容器1的长度。另外，由于将各内电极10A-17A的宽度W1设定得大于100μm，于是，在制作积层电容器1的过程中就可以把各内电极10A-17A印制在介电层2B-2I上，而不会使印制精度下降，也不会发生内电极10A-17A的断线。通过把引出电极10B-17B的宽度W2构造成比内电极10A-17A的宽度W1窄，就可以在相邻的内电极10A-17A之间保持足够的间隔，从而防止在装配积层电容器1时发生焊接桥。
接下去将参照图7和8描述本发明第二实施例的积层电容器。
如图7和8所示，积层电容器101包括：由多层被叠置的片状介电层102A-102E形成的介电元件102、设置在相邻介电层102A-102E之间的第一至第四电极110-113，以及四个外电极120-123，它们分别与第一至第四电极110-113相连。介电层102A-102E与第一实施例的介电层2A，2B，2E，2F和2I对应，第一至第四电极110-113与第一实施例的第一、第四、第五和第八电极10，13，14和17对应。另外，外电极120-123与第一实施例的外电极20，23，24和27对应。
以与第一实施例介电元件2同样的方法制作介电元件102。另外，第一至第四电极110-113分别包括实质为矩形形状的内电极110A-113A，以及引出电极110B-113B。每个内电极110A-113A被做成从纵向的一端到另一端实质为均一宽度W1，并在宽度的中央从一端到另一端的路径长度为L(图8中的虚线所示)。图8中只对内电极110A示出宽度W1和长度L。把长度为L和宽度W1设定得满足8≤L/W1≤33，并且W1≥100μm。图8中还示出引出电极110B-113B的宽度为W2，满足表示式W1≥W2。图8中只对引出电极110B示出宽度W2。
通过将外电极120和122连接到电源31并使外电极121和123接地，以便构成具有内电极110A-113A的电容器，第二实施例的积层电容器101被用于图4所示第一实施例中的相同电源电路。正如第一实施例的积层电容器1那样，积层电容器101也提供ESR和ESL(参见图5)。在从电源31提供给CPU32负载电流I瞬间变化以便调节电源31中的电压变化期间，积层电容器101对CPU32提供电流。与此同时，电流按图8中各箭号所示的方向流过内电极110A-113A。
通过有如上述第一实施例的积层电容器1那样，把积层电容器101的长度L和宽度W1构造成满足表示式8≤L/W1≤33，积层电容器1能够把ESR保持在适宜的范围内。另外，由于有如图6所示那样，ESR几乎与L/W1的成正比，所以能够容易得到规定的ESR值。每个内电极110A-113A的形状实质都相同，以致电流在相邻内电极110A-113A中沿相反的方向流动，从而减小了积层电容器101中的ESL。按照这种方式，第二实施例不仅能够减小积层电容器101的ESL，而且还能容易地设定适宜的ESR，以进一步调节电源31中的电压。
由于将内电极110A-113A宽度W1设定得大于100μm，在制作积层电容器101的过程中把内电极110A-113A印制在介电层102B和102E上时，这种设计不会造成印制精度下降，也不会引起内电极110A-113A断线。此外，通过把引出电极110B-113B的宽度W2设定成比内电极110A-113A的宽度W1窄，就可以在相邻的内电极110A-113A之间保持足够的间隔，从而防止在装配积层电容器101时发生焊接桥。
虽然已参照其特定实施例详细描述了本发明，但对于那些熟悉本领域的人应能理解，可以作出多种改型和变换，而不脱离本发明的精髓；其范围由所附各权利要求限定。例如，可在第一实施例的积层电容器1中与介电层2H相对的介电层2I一侧上，提供与介电层2B-2I类似的附加介电部件，并在所增加的介电部件中使外电极20-27延伸到与介电层2I相应的层。

Claims (5)

1.一种积层电容器，它包括：
介电元件，具有多层被叠置的片状介电层，并具有外表面；
多个内电极，每个内电极被设置在相邻介电层之间并在所述介电元件内，每个内电极成具有第一端和第二端的细长形状，并且从第一端到第二端的长度为L，与长度L方向正交的宽度为W；
多个引出电极，每个引出电极设置在每个内电极的第一端上，把内电极引向介电元件的外表面；以及
多个外电极，每个外电极经每个引出电极与每个内电极相连；
其中，所述长度L是内电极沿着宽度W中央的长度，并将各内电极的长度L和宽度W设定成满足8≤L/W≤33。
2.如权利要求1所述的积层电容器，其中，每个内电极至少具有一组彼此平行延伸的平行部分。
3.如权利要求1所述的积层电容器，其中，与引出电极延伸方向正交的各引出电极宽度比各内电极的宽度W窄。
4.如权利要求1所述的积层电容器，其中，各内电极的宽度W大于或等于100μm。
5.如权利要求1所述的积层电容器，其中，互相邻近叠置的各内电极的形状实质相同，但极性相反。
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