KR100702639B1

KR100702639B1 - 적층 캐패시터

Info

Publication number: KR100702639B1
Application number: KR1020050045154A
Authority: KR
Inventors: 마사아키 도가시
Original assignee: 티디케이가부시기가이샤
Priority date: 2004-05-31
Filing date: 2005-05-27
Publication date: 2007-04-02
Also published as: CN100433211C; CN1705047A; US20050264977A1; TW200540889A; JP4086812B2; US6970342B1; KR20060046236A; TWI255475B; JP2005347314A

Abstract

서로 평행하게 연장된 한 쌍의 평행부를 가지고 있으며 일련의 형상으로 서로 유사한 형상을 가진 내부 전극들로 구성된 적층 캐패시터가 개시된다. 각각의 내부 전극의 일단부 및 타단부는 유전체층의 적층 방향에 있어서 다른 내부 전극의 단부의 위치와는 다른 위치에 형성된다. 각각의 내부 전극은 일단부로부터 타단부까지 실질적으로 균일한 폭(W1)과, 일단부로부터 타단부로 폭(W1)의 중심을 통해 연장되는 경로의 길이(L)를 갖는데, 길이(L)와 폭(W1)은 8≤L/W1≤33을 충족시킨다. 이러한 구성에서, 적층 캐패시터의 등가 직렬 저항(ESR)은 적절한 범위 내에 유지될 수 있어, 원하는 값의 ESR을 얻을 수 있다.

유전체층, 외면, 유전체 소자, 내부 전극, 인출 전극, 외부 전극, 평행부.

Description

적층 캐패시터{MULTILAYER CAPACITOR}

도 1은 종래의 적층 세라믹 캐패시터(multilayer ceramic capacitor)를 적용할 때 CPU의 전력 공급 회로에 대한 등가회로를 도시하는 도면이다.

도 2는 본 발명의 제1 실시예에 따른 적층 캐패시터의 사시도이다.

도 3은 제1 실시예에 따른 적층 캐패시터의 분해 사시도이다.

도 4는 제1 실시예에 따른 적층 캐패시터를 적용할 때 전력 공급 회로의 회로도이다.

도 5는 도 4의 전력 공급 회로에 대한 등가회로의 회로도이다.

도 6은 소정 범위 내에서의 비율(길이(L)/폭(W1))의 변화에 따른 ESR의 변화를 도시하는 그래프이다.

도 7은 본 발명의 제2 실시예에 따른 적층 캐패시터의 사시도이다.

도 8은 제2 실시예에 따른 적층 캐패시터의 분해 사시도이다.

일본국 특허공개공보 제2002-164256호

본 발명은 적층 캐패시터(multilayer capacitor)에 관한 것으로서, 특히 소정값의 등가 직렬 저항을 용이하게 얻을 수 있는 적층 캐패시터에 관한 것이다.

근래에, 디지털 전자 기기에 설치되는 중앙 처리 장치(CPU)에 있어서 저전압화가 진행되는 한편 부하 전류는 증대하고 있다. 따라서, CPU에 전력을 공급하는 전원에서, CPU에 공급되는 부하 전류의 급격한 변화에 대해 전압 변동을 허용치 내에 유지하는 것이 어렵다.

도 1은 CPU(203)용 종래의 전원 회로(200)를 나타낸다. 디커플링 캐패시터라고 지칭되는 적층 세라믹 캐패시터(201)가 전원(202)에 접속된다. 적층 캐패시터(201) 자체는 등가 직렬 저항(ESR) 및 등가 직렬 인덕턴스(ESL)를 구비한다. 전원(202)으로부터 CPU(203)로 흐르는 부하 전류(I)의 과도적 변동 시에, 전류는 전원(202)의 전압 변동을 억제하기 위해 적층 캐패시터(201)로부터 CPU(203)로 공급된다.

또한, 현재의 CPU의 동작 주파수가 계속 증가함에 따라, 더욱 큰 부하 전류와 신속한 과도 응답성에 대한 요구가 증대하고 있다. 적층 캐패시터(201)의 ESR 및 ESL은 전원(202)의 전압 변동에 큰 영향을 준다. 전원(202)의 전압 변동에 대한 ESR 및 ESL의 영향은 ESL을 감소시키고 ESR을 증가시킴으로써 감소될 수 있다는 것이 본 기술분야에서 공지되었다. ESL을 감소시키고 ESR을 증가시킬 수 있는 적층 캐패시터의 여러 가지 형상이 제안되었다.

예를 들면, 일본국 무심사 특허공개공보 제2002-164256호는 적층 캐패시터를 제안하고 있다. 적층 캐패시터는, 시트 모양의 유전체층을 여러 개 적층시킨 유전 체 소자, 인접 유전체층 사이에 배치된 전극, 및 각각의 전극에 접속된 복수의 외부 전극을 구비한다. 각각의 전극은 내부 전극 및 인출 전극(extraction electrode)을 구비한다. 각각의 내부 전극은 서로 평행하게 연장된 한 쌍의 평행부를 가진 일련의 형상으로 서로 유사한 형상을 가진다. 내부 전극의 일단부와 타단부의 위치는 유전체층의 적층 방향에 있어서 각각의 전극에 대해 다르다. 또한, 인출 전극은 각각의 내부 전극의 일단부로부터 외부 전극으로 연장되고, 외부 전극에 접속된다.

그러나, 종래의 적층 캐패시터가 성공적으로 ESL을 감소시키고 ESR을 증가시킨 반면에, ESR을 소정 ESL에 적합한 값으로 설정하는 데에 어려움을 갖는다. ESR 값이 소정 ESL 값에 대해 너무 작으면, 링잉(ringing)이 발생할 수 있고, 너무 크면, 충전/방전 전류가 저해된다.

상술한 점을 감안하여, 본 발명의 목적은 ESR 값을 제어할 수 있고, 소정 ESL 값에 대해 최적 ESR 값을 용이하게 설정할 수 있으며, 전원의 전압 변동을 억제할 수 있는 적층 캐패시터를 제공하는 것이다.

본 발명의 이러한 목적 및 다른 목적은 유전체 소자, 내부 전극, 인출 전극, 및 외부 전극을 포함하는 적층 캐패시터를 제공함으로써 달성된다. 유전체 소자는 적층된 시트 형상의 유전체층과 외면을 가진다. 내부 전극은 각각 상기 유전체 소자 내에서 인접하는 상기 유전체층 사이에 배치된다. 내부 전극은 각각 일단부와 타단부를 가진 세장형(elongated shape)으로 되어 있고, 상기 일단부로부터 상기 타단부까지의 길이(L)와 상기 길이(L)의 방향에 대해 수직인 폭(W)을 가진다. 인출 전극은 각각 상기 내부 전극 각각의 상기 일단부에 각각 배치되어 상기 내부 전극을 상기 유전체 소자의 상기 외면으로 인출한다. 외부 전극은 각각 상기 인출 전극 각각을 거쳐 상기 내부 전극 각각에 접속되어 있다. 상기 길이(L)는 상기 폭(W)의 중앙에 있어서 상기 내부 전극의 길이이며, 상기 내부 전극의 상기 길이(L)와 상기 폭(W)은 8≤L/W≤33이도록 설정되어 있다.

본 발명의 제1 실시예에 따른 적층 캐패시터를 도 2 내지 도 5를 참조하여 설명한다. 도 2 및 도 3에 나타나 있듯이, 적층 캐패시터(1)는, 적층된 시트 모양의 유전체층(2A∼2I)의 유전체 소자(2), 인접 유전체층(2A-2I) 사이에 배치된 8개의 제1 내지 제8 전극(10-17), 및 제1 내지 제8 전극(10-17)에 각각 접속된 8개의 외부 전극(20-27)을 포함한다.

유전체 소자(2)는 적층된 형태의 세라믹 그린 시트(ceramic green sheet)인 유전체층(2A-2I)을 소결시킴으로써 제조된다. 제1 내지 제8 전극(10-17)은 유전체층(2B-2I) 상에 배치되지만 유전체층(2A) 상에는 배치되지 않는다. 제1 내지 제8 전극(10-17)은 니켈 또는 니켈 합금, 구리 또는 구리 합금, 또는 이러한 금속 중 하나를 주 성분으로 가진 금속 합금과 같은 베이스 금속으로 형성된다. 제1 내지 제8 전극(10-17)에는 각각의 내부 전극(10A-17A)과 인출 전극(10B-17B)이 제공된다.

내부 전극(10A-17A) 각각은 서로 평행하게 연장되는 한 쌍의 평행부(10A1- 17A1)를 가진 일련의 형상으로 서로 유사한 형상으로 형성된다. 또한, 내부 전극(10A-17A)의 한 단부(일단)의 위치는 서로 다르고, 내부 전극(10A-17A)의 다른 단부(타단)의 위치도 서로 다르다. 내부 전극(10A-17A) 각각은 일단부로부터 타단부까지 실질적으로 균일한 폭(W1)을 가지며, 일단부로부터 타단부까지 폭(W1)의 중심을 따라 연장되는 길이(L)의 경로(도 3에서 점선으로 표시됨)를 가진다. 폭(W1)은 도 3에서 내부 전극(10A)에 대해서만 표시되었다. 길이(L)와 폭(W1)의 크기는 8≤L/W1≤33이고, 폭(W1)은 100μm보다 크거나 같다.

인출 전극(10B-13B)은 각각 내부 전극(10A-13A)의 한 단부로부터 연장되며, 유전체층(2B-2E)의 적층 방향에 있어서 서로 중첩하지 않는 위치로부터 외부 전극(20-23)으로 연장된다. 인출 전극(14B-17B) 역시 각각 내부 전극(14A-17A)의 한 단부로부터 연장되며, 유전체층(2F-2I)의 적층 방향에 있어서 서로 중첩하지 않는 위치로부터 외부 전극(20-23)의 반대쪽에 있는 외부 전극(24-27)으로 연장된다. 도 3에 나타나 있듯이, 인출 전극(10B-17B)은 W1≥W2를 충족시키는 폭(W2)을 가진다. 폭(W2)은 도 3에서 인출 전극(10B)에 대해서만 표시되었다.

외부 전극(20-23)은 유전체 소자(2)의 3개의 외면 상에 형성되고, 각각 인출 전극(10B-13B)에 접속되지만, 서로 분리된다. 나머지 외부 전극(24-27)은 외부 전극(20-23)에 반대되는 위치에서 유전체 소자(2)의 3개의 외면 상에 형성되고, 각각 인출 전극(14B-17B)에 접속되지만, 서로 분리된다. 이러한 구조를 가진 적층 캐패시터(1)는 외부 전극(20, 22, 24, 26)을 전원(31)에 접속시키고 외부 전극(21, 23, 25, 27)을 접지에 접속시킴으로써 도 4에 나타낸 것과 같은 전력 공급 회로(30)에 합체되어, 내부 전극(10A-17A)은 캐패시터를 구성한다. 전원(31)은 CPU(32)에 부하 전류(I)를 공급한다.

도 5는 전력 공급 회로(30)의 등가 회로를 나타낸다. 도 5에 나타나 있듯이, 적층 캐패시터(1) 자체는 등가 직렬 저항(ESR)와 등가 직렬 인덕턴스(ESL)를 포함한다. 전원(31)은 CPU(32)에 부하 전류를 공급한다. 그러나, 부하 전류(I)의 과도기 변화 동안에, 적층 캐패시터(1)는 CPU(32)에 전류를 공급하여, 전원(31)의 전압 변화를 억제한다. 이 때에, 내부 전극(10A-17A) 내의 전류는 도 3에서 화살표로 표시된 방향으로 흐른다.

다음에, 길이(L)와 폭(W1)을 8≤L/W1≤33을 충족시키도록 구성하는 이유를 설명한다. 8개의 내부 전극을 가지는 적층 캐패시터(1)의 ESR의 변화를 조사한 결과는, L/W1이 도 6에 도시된 소정 범위에서 변화될 때, ESR의 변화는 비율(L/W1)의 변화에 거의 직접 비례하는 것을 보여준다. L/W1이 8보다 작을 때, ESR은 200mΩ보다 작게 된다. ESR이 200mΩ보다 작으면, 전원(31)에 대한 부하 전류는 전력 공급 회로(30)에서 갑자기 변동하기 시작하여, 링잉을 야기시하고, 전원(31)에 안정된 전력을 공급하지 못하게 한다. 따라서, L/W1은 8 이상으로 설정되었다.

한편, 비율(L/W1)이 33을 초과하면, ESR은 800mΩ보다 크게 된다. ESR이 800mΩ보다 클 때, 전압의 응답성은 불량하게 되고, CPU(32)에로의 부하 전류의 급격한 변화에 대해 전압이 순간적으로 상승하지 못해, 전원(31)에 안정된 전력을 공급하지 못하게 한다. 또한, 비율(L/W1)이 33보다 크면, 내부 전극(10A-17A)은 매우 길고 얇아서, 적층 캐패시터(1)를 제조하는 프로세스에서 유전체층(2B-2I) 상에 내부 전극(10A-17A)을 인쇄할 때 마모 및 파괴를 일으킨다. 따라서, 비율(L/W1)은 33보다 작거나 같게 설정되었다.

상기와 같이, 길이(L)와 폭(W1)을 8≤L/W1≤33을 충족시키도록 설정함으로써 ESR을 적절한 범위 내에 유지하는 것이 가능하다. 또한, 이러한 구성에서 ESR과 비율(L/W1)은 거의 직접 비례하기 때문에(도 6 참조), ESR의 소정 값이 용이하게 얻어질 수 있다. 또한, 내부 전극(10A-17A)은 각각 실질적으로 동일한 형상을 가지며, 적층 방향에 있어서 서로 인접한 내부 전극(10A-17A)에서 전류는 반대 방향으로 흐른다. 그 결과, 인접 내부 전극을 통하여 흐르는 전류에 의해 생성된 자속은 서로 효과적으로 상쇄되어, 적층 캐패시터(1)의 ESL을 감소시킬 수 있게 한다.

또한, 내부 전극(10A-17A)에서 전류는 사용시에 도 3에 화살표로 나타낸 방향으로 흐르기 때문에, 전류는 평행부(10A1-17A1)의 각각의 쌍에서 반대 방향으로 흐른다. 그 결과, 이들 평행부에서의 전류에 의해 생성된 자속은 서로 효과적으로 상쇄되어, 적층 캐패시터(1)의 ESL을 더욱 감소시킬 수 있게 한다. 이러한 방법으로, 본 실시예는 적층 캐패시터(1)의 ESL을 감소시킬 수 있고 최적 ESR을 용이하게 설정할 수 있어, 전원(31)에서의 전압 변동을 더욱 효율적으로 억제할 수 있다.

내부 전극(10A-17A)은 한 쌍의 평행부(10A1-17A1)를 가진 일련의 형상(루프-백 형상(loop-back shape)을 가져, 적층 캐패시터(1)의 길이를 감소시킬 수 있다. 또한, 내부 전극(10A-17A)의 폭(W1)은 100μm보다 크게 설정되기 때문에, 내부 전극(10A-17A)은 적층 캐패시터(10)의 제조 프로세스 동안에 인쇄 정밀도의 저하 및 내부 전극(10A-17A)의 파괴 없이 유전체층(2B-2I) 상에 인쇄될 수 있다. 인출 전 극(10B-17B)의 폭(W2)을 내부 전극(10A-17A)의 폭(W1)보다 좁게 형성함으로써, 인접 내부 전극(10A-17A) 사이에 충분한 거리가 유지될 수 있어, 적층 캐패시터(1)를 조립할 때 땜납 브리지의 발생을 방지할 수 있다.

다음에, 본 발명의 제2 실시예에 따른 적층 캐패시터를 도 7 및 도 8을 참조하여 설명한다.

도 7 및 도 8에 나타나 있듯이, 적층 캐패시터(101)는, 적층된 시트 모양의 유전체층(102A∼102E)을 가진 유전체 소자(102), 유전체층(102A-102E) 사이에 배치된 제1 내지 제4 전극(110-113), 및 제1 내지 제4 전극(110-113)에 각각 접속된 4개의 외부 전극(120-123)을 포함한다. 유전체층(102A-102E)은 제1 실시예의 유전체층(2A, 2B, 2E, 2F, 2I)에 대응하며, 제1 내지 제4 전극(110-113)은 제1 실시예의 제1, 제4, 제5, 및 제8 전극(10, 13, 14, 17)에 대응한다. 또한, 외부 전극(120-123)은 제1 실시예의 외부 전극(20, 23, 24, 27)에 대응한다.

유전체 소자(102)는 제1 실시예에 따른 유전체 소자(2)와 동일한 방법으로 제조된다. 또한, 제1 내지 제4 전극(110-113)은 모양이 실질적으로 사각형인 각각의 내부 전극(110A-113A), 및 인출 전극(110B-113B)을 포함한다. 내부 전극(110A-113A) 각각에는 종방향의 일단부로부터 타단부까지 실질적으로 균일한 폭(W1)이 형성되며, 상기 일단부로부터 타단부로 폭(W1)의 중심을 따라 연장되는 길이(L)의 경로(도 8에서 점선으로 표시됨)를 가진다. 폭(W1)과 길이(L)는 도 8에서 내부 전극(110A)에 대해서만 표시되어 있다. 길이(L)와 폭(W1)은 8≤L/W1≤33과 W1≥100μm가 되도록 설정된다. 인출 전극(110B-113B) 역시 W1≥W2를 충족시키는 도 8에 도 시된 폭(W2)을 포함한다. 폭(W2)은 도 8에서 인출 전극(110B)에 대해서만 표시되어 있다.

제2 실시예의 적층 캐패시터(101)는, 내부 전극(110-113)이 캐패시터의 전극이 되도록, 외부 전극(120, 122)을 전원(31)에 접속하고 외부 전극(121, 123)을 접지에 접속함으로써 제1 실시예에서 도 4에 나타낸 것과 동일한 전력 회로에 이용된다. 제1 실시예의 적층 캐패시터(1)에서와 같이, 적층 캐패시터(101)에도 ESR과 ESL이 형성된다(도 5 참조). 적층 캐패시터(101)는, 전원(31)으로부터 CPU(32)에 공급된 부하 전류(I)의 과도기적 변동 시에, 전원(31)의 전압 변화를 억제하기 위해, CPU(32)에 전류를 공급한다. 이 때에, 전류는 도 8에서 화살표에 의해 표시된 방향으로 내부 전류(110A-113A)를 통해 흐른다.

적층 캐패시터(101)의 길이(L)와 폭(W1)을 8≤L/W1≤33을 충족시키도록 구성함으로써, 상술한 제1 실시예의 적층 캐패시터(1)에서와 같이, 적층 캐패시터(101)는 ESR을 적절한 범위로 유지할 수 있다. 또한, 도 6에 나타나 있듯이, ESR은 L/W1에 거의 직접 비례하기 때문에, 원하는 값의 ESR을 용이하게 얻는다. 내부 전극(110A-113A)은 모두 실질적으로 동일한 형상을 가져, 전류는 인접 내부 전극(110A-113A)에서 서로 반대 방향으로 흘러, 적층 캐패시터(101)에서의 ESL을 감소시킨다. 이러한 방법으로, 제2 실시예는 적층 캐패시터(101)의 ESL을 감소시킬 수 있을 뿐만 아니라, 적절한 ESR을 용이하게 설정할 수 있어, 전원(31)의 전압 변동을 더욱 억제할 수 있다.

내부 전극(110A-113A)의 폭(W1)이 100μm보다 크게 설정되기 때문에, 적층 캐패시터(101)의 제조 프로세스에서 내부 전극(110A-113A)을 유전체층(102B-102E) 상에 인쇄할 때 인쇄 정밀도를 저하시키지 않고, 내부 전극(110A-113A)을 파괴시키지 않는다. 또한, 인출 전극(110B-113B)의 폭(W2)을 내부 전극(110A-113A)의 폭(w1)보다 좁게 설정함으로써, 인접 내부 전극(110A-113A) 사이에 충분한 거리가 유지될 수 있어, 적층 캐패시터(101)를 조립할 때 땜납 브리지 등을 방지할 수 있다.

본 발명은 특정 실시예를 참조하여 상세히 설명되었지만, 첨부된 청구범위에 의해 정해지는 본 발명의 정신을 이탈함이 없이 여러가지 수정 및 변경이 이루어질 수 있다는 것은 당업자에게 명백할 것이다. 예를 들면, 제1 실시예의 적층 캐패시터(1) 내의 유전체층(2H)에 대향하는 유전체층(2I) 쪽에 유전체층(2B-2I)과 유사한 추가적인 유전체 블록을 형성하고, 외부 전극(20-27)을 추가된 유전체 블록 내의 유전체층(2I)에 대응하는 층까지 연장시키는 것이 가능하다.

본 발명의 적층 캐패시터에 의하면, ESR 값을 제어할 수 있고, 소정 ESL 값에 대해 최적 ESR 값을 용이하게 설정할 수 있으며, 전원의 전압 변동을 억제할 수 있다.

Claims

적층된 시트 형상의 유전체층과 외면을 가진 유전체 소자,

상기 유전체 소자 내에서 인접하는 상기 유전체층 사이에 각각 배치되며, 일단부와 타단부를 가진 세장형으로 되어 있고, 상기 일단부로부터 상기 타단부까지의 길이(L)와 상기 길이(L)의 방향에 대해 수직인 폭(W)을 가진 내부 전극,

상기 내부 전극 각각의 상기 일단부에 각각 배치되어 상기 내부 전극을 상기 유전체 소자의 상기 외면으로 인출하는 인출 전극, 및

상기 인출 전극 각각을 거쳐 상기 내부 전극 각각에 접속되어 있는 외부 전극

을 포함하며,

상기 길이(L)는 상기 폭(W)의 중앙에 있어서 상기 내부 전극의 길이이며, 상기 내부 전극의 상기 길이(L)와 상기 폭(W)은 8≤L/W≤33이도록 설정되어 있는 것을

특징으로 하는 적층 캐패시터.
제1항에 있어서,

상기 내부 전극 각각은 서로 평행하게 연장되는 한 세트 이상의 평행부를 구비하는 것을 특징으로 하는 적층 캐패시터.
제1항에 있어서,

상기 인출 전극이 연장되는 방향에 대해 수직한 상기 인출 전극의 폭은 상기 내부 전극의 상기 폭(W)보다 좁은 것을 특징으로 하는 적층 캐패시터.
제1항에 있어서,

상기 내부 전극의 상기 폭(W)은 100μm 이상인 것을 특징으로 하는 적층 캐패시터.
제1항에 있어서,

서로 인접하여 적층된 상기 내부 전극은 실질적으로 동일한 형상을 갖지만 반대 극성을 가진 것을 특징으로 하는 적층 캐패시터.