CN117941076A - 结合基板凹陷的半导体器件 - Google Patents

结合基板凹陷的半导体器件 Download PDF

Info

Publication number
CN117941076A
CN117941076A CN202280062503.4A CN202280062503A CN117941076A CN 117941076 A CN117941076 A CN 117941076A CN 202280062503 A CN202280062503 A CN 202280062503A CN 117941076 A CN117941076 A CN 117941076A
Authority
CN
China
Prior art keywords
region
semiconductor device
gate contact
substrate
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202280062503.4A
Other languages
English (en)
Inventor
E·琼斯
S·斯瑞拉姆
K·博世
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wofu Semiconductor Co ltd
Original Assignee
Wofu Semiconductor Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wofu Semiconductor Co ltd filed Critical Wofu Semiconductor Co ltd
Publication of CN117941076A publication Critical patent/CN117941076A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体器件包括：基板(322)，具有包括凹陷区域(360)的上表面(322A)；基板上的半导体结构(390)，半导体结构的一部分在凹陷区域内；以及半导体结构上的栅极触件(310)、漏极触件(305)和源极触件(315)。凹陷区域不与漏极触件或源极触件垂直重叠。

Description

结合基板凹陷的半导体器件
技术领域
本公开涉及半导体器件，更具体而言，涉及半导体器件的改进的半导体结构和相关制造方法。
美国政府利益声明
本发明是在政府支持下根据国防部研究与工程副部长办公室(OUSD R&E)国防制造科学与技术(DMS&T)授予的合同号N000164-19-C-WP50进行的。政府对本发明享有某些权利。
背景技术
诸如硅(Si)和砷化镓(GaAs)之类的材料已在低功率半导体器件中得到广泛应用，对于硅来说，还广泛应用于低频应用。但是，这些材料可能不太适合高功率和/或高频应用，例如，由于它们相对小的带隙(室温下对于Si是1.12eV并且对于GaAs是1.42)和相对小的击穿电压。
对于高功率、高温和/或高频应用和器件，可以使用宽带隙半导体材料，诸如碳化硅(SiC)(例如，4H-SiC在室温下的带隙大约为3.2eV)和III族氮化物(例如，氮化镓(GaN)在室温下的带隙大约为3.36eV)。如本文所使用的，术语“III族氮化物”是指在氮(N)与周期表III族元素(通常是铝(Al)、镓(Ga)和/或铟(In))之间形成的那些半导体化合物。该术语是指二元、三元和四元化合物，诸如GaN、AlGaN和AlInGaN。这些化合物具有其中一摩尔氮与总共一摩尔III族元素化合的经验式。与GaAs和Si相比，这些材料可以具有更高的电场击穿强度和更高的电子饱和速度。
由SiC和/或III族氮化物制造的半导体器件可以包括功率晶体管器件，诸如包括MOSFET(金属氧化物半导体场效应晶体管)的场效应晶体管(FET)器件、DMOS(双扩散金属氧化物半导体)晶体管、HEMT(高电子迁移率晶体管)、MESFET(金属半导体场效应晶体管)、LDMOS(横向扩散金属氧化物半导体)晶体管等。
发明内容
根据本发明的一些实施例，一种半导体器件包括：基板，其中基板的上表面包括凹陷区域；基板上的半导体结构，半导体结构的一部分在凹陷区域内；以及半导体结构上的栅极触件、漏极触件和源极触件。凹陷区域不与漏极触件或源极触件垂直重叠。
在一些实施例中，半导体结构包括高电子迁移率晶体管(HEMT)或场效应晶体管(FET)。
在一些实施例中，FET包括金属氧化物半导体FET(MOSFET)或金属半导体FET(MESFET)。
在一些实施例中，基板包括与凹陷区域相邻的杂质区域。
在一些实施例中，杂质区域包括p型杂质。
在一些实施例中，杂质区域位于凹陷区域的至少一个侧壁和/或底表面上。
在一些实施例中，凹陷区域内半导体结构的部分掺杂有p型掺杂剂。
在一些实施例中，凹陷区域位于半导体结构的从源极触件下方延伸到栅极触件下方的部分上。
在一些实施例中，凹陷区域位于半导体结构的从漏极触件下方延伸到栅极触件下方的部分上。
在一些实施例中，栅极触件包括第一栅极触件，半导体器件还包括第二栅极触件，并且凹陷区域位于第一栅极触件下方。
在一些实施例中，第一栅极触件和第二栅极触件在半导体结构上在第一方向上延伸，并且凹陷区域具有在第一方向上延伸的纵向轴。
在一些实施例中，与第一栅极触件相关联的第一晶体管的第一阈值电压和与第二栅极触件相关联的第二晶体管的第二阈值电压不同。
在一些实施例中，栅极触件具有在第一方向上延伸的纵向轴，并且凹陷区域包括布置在栅极触件下方并且沿着第一方向彼此间隔开的多个凹陷区域。
在一些实施例中，半导体结构包括III族氮化物。
根据本发明的一些实施例，一种半导体器件包括基板、基板中的杂质区域、基板上的半导体结构以及半导体结构上的栅极触件、漏极触件和源极触件。杂质区域上半导体结构的第一部分的第一厚度大于半导体结构的第二部分的第二厚度。
在一些实施例中，杂质区域位于基板中的凹陷区域的至少一个侧壁和/或底表面上。
在一些实施例中，凹陷区域位于半导体结构的源极接入区域和/或半导体结构的漏极接入区域上。
在一些实施例中，凹陷区域在与基板的底表面垂直的方向上不与源极触件和/或漏极触件重叠。
在一些实施例中，杂质区域包括p型杂质。
在一些实施例中，栅极触件包括第一栅极触件，半导体器件还包括第二栅极触件，并且半导体结构的第一部分位于第一栅极触件与基板之间。
在一些实施例中，与第一栅极触件相关联的第一晶体管的第一阈值电压和与第二栅极触件相关联的第二晶体管的第二阈值电压不同。
在一些实施例中，栅极触件具有在第一方向上延伸的纵向轴，并且杂质区域位于栅极触件下方基板中沿着第一方向布置的多个凹陷区域中的相应凹陷区域的至少一个侧壁和/或底表面上。
在一些实施例中，栅极触件具有在第一方向上延伸的纵向轴，并且杂质区域位于基板中具有在第一方向上延伸的纵向轴的连续沟槽的至少一个侧壁和/或底表面上。
根据本发明的一些实施例，一种半导体器件包括：基板，其中基板的上表面包括凹陷区域；在基板中并且在凹陷区域的至少一个侧壁和/或底表面上的杂质区域；以及在凹陷区域和杂质区域上的半导体结构。
在一些实施例中，凹陷区域上的半导体结构的第一部分的第一厚度大于远离凹陷区域的半导体结构的第二部分的第二厚度。
在一些实施例中，半导体器件还包括半导体结构上的栅极触件、漏极触件和源极触件。凹陷区域位于半导体结构的源极接入区域和/或半导体结构的漏极接入区域上。
在一些实施例中，凹陷区域在与基板的底表面垂直的方向上不与源极触件和/或漏极触件重叠。
在一些实施例中，栅极触件包括第一栅极触件，半导体器件还包括第二栅极触件，并且凹陷区域位于第一栅极触件与基板之间。
在一些实施例中，与第一栅极触件相关联的第一晶体管的第一阈值电压和与第二栅极触件相关联的第二晶体管的第二阈值电压不同。
在一些实施例中，栅极触件具有在第一方向上延伸的纵向轴，并且凹陷区域包括在栅极触件下方并且沿着第一方向间隔开的多个凹陷区域。
在一些实施例中，栅极触件具有在第一方向上延伸的纵向轴，并且凹陷区域包括基板中具有在第一方向上延伸的纵向轴的连续沟槽。
在一些实施例中，杂质区域包括p型杂质。
在阅读以下附图和详细描述后，根据一些实施例的其它设备、装置和/或方法对于本领域技术人员来说将变得显而易见。除了上述实施例的任何和所有组合之外，所有此类附加实施例都旨在包括在本描述内、本发明的范围内，并且受到随附权利要求的保护。
附图说明
图1A至图1C图示了根据本公开的一些实施例的半导体器件的示例实施例。
图2是图示根据本公开的一些实施例的半导体器件的实施例的横截面图。
图3是图示根据本公开的一些实施例的半导体器件的实施例的横截面图。
图4A至图4E图示了根据本公开的一些实施例的半导体器件的示例实施例。
图5A至图5E图示了根据本公开的一些实施例的半导体器件的示例实施例。
图6A至图6C图示了根据本公开的一些实施例的利用凹陷区域的变化的实施例。
图7A至图7C是根据本公开的一些实施例的半导体器件的示例实施例的横截面图。
图8A至图8B是图示根据本公开的一些实施例的半导体器件的实施例的横截面图。
图9A至图9G图示了根据本公开的实施例的制造半导体器件的方法。
图10A至图10D图示了根据本公开的一些实施例的用于构造附加半导体器件的方法。
图11A和11B是根据本公开的一些实施例的替代晶体管器件结构的示意性横截面图。
图12A、图12B和图12C是图示可以封装根据本公开的实施例的半导体的几种示例方式的示意性横截面图。
具体实施方式
下面将参考附图更全面地描述本发明构思的实施例，在附图中示出了本发明的实施例。但是，本发明构思可以以许多不同的形式来实施，并且不应当被解释为限于本文阐述的实施例。更确切地说，提供这些实施例使得本公开将是彻底和完整的，并且将本发明构思的范围充分地传达给本领域技术人员。相似的标号贯穿全文指代相似的元素。
本公开提供了半导体器件，其中器件的导通电阻被减小和/或器件的栅极阈值被调整。器件的电阻的减小和/或栅极阈值的调整部分地通过利用半导体器件的基板中的凹陷区域来实现。凹陷区域的位置可以被修改以向器件提供多种有益的改进。
在HEMT器件的上下文中，本公开可以源于对GaN缓冲厚度对HEMT器件的特性(例如，对阈值电压)的影响的认识。可以通过在HEMT器件的选择性区域中包括GaN填充的沟槽和/或凹陷区域来单片集成GaN缓冲器。在一些实施例中，GaN填充的沟槽和/或凹陷区域可以放置在源极接入区域(access region)下方，这减少了由相邻栅极场引起的耗尽。这个区域中耗尽的减少减小HEMT器件的电阻。在一些实施例中，GaN填充的沟槽和/或凹陷的使用可以与用于俘获减少的掩埋P区域结合。
图1A至图1C图示了根据本公开的一些实施例的半导体器件300的示例实施例。图1A至图1C旨在表示用于识别和描述的结构，而不旨在以物理比例表示结构。
参考图1A，半导体器件300包括基板322和基板322上的半导体结构390。图1A的半导体结构390是示意性示例，被示为可以结合多种类型和/或构造的半导体元件的通用半导体结构390，如本文将进一步描述的。
半导体结构390可以在诸如碳化硅(SiC)基板或蓝宝石基板之类的基板322上提供。基板322可以是半绝缘SiC基板。但是，本公开的实施例可以利用任何合适的基板，诸如蓝宝石(Al2O3)、氮化铝(AlN)、氮化铝镓(AlGaN)、氮化镓(GaN)、硅(Si)、GaAs、LGO、氧化锌(ZnO)、LAO、磷化铟(InP)等。基板322可以是SiC晶片，并且半导体器件300可以至少部分地经由晶片级处理形成，并且晶片然后可以被切割或以其它方式分割以提供包括多个单位单元晶体管结构的管芯。术语“半绝缘”在本文中被描述性地使用，而不是在绝对意义上使用。在一些实施例中，基板322可以被掺杂以具有n型导电性。
半导体结构390可以是基于SiC和/或III族氮化物的材料。半导体结构390的一部分可以限定半导体器件300的沟道区域。沟道区域可以在半导体器件300的源极区域215与漏极区域205之间延伸。沟道区域中的传导可以通过施加到栅极触件310的信号来控制。信号可以经由源极触件315施加到源极区域215并且经由漏极触件305施加到漏极区域205。半导体结构390的从源极触件315下方到栅极触件310下方的部分可以被称为源极接入区域SAR，并且半导体结构390的从漏极触件305下方到栅极触件310下方的部分可以被称为漏极接入区域DAR。
虽然图1A中未示出，但是半导体器件300可以包括其它元件，诸如绝缘层、钝化层、金属传输线等。这些元件未在图1A中示出以关注器件的其它部分，但是如本领域普通技术人员将理解的，这些其它元件可以根据半导体器件300的功能的需要而存在。
从一般观点来看，半导体器件300将根据在栅极触件310的控制下电子在源极区域215与漏极区域205之间流动的原理来操作。如本文将进一步讨论的，半导体结构390的配置可以影响建立这个操作的机制。由半导体器件300的源极、漏极和栅极的布置限定的相应区域可以影响半导体器件300的电阻，每个区域在图1A中示出。这些区域包括源极触件电阻区域380、源极接入区域电阻区域382、栅极触件电阻区域384、漏极接入区域电阻区域386以及漏极触件电阻区域388。
源极触件电阻区域380是半导体结构390的被源极触件315垂直重叠的区域。栅极触件电阻区域384是半导体结构390的被栅极触件310垂直重叠的区域。漏极触件电阻区域388是半导体结构390的被漏极接触305垂直重叠的区域。将理解的是，如本文所使用的“元件A与元件B垂直重叠”(或类似的语言)意味着存在至少一条与元件A和B两者相交的垂直线。垂直方向可以是与基板的底表面垂直的方向(例如，Z方向)。
源极接入区域电阻区域382在源极触件电阻区域380与栅极触件电阻区域384之间延伸。源极接入区域电阻区域382可以与源极接入区域SAR垂直重叠。漏极接入区域电阻区域386在漏极触件电阻区域388与栅极触件电阻区域384之间延伸。漏极接入区域电阻区域386可以与漏极接入区域DAR垂直重叠。半导体器件300的构造和/或操作可以在源极接入区域SAR中形成第一耗尽区域342并且在漏极接入区域DAR中形成第二耗尽区域344。
源极触件电阻区域380、源极接入区域电阻区域382、栅极触件电阻区域384、漏极接入区域电阻区域386和漏极触件电阻区域388的位置是示意性的并且不旨在限制本公开。
凹陷区域360可以形成在基板322中。凹陷区域360可以为基板322提供非线性上表面322A。例如，凹陷区域360内基板322B的底表面上方的基板322A的上表面的高度可以小于凹陷区域360外基板322B的底表面上方的基板322A的上表面的高度。在一些实施例中，凹陷区域360的深度Dr可以在0.05μm和0.4μm之间。在一些实施例中，沟槽的宽度(例如，在图1A中的X方向上)可以在0.5μm和7μm之间。
由于凹陷区域360，源极接入区域SAR中半导体结构390(例如，凹陷区域360上方)的第一深度D1可以大于漏极接入区域DAR中半导体结构390的第二深度D2。这里，半导体结构390的深度是指半导体结构390的上表面390A与基板322的上表面322A之间在垂直方向(例如，与基板322的底表面322B垂直的方向，图1A中的Z方向)上的距离。
由于增加的深度D1，与不包括凹陷360的器件相比，在第一耗尽区域342内会发生更少的电荷积累和减少的耗尽。电荷积累的减少可以导致半导体器件300的导通电阻减小。
在一些实施例中，凹陷区域360可以被部署为不与源极触件315重叠。更具体而言，界面315A可以存在于源极触件315与源极区域215之间。凹陷区域360可以被形成为不与源极触件315与源极区域215之间的界面315A垂直地重叠(例如，在Z方向上重叠)。在一些实施例中，增加源极触件界面315A下方(例如，在源极触件电阻区域380中)半导体结构390的深度/厚度可以增加器件的源极电阻。但是，本公开的实施例不限于凹陷区域360不与源极触件315重叠的那些实施例。在一些实施例中，凹陷区域360的一部分可以与源极触件315与源极区域215之间的界面315A垂直地重叠(例如，在Z方向上重叠)。
凹陷区域360可以被形成为具有与源极触件315和/或栅极触件310的纵向轴(例如，图1A中的Y方向)平行延伸的纵向轴。图1B图示了根据本公开的一些实施例的半导体器件300的平面图。图1A与沿着图1B中的线A-A截取的横截面对应。
参考图1B，在一些实施例中，器件可以包括基板322上的多个源极触件315、漏极触件305和栅极触件310。多个漏极触件305和源极触件315可以交替地布置在基板322上。栅极触件310可以部署在相邻的漏极触件305与源极触件315之间，以形成多个晶体管单位单元，其示例在图1B中被指定为TC1和TC2。晶体管单位单元TC1、TC2中的相应晶体管单位单元可以包括源极触件315、漏极触件305和栅极触件310。为了便于讨论，图1A和图1B图示了源极触件315、漏极触件305和栅极触件310的子集，但是将理解的是，半导体器件300可以具有附加的结构，包括图1A和图1B中未示出的附加的源极触件315、漏极触件305和栅极触件310。如本领域普通技术人员将理解的，晶体管可以在源极触件315与漏极触件305之间的栅极触件310的控制下由源极触件315与漏极触件305之间的有源区域形成。
在图1B中，未图示诸如金属布线层、绝缘层和/或用于提供附加电连接的通孔之类的结构以及半导体器件300的其它结构。
如图1B中所示，在一些实施例中，凹陷区域360可以作为连续沟槽延伸，该连续沟槽在源极接入区域SAR中具有与源极触件315、漏极触件305和/或栅极触件310的纵向轴(例如，Y方向)平行的纵向轴。凹陷区域360可以在凹陷区域360的相对端部处具有相对端点360A、360B。在一些实施例中，端点360A、360B可以被形成为使得凹陷区域360沿着源极触件315的长度的大部分(例如，大于80％)延伸。在一些实施例中，凹陷区域360的长度(例如，在图1B中的Y方向上)可以大于源极触件315的长度。例如，在一些实施例中，端点360A、360B中的一个或多个可以延伸超出源极触件315的相对端部。
图1C图示了凹陷区域360的另一个实施例。如图1C中所示，多个凹陷区域360可以被形成为沿着基本上与源极触件315平行的方向(例如，图1C中的Y方向)布置的多个沟槽。在源极接入区域SAR中，多个凹陷区域360可以彼此间隔开第三距离D3。在一些实施例中，第三距离D3可以在0.5μm至7μm的范围内。
图2是图示根据本公开的一些实施例的半导体器件300'的实施例的横截面图。将省略对图2中与图1A至图1C中的元件基本相同的元件的讨论。
参考图2，在一些实施例中，杂质区域375可以形成在基板322中。在一些实施例中，杂质区域375可以形成在形成凹陷区域360的沟槽的相对侧壁上。在一些实施例中，杂质区域375可以更深地形成在基板322中，使得杂质区域375位于凹陷区域360下方。
在一些实施例中，杂质区域375可以由p型材料形成。例如，杂质区域375可以通过掺杂(例如，经由离子注入)铝(Al)、硼(B)、镓(Ga)、铟(In)和/或铊(Tl)或者可以形成p型层的任何其它材料形成。在一些实施例中，杂质区域375的p型导电性可以与基板322的n型导电性不同。在一些实施例中，杂质区域375可以被配置为具有与基板322的上表面322A垂直的变化的掺杂和/或注入分布。在一些实施例中，杂质区域375可以不横向延伸穿过整个有源区域。例如，杂质区域375可以不与漏极触件305、源极触件315和/或栅极触件310中的一个或多个垂直地重叠。
在一些实施例中，基板322中杂质区域375的存在可以减少半导体器件300'中的俘获。在一些实施例中，从漏极区域205到源极区域215的电压的一部分可以在杂质区域375中下降。这也会耗尽横向方向上的沟道。横向耗尽可以减小横向场并增加击穿电压。在一些实施例中，对于所需的击穿电压可以获得更紧凑的结构。杂质区域375可以消除对用于维持所施加的漏极电压的半导体结构390进行掺杂(例如，C或Fe)的需要。消除深掺杂水平可以导致操作条件下电流减少的减少(例如，无俘获或俘获减少)。而且，在一些方面，杂质区域375支持场。
图3是图示根据本公开的一些实施例的半导体器件300”的实施例的横截面图。将省略对图3中与图1A至图1C中的元件基本相同的元件的讨论。
参考图3，在一些实施例中，杂质区域375'可以形成在凹陷区域360内的半导体结构390中。在一些实施例中，杂质区域375'可以形成在形成凹陷区域360的沟槽的底表面和/或一个或多个侧壁上。在一些实施例中，杂质区域375'可以完全填充凹陷区域360，但是本公开不限于此。杂质区域375'可以包括铝(Al)、硼(B)、镓(Ga)或可以形成p型层的任何其它材料。在一些实施例中，杂质区域375'可以被构造为在凹陷区域360内具有或者垂直或者横向地变化的掺杂和/或注入分布。图3中所示的p型层的使用可以向半导体器件300”提供与本文参考图2描述的那些相似的益处。在一些实施例中，杂质区域375'的杂质导电性类型可以与半导体结构390的与杂质区域375'直接相邻的部分不同。例如，在一些实施例中，杂质区域375'可以是p型区域，而半导体结构390的与杂质区域375'直接相邻的部分可以被掺杂为n型。在一些实施例中，杂质区域375'与半导体结构390的与杂质区域375'直接相邻的部分可以具有相同的导电性类型(例如，都是p型)，但是杂质区域375'内掺杂剂的浓度可以高于半导体结构390的与杂质区域375'直接相邻的部分的浓度。
虽然图1A至图1C、图2和图3图示了凹陷区域360形成在源极接入区域电阻区域382中的实施例，但是本公开不限于此。图4A至图4E是在漏极接入区域电阻区域386(参见图1A)中结合凹陷区域360'的示例实施例的横截面图。将省略对图4A至图4E中与先前讨论的附图中的元件基本相同的元件的讨论。
参考图4A，半导体器件400可以包括置于漏极接入区域电阻区域386中的凹陷区域360'，以便与漏极接入区域DAR的至少一部分垂直地重叠。由于凹陷区域360'，漏极接入区域DAR中半导体结构390的第二深度D2'(例如，在凹陷区域360'上方)可以大于源极接入区域SAR中半导体结构390的第一深度D1'。凹陷区域360'的维度(例如，长度或深度)可以类似于本文在图1A中关于凹陷区域360所讨论的维度。
与图1A中描述的半导体器件300一样，由于凹陷区域360'导致的半导体结构390的厚度差异会影响器件的电荷积累。例如，由于凹陷区域360'，第二耗尽区域344中的耗尽可以低于第一耗尽区域342中的耗尽，并且可以减小半导体器件300'的电阻。
如图4A中所示，界面305A可以存在于漏极触件305与漏极区域205之间。在一些实施例中，凹陷区域360'可以被部署成不与漏极触件305与漏极区域205之间的界面305A垂直地重叠(例如，在Z方向上)。但是，本公开的实施例不限于凹陷区域360'不与漏极触件305重叠的那些实施例。在一些实施例中，凹陷区域360'的一部分可以与漏极触件305与漏极区域205之间的界面305A垂直地重叠(例如，在Z方向上重叠)。
图4B图示了半导体器件400'，其中杂质区域475形成在基板322中。在一些实施例中，杂质区域475可以形成在形成凹陷区域360'的沟槽的侧壁中的一个或多个侧壁上。在一些实施例中，杂质区域475可以更深地形成在基板322中，使得杂质区域475位于凹陷区域360'下方。
在一些实施例中，杂质区域475可以由p型材料形成。例如，杂质区域475可以通过铝(Al)、硼(B)、镓(Ga)或可以形成p型层的任何其它材料的掺杂(例如，通过离子注入)来形成。在一些实施例中，杂质区域475可以被配置为具有与基板322的上表面322A垂直的变化的掺杂和/或注入分布。在一些实施例中，杂质区域475可以不横向延伸穿过整个有源区域。例如，杂质区域475可以不与漏极触件305、源极触件315和/或栅极触件310中的一个或多个垂直地重叠。
图4C是图示根据本公开的一些实施例的半导体器件400”的横截面图。参考图4C，在一些实施例中，杂质区域475'可以形成在凹陷区域360'内的半导体结构390中。在一些实施例中，杂质区域475'可以形成在形成凹陷区域360'的沟槽的底表面和/或侧壁中的一个或多个侧壁上。在一些实施例中，杂质区域475'可以完全填充凹陷区域360'，但是本公开不限于此。杂质区域475'可以包括铝(Al)、硼(B)、镓(Ga)或可以形成p型层的任何其它材料。在一些实施例中，杂质区域475'可以被配置为在凹陷区域360'内具有或者垂直或者横向地变化的掺杂和/或注入分布。
图4D和图4E是图示凹陷区域360'的示例实施例的平面图。图4A至图4C与沿着图4D和图4E中的线A-A截取的横截面对应。
参考图4D，在一些实施例中，凹陷区域360'可以作为连续沟槽延伸，该连续沟槽在漏极接入区域中具有与源极触件315、漏极触件305和/或栅极触件310的纵向轴(例如，Y方向)平行的纵向轴。凹陷区域360'可以沿着漏极触件305的长度的大部分(例如，大于80％)延伸。在一些实施例中，凹陷区域360'的长度(例如，在图4D中的y方向上)可以大于漏极触件305的长度。例如，在一些实施例中，凹陷区域360'的端点中的一个或多个可以延伸超出漏极触件305的相对端部。
图4E图示了附加的实施例，其中多个凹陷区域360'可以被形成为沿着基本上与漏极触件305平行的方向(例如，图4E中的Y方向)布置的多个沟槽。在漏极接入区域DAR中，多个凹陷区域360'可以彼此间隔开第四距离D4。在一些实施例中，第四距离D4可以在0.5μm至7μm的范围内。
图5A至图5E是在栅极触件电阻区域384(参见图1A)中结合凹陷区域360”的示例实施例的横截面图。将省略对图5A至图5E中与先前讨论的元件基本相同的元件的讨论。
参考图5A，半导体器件500包括凹陷区域360”，其被置于栅极触件电阻区域384中以便与栅极触件310的至少一部分垂直地重叠。由于凹陷区域360”，栅极触件310下方半导体结构390(例如，凹陷区域360'上方)的第五深度D5可以大于源极接入区域SAR中半导体结构390的第一深度D1”和漏极接入区域DAR中半导体结构390的第二深度D2”两者。
由于凹陷区域360”而导致的半导体结构390的厚度差异可以更改半导体器件300”的阈值电压。例如，通过改变凹陷区域360”的深度和/或宽度，半导体器件300”的阈值电压可以从不具有这种凹陷区域360”的类似构造的半导体器件的阈值电压改变。虽然本公开不限于特定的操作理论，但是更改的阈值电压可以是由于器件中更改的电荷积累并且可以是较厚区域中更改的载流子浓度的结果。例如，更集中的载流子分布会导致凹陷区域360”。在一些实施例中，与不具有这种凹陷区域360”的晶体管器件的阈值电压相比，凹陷区域360”的存在可以增加结果所得的半导体器件500的阈值电压。
图5B图示了半导体器件500'，其中杂质区域575形成在基板322中。在一些实施例中，杂质区域575可以形成在形成凹陷区域360”的沟槽的侧壁中的一个或多个侧壁上。在一些实施例中，杂质区域575可以更深地形成在基板322中，使得杂质区域575位于凹陷区域360”下方。
在一些实施例中，杂质区域575可以由p型材料形成。例如，杂质区域575可以通过铝(Al)、硼(B)、镓(Ga)或可以形成p型层的任何其它材料的掺杂(例如，通过离子注入)来形成。在一些实施例中，杂质区域575可以被构造为具有与基板322的上表面322A垂直的变化的掺杂和/或注入分布。在一些实施例中，杂质区域575可以不横向延伸穿过整个有源区域。例如，杂质区域575可以不与漏极触件305、源极触件315和/或栅极触件310中的一个或多个垂直重叠。
图5C是图示根据本公开的一些实施例的半导体器件500”的截面图。参考图5C，在一些实施例中，杂质区域575'可以形成在凹陷区域360”内的半导体结构390中。在一些实施例中，杂质区域575'可以形成在形成凹陷区域360”的沟槽的底表面和/或侧壁中的一个或多个侧壁上。在一些实施例中，杂质区域475'可以完全填充凹陷区域360”，但是本公开不限于此。杂质区域575'可以包括铝(Al)、硼(B)、镓(Ga)或可以形成p型层的任何其它材料。在一些实施例中，杂质区域575'可以被构造为在凹陷区域360”内具有或者垂直或者横向地变化的掺杂和/或注入分布。
图5D和图5E是图示凹陷区域360”的示例实施例的平面图。图5A至图5C与沿着图5D和图5E中的线A-A截取的横截面对应。
参考图5D，在一些实施例中，凹陷区域360”可以作为连续沟槽在栅极接触310的纵向轴(例如，图5D中的Y方向)下方并且与栅极触件310的纵向轴平行地延伸。凹陷区域360”可以沿着栅极触件310的长度的大部分(例如，大于80％)延伸。在一些实施例中，凹陷区域360”的长度(例如，在Y方向上)可以大于栅极触件310的长度。例如，在一些实施例中，凹陷区域360”的端点中的一个或多个可以延伸超出栅极触件310的相对端部。
图5E图示了附加的实施例，其中多个凹陷区域360”可以被形成为沿着基本上与栅极触件310平行的方向(例如，图5E中的Y方向)布置的多个沟槽。多个凹陷区域360”可以彼此间隔开第六距离D6。
在一些实施例中，第六距离D6可以在0.5μm至7μm的范围内。
在一些实施例中，栅极触件310下方的凹陷区域360”可以在半导体器件的一些单位晶体管单元中提供，但不是在所有单位晶体管单元中提供。如前所述，栅极触件310下方的凹陷区域360”的存在可以增加器件的电压阈值。提供具有第一阈值电压的一些单位单元晶体管和具有与第一阈值电压不同的第二阈值电压的一些单位单元晶体管可以允许构造不同类型的半导体行为。例如，通过将半导体器件设计为在器件的不同区域中具有不同的阈值电压，半导体器件的沟道的不同部分(例如，HEMT器件中的2DEG沟道)可以响应于栅极电压的施加而以不同的程度或电平接通。换句话说，沟道半导体器件的不同单位单元可以以不同电平的电流流接通。在一些实施例中，形成在宽带隙半导体材料系统(诸如例如氮化镓基半导体)中的半导体器件可以表现出快速接通行为，其中所有单位单元基本上同时接通。由于三阶跨导往往在接通时趋向高峰，因此在这种材料系统中形成的多单元半导体器件可以在器件接通时经历三阶跨导的大尖峰，因为单位单元同时接通。通过改变阈值电压使得器件的不同部分具有不同的阈值电压，在任何给定时间沟道被接通的程度将在整个器件上变化。例如，这可以导致三阶跨导中尖峰的量值的减小。例如，在2021年6月21日提交的共同拥有的美国专利No.10,615,273中讨论了用于改变半导体器件内的阈值电压的技术，该专利的全部内容通过引用并入本文。
图6A至图6C图示了根据本公开的一些实施例的利用凹陷区域360”的变化的实施例。图6A是根据本公开的一些实施例的半导体器件600的平面图，而图6B是沿着线B-B和B'-B'截取的图6A的半导体器件600的横截面图。图6C是图6A的半导体器件600的示意性电路图。将省略图6A至图6C的先前已描述的元件的描述。
参考图6A，图示了与图5D类似的半导体器件600的平面图。即，多个栅极触件310、源极触件315和漏极触件305可以布置在半导体结构390上，半导体结构390进一步部署在基板322上。半导体器件600可以包括并联电连接的多个单位单元晶体管TC_A、TC_B。在一些实施例中，并联连接可以通过连接到每个栅极触件310的栅极总线345和连接到每个漏极触件305的漏极总线347来实现。每个栅极触件310可以是单位单元晶体管TC_A、TC_B的一部分。在图6A-6C中仅图示了单位单元晶体管的子集，但是将理解的是，可以存在附加的单位单元晶体管。
参考图6A和图6B，第一单位单元晶体管TC_A可以结合栅极触件310，该栅极触件310在栅极触件310下方的基板322中具有凹陷区域360”。凹陷区域360”的存在可以导致第一单位单元晶体管TC_A具有第一电压阈值VTH-A。
半导体器件600的第二单位单元晶体管TC_B可以结合栅极触件310，但是在栅极触件310下方可以不具有凹陷区域。因此，第二单位单元晶体管TC_B将具有与第一电压阈值VTH-A不同的第二电压阈值VTH-B。
在图6A中，第一单位单元晶体管TC_A和第二单位单元晶体管TC_B的数量仅仅是示例，并且本公开的实施例不限于此。第一和第二单位单元晶体管TC_A、TC_B的构造可以导致具有不同电压阈值的单位单元晶体管的并联连接，如图6C中所示。由于各种单位单元晶体管的并联连接，器件的不同部分可以在不同的施加栅极电压下接通，从而提供改进的线性度。
虽然图6A图示了凹陷区域360”作为连续沟槽被结合的实施例，但是本发明的实施例不限于此。在一些实施例中，凹陷区域360”可以以类似于图5E的方式作为一系列分离的沟槽被提供。
前面的附图已经图示了在源极接入区域、漏极接入区域中或者在栅极触件下方提供凹陷区域360、360'、360”的实施例，但是本公开的实施例不限于此。在一些实施例中，可以组合先前图示的凹陷区域360、360'、360”中的两个或更多个。例如，半导体器件可以包括源极接入区域下方的凹陷区域360以及漏极接入区域下方的凹陷区域360'，或者本文描述的凹陷区域360、360'、360”的其它组合。
前面的附图已经图示了在作为半导体结构390的一部分被结合的基板322中的凹陷区域360、360'、360”的使用的变化。如本领域普通技术人员将理解的，凹陷区域360、360'、360”可以应用于多种不同的半导体结构而不背离本公开的实施例。
例如，图7A至图7C是图示根据本公开的一些实施例的被实现为HEMT的半导体器件300A、300A'、300A”的实施例的横截面图。
图7A至图7C中所示的横截面是沿着图1B或图1C的线A-A截取的。图7A至图7C旨在表示用于识别和描述的结构，而不旨在以物理比例表示结构。
参考图7A的半导体器件300A，可以在诸如碳化硅SiC基板或蓝宝石基板之类的基板322上形成诸如用于III族氮化物半导体HEMT的半导体结构之类的半导体结构390。基板322可以是半绝缘碳化硅(SiC)基板，其可以是例如碳化硅的4H多型体。其它碳化硅候选多型体可以包括3C、6H和15R多型体。基板可以是可从Cree公司获得的高纯度半绝缘(HPSI)基板。
在一些实施例中，基板322的碳化硅块晶体在室温下可以具有等于或高于大约1x105ohm-cm的电阻率。可以在本公开的一些实施例中使用的示例SiC基板由例如位于北卡罗来纳州达勒姆市(Durham,N.C.)的Cree公司(本公开的受让人)制造，并且例如在美国专利No.Re.34,861、美国专利No.4,946,547、美国专利No.5,200,022和美国专利No.6,218,680中描述了用于生产此类基板的方法，这些专利的公开内容通过引用整体并入本文。虽然碳化硅可以被用作基板材料，但是本公开的实施例可以利用任何合适的基板，诸如蓝宝石(Al2O3)、氮化铝(AlN)、氮化铝镓(AlGaN)、氮化镓(GaN)、硅(Si)、GaAs、LGO、氧化锌(ZnO)、LAO、磷化铟(InP)等。基板322可以是碳化硅晶片，并且可以至少部分地经由晶片级处理形成HEMT器件300A，然后可以将晶片切割以提供多个单独的高电子迁移率晶体管300A。
基板322可以具有下表面322B和上表面322A。在一些实施例中，HEMT器件300A的基板322可以是减薄的基板322。在一些实施例中，基板322的厚度(例如，在图7A中的垂直Z方向上)可以是100μm或更小。在一些实施例中，基板322的厚度可以是75μm或更小。在一些实施例中，基板322的厚度可以是50μm或更小。
凹陷区域360可以形成在基板322中。凹陷区域360的特性可以与本文中参考图1A示出和描述的特性类似，因此，将省略其重复描述。凹陷区域360可以被形成为类似于图1B的连续沟槽，或者可以被形成为类似于图1C的一系列分离的沟槽。
沟道层324在基板322的上表面322A上(或者在本文进一步描述的可选层上)以及凹陷区域360内形成，并且阻挡层326在沟道层324的上表面上形成。在一些实施例中，沟道层324和阻挡层326可以各自通过外延生长来形成。用于III族氮化物的外延生长的技术已经在例如美国专利No.5,210,051、美国专利No.5,393,993和美国专利No.5,523,589中描述，这些专利的公开内容也通过引用整体并入本文。沟道层324可以具有小于阻挡层326的带隙的带隙，并且沟道层324还可以具有比阻挡层326更大的电子亲和力。沟道层324和阻挡层326可以包括基于III族氮化物的材料。在一些实施例中，晶片的厚度(例如，基板322、沟道层324和阻挡层326的厚度)可以在40μm至大约100μm之间。在一些实施例中，晶片厚度可以在40μm至大约80μm之间。在一些实施例中，晶片厚度可以是近似75μm。
在一些实施例中，沟道层324可以是III族氮化物，诸如AlxGa1-xN，其中0≤x<1，前提是在沟道层324与阻挡层326之间的界面处沟道层324的导带边缘的能量小于阻挡层326的导带边缘的能量。在本公开的某些实施例中，x＝0，指示沟道层324是GaN。沟道层324还可以是其它III族氮化物，诸如InGaN、AlInGaN等。沟道层324可以是未掺杂的(“非故意掺杂的”)并且可以生长至大于大约0.002μm的厚度。沟道层324还可以是多层结构，诸如超晶格或GaN、AlGaN等的组合。在一些实施例中，沟道层324可以处于压缩应变下。
沟道层324的材料可以在凹陷区域360上和凹陷区域360中。在一些实施例中，沟道层324的材料可以完全填充凹陷区域360，但是本公开的实施例不限于此。
在一些实施例中，阻挡层326是AlN、AlInN、AlGaN或AlInGaN或其层的组合。阻挡层326可以包括单层或者可以是多层结构。在一些实施例中，阻挡层326可以是直接位于沟道层324上的薄AlN层以及其上的单个AlGaN或多层。在本公开的特定实施例中，当阻挡层326埋在欧姆接触金属下方时，阻挡层326可以足够厚并且可以具有足够高的铝(Al)成分和掺杂以通过极化效应在沟道层324与阻挡层326之间的界面处诱发显著的载流子浓度。阻挡层326的厚度可以例如从大约0.1nm至大约30nm，但厚度不会厚到造成其中破裂或形成大量缺陷。在一些实施例中，阻挡层的厚度在13和18nm之间。在某些实施例中，阻挡层326未掺杂或掺杂有n型掺杂剂至小于大约1019cm-3的浓度。在一些实施例中，阻挡层326是AlxGa1-xN，其中0<x<1。在特定实施例中，铝浓度为大约25％。但是，在本公开的其它实施例中，阻挡层326包括铝浓度在大约5％与小于大约100％之间的AlGaN。在本公开的具体实施例中，铝浓度大于大约10％。沟道层324和/或阻挡层326可以例如通过金属有机化学气相沉积(MOCVD)、分子束外延(MBE)或氢化物气相外延(HVPE)来沉积。如本文所讨论的，在沟道层324中在沟道层324与阻挡层326之间的结处诱发2DEG层。2DEG层充当高传导层，其允许分别位于源极触件315和漏极触件305下方的器件的源极区域与漏极区域之间的传导。沟道层324和阻挡层326形成半导体结构390。
虽然出于说明的目的示出半导体结构390具有沟道层324和阻挡层326，但是半导体结构390可以包括附加的层/结构/元件，诸如沟道层324与基板322之间的(一个或多个)缓冲层和/或成核层，和/或阻挡层326上的帽层。包括基板、沟道层、阻挡层和其它层的HEMT结构在美国专利No.5,192,987、美国专利No.5,296,395、美国专利No.6,316,793、美国专利No.6,548,333、美国专利No.7,544,963、美国专利No.7,548,112、美国专利No.7,592,211、美国专利No.7,615,774和美国专利No 7,709,269中通过示例的方式进行了讨论，这些专利的公开内容通过引用整体并入本文。例如，AlN缓冲层可以形成在基板322的上表面322A上，以在碳化硅基板322与HEMT器件300A的其余部分之间提供适当的晶体结构过渡。此外，(一个或多个)应变平衡过渡层也可以和/或可替代地提供，如例如在共同受让的美国专利No.7,030,428中所描述的，该专利的公开内容通过引用并入本文，如同在本文完全阐述了一样。可选的缓冲/成核/过渡层可以通过MOCVD、MBE和/或HVPE来沉积。当存在时，缓冲层/成核层/过渡层的至少一部分可以位于凹陷区域360内，但是本公开的实施例不限于此。
源极触件315和漏极触件305可以形成在阻挡层326的上表面326A上并且可以彼此横向间隔开。栅极触件310可以形成在源极触件315与漏极触件305之间的阻挡层326的上表面326A上。栅极触件310的材料可以基于阻挡层326的成分来选择，并且在一些实施例中可以是肖特基触件。可以使用能够与氮化镓基半导体材料形成肖特基触件的常规材料，诸如镍(Ni)、铂(Pt)、硅化镍(NiSix)、铜(Cu)、钯(Pd)、铬(Cr)、钨(W)和/或氮化硅钨(WSiN)。
源极触件315和漏极触件305可以包括可以形成与氮化镓基半导体材料的欧姆接触的金属。合适的金属可以包括难熔金属，诸如Ti、W、钛钨(TiW)、硅(Si)、氮化钛钨(TiWN)、硅化钨(WSi)、铼(Re)、铌(Nb)、Ni、金(Au)、铝(Al)、钽(Ta)、钼(Mo)、NiSix、硅化钛(TiSi)、氮化钛(TiN)、WSiN、Pt等。在一些实施例中，源极触件315可以是欧姆源极触件315。因此，源极触件315和漏极触件305可以包含与阻挡层326直接接触的欧姆接触部分。在一些实施例中，源极触件315和/或漏极触件305可以由多个层形成，以形成欧姆接触，该欧姆接触可以如例如共同受让的美国专利No.8,563,372和美国专利No.9,214,352中所描述的那样提供，这些专利的公开内容通过引用整体并入本文。
源极触件315可以耦合到参考信号，诸如例如地电压。在一些实施例中，与参考信号的耦合可以通过从基板322的下表面322B延伸穿过基板322到达阻挡层的上表面326A的通孔(未示出)来提供。背金属层335可以形成在基板322的下表面322B上。在一些实施例中，背金属层335可以直接接触源极触件315(例如，通过使用图7A中未示出的通孔)。在一些实施例中，背金属层335可以经由附加的传导路径间接电连接到源极触件315。因此，背金属层335和耦合到其的信号可以电连接到源极触件315。
在一些实施例中，凹陷区域360可以以凹陷区域360不与源极触件315垂直重叠(例如，在图7A中的Z方向上)的方式部署在基板322内。例如，凹陷区域360可以不与源极触件315与阻挡层326之间的界面315A垂直地重叠。在一些实施例中，凹陷区域360可以不与栅极触件310与阻挡层326之间的界面310A垂直地重叠。但是，本公开的实施例不限于这种配置。在一些实施例中，凹陷区域360的一部分可以与源极触件315垂直重叠。
参考图7A，第一绝缘层350_1可以形成在阻挡层326上，并且第二绝缘层350_2可以形成在第一绝缘层350_1上。在一些实施例中，第一绝缘层350_1和/或第二绝缘层350_2可以包括氮化硅(SixNy)、氮化铝(AlN)、二氧化硅(SiO2)和/或其它合适的保护材料。第一绝缘层350_1的厚度可以影响栅极-源极电容和栅极-漏极电容，这可以影响半导体器件300A的开关速度。类似地，第二绝缘层350_2的厚度可以影响栅极-漏极电容，这可以影响半导体器件300A的开关速度和增益。
源极触件315和漏极触件305可以形成在第一绝缘层350_1中，源极触件315和漏极触件305中的每一个的部分可以位于第二绝缘层350_2下方。应该理解的是，本发明不限于图7A中所示的栅极触件310的特定形状，并且栅极触件310的其它形状以及半导体器件300A的其它元件在不偏离本文描述的实施例的情况下也是可能的。在一些实施例中，栅极触件310可以比漏极触件305更靠近源极触件315。在一些实施例中，栅极触件310可以被形成为T形栅极和/或伽马栅极，其形成在美国专利No.8,049,252、美国专利No.7,045,404和美国专利No.8,120,064中通过示例的方式讨论，这些专利的公开内容通过引用整体并入本文。第二绝缘层350_2可以形成在第一绝缘层350_1上以及漏极触件305、栅极触件310和源极触件315的部分上。
场板312可以形成在第二绝缘层350_2上。场板312的至少一部分可以位于栅极触件310上。场板312的至少一部分可以位于第二绝缘层350_2的位于栅极触件310与漏极触件305之间的部分上。场板312可以减小HEMT器件300A中的会导致增加的击穿电压和减少的电荷俘获的峰电场。电场的减少还可以带来其它好处，诸如减少的漏电流和增强的可靠性。场板和用于形成场板的技术通过示例的方式在美国专利No.8,120,064中进行了讨论，该专利的公开内容通过引用整体并入本文。场板312是可选的，并且在一些实施例中可以省略。为了便于说明，图1A、图1B和图1C中未图示第一绝缘层350_1、350_2以及场板312。
HEMT器件300A的凹陷区域360的构造不限于图7A的构造。图7B和图7C图示了包括与本文在图2和图3中所示的凹陷区域类似的凹陷区域360的HEMT器件300A'、300A”的实施例。
参考图7B的半导体器件300A'，杂质区域375可以形成在形成凹陷区域360的沟槽的底表面和/或侧壁中的一个或多个侧壁上的基板322中。在一些实施例中，杂质区域375可以掺杂有杂质(例如，通过离子注入)以成为p型。杂质区域375的特性可以与本文中关于图2示出和描述的特性类似，因此，将省略其重复描述。
参考图7C的半导体器件300A”，沟道层324(和/或本文描述的其它可选层)的在凹陷区域360内的部分可以被掺杂以形成杂质区域375'。在一些实施例中，杂质区域375'的杂质导电性类型可以与沟道层324不同。例如，在一些实施例中，杂质区域375'可以是p型区域并且沟道层324可以被掺杂为n型。在一些实施例中，杂质区域375'与沟道层324可以具有相同的导电性类型(例如，都是p型)，但是杂质区域375'内的掺杂剂的浓度可以高于沟道层324的掺杂剂的浓度。杂质区域375'的特性可以与本文中关于图3示出和描述的那些类似，因此，将省略其重复描述。
图7A至图7C图示了HEMT器件300A、300A'、300A”的实施例，其中凹陷区域360在源极接入区域下方提供。但是，本公开的实施例不限于此。图8A和8B是图示根据本公开的一些实施例的被实现为HEMT的半导体器件400A、500A的实施例的横截面图。图8A中所示的横截面是沿着图4D或图4E的线A-A截取的。图8B中所示的横截面是沿着图5D或图5E的线A-A截取的。图8A和图8B旨在表示用于识别和描述的结构，而不旨在以物理比例表示结构。
例如，图8A图示了HEMT器件400A的实施例，其中凹陷区域360'以类似于图4A至图4C的方式在漏极接入区域下方提供。凹陷区域360'可以被形成为类似于图4D的连续沟槽，或者可以被形成为类似于图4E的一系列分离的沟槽。虽然图8A中未示出，但是HEMT器件400A还可以包括诸如图4B中示出的杂质区域475或者诸如图4C中示出的杂质区域475'。
图8B图示了HEMT器件500A的实施例，其中凹陷区域360”以类似于图5A至图5C的方式在漏极接入区域下方提供。凹陷区域360”可以被形成为类似于图5D的连续沟槽，或者可以被形成为类似于图5E的一系列分离的沟槽。虽然图8B中未示出，但是HEMT器件500A还可以包括诸如图5B中示出的杂质区域575或者诸如图5C中示出的杂质区域575'。
图9A至图9G图示了根据本公开的实施例的制造半导体器件(诸如图7A的HEMT器件300A)的方法。图9A至图9G是沿着图1B的线C-C截取的。
现在参考图9A，提供在其上可以形成半导体结构的基板122。基板122可以是半绝缘碳化硅(SiC)基板，其可以是例如碳化硅的4H多型体。其它碳化硅候选多型体可以包括3C、6H和15R多型体。基板122的厚度可以是100μm或更大。
与可以是III族氮化物器件的常见基板材料的蓝宝石(Al2O3)相比，碳化硅与III族氮化物(其可以在沟道层324和/或阻挡层326中采用)具有更接近的晶格匹配。更接近的晶格匹配可以导致III族氮化物膜的质量高于蓝宝石上一般可用的膜。碳化硅还具有相对高的热导率，因此，形成在碳化硅上的III族氮化物器件的总输出功率可以不像形成在蓝宝石和/或硅上的类似器件那样受到基板热耗散的限制。而且，半绝缘碳化硅基板可以提供器件隔离和减少的寄生电容。
应该理解的是，虽然可以采用碳化硅作为基板，但是本发明的实施例可以利用任何合适的基板作为基板122，诸如蓝宝石(Al2O3)、氮化铝(AlN)、氮化铝镓(AlGaN)、氮化镓(GaN)、硅(Si)、GaAs、LGO、氧化锌(ZnO)、LAO、磷化铟(InP)等。
可选的缓冲层、成核层和/或过渡层(未示出)也可以在基板122上提供。例如，可以提供AlN缓冲层以在碳化硅基板与器件的其余部分之间提供适当的晶体结构过渡。此外，还可以提供(一个或多个)应变平衡过渡层。
凹陷区域360可以形成在基板122的上表面中。例如，可以通过在基板122的上表面上形成掩模并且对该掩模进行构图以暴露基板122的上表面的期望凹陷区域360的位置的部分来提供凹陷区域360，诸如旨在位于结果所得的器件的源极接入区域下方、漏极接入区域下方或栅极下方的区域内。然后可以使用构图的掩模来蚀刻基板122的上表面的暴露部分，以形成凹陷区域360。
参考图9B，沟道层324在基板122上且凹陷区域360内提供。沟道层324可以使用如上所述的缓冲层、过渡层和/或成核层沉积在基板122上。沟道层324可以处于压缩应变下。此外，沟道层324和/或缓冲层、成核层和/或过渡层可以通过MOCVD、MBE和/或HVPE来沉积。在本发明的一些实施例中，沟道层324可以是III族氮化物层。
参考图9B，阻挡层326可以形成在沟道层324上。阻挡层326可以是III族氮化物层。在本发明的某些实施例中，阻挡层326可以是高掺杂n型层。例如，阻挡层326可以被掺杂至小于大约1019cm-3的浓度。
在本发明的一些实施例中，当阻挡层326埋在欧姆接触金属下方时，阻挡层326可以具有足以在沟道层324与阻挡层326之间的界面处通过极化效应诱发显著的载流子浓度的厚度、Al成分和/或掺杂。而且，阻挡层326可以足够厚以减少或最小化由于沉积在阻挡层326与随后形成的第一保护层之间的界面处的电离的杂质而引起的沟道中电子的散射。
在一些实施例中，沟道层324和阻挡层326可以具有不同的晶格常数。例如，阻挡层326可以是具有比沟道层324小的晶格常数的相对薄的层，使得阻挡层326在两者之间的界面处“拉伸”。因而，可以提供伪晶HEMT(pHEMT)装置。
参考图9D，在阻挡层326上形成第一保护层410。第一保护层410可以是介电材料，诸如氮化硅(SixNy)、氮化铝(AlN)、二氧化硅(SiO2)和/或其它合适的保护材料。其它材料也可以用于第一保护层410。例如，第一保护层410还可以包括氧化镁、氧化钪、氧化铝和/或氧氮化铝。此外，第一保护层410可以是单层或者可以包括均匀和/或不均匀成分的多层。
第一保护层410可以毯式(blanket)形成在阻挡层326上。例如，第一保护层410可以是通过高质量溅射和/或等离子体增强化学气相沉积(PECVD)形成的氮化硅(SiN)层。第一保护层410可以足够厚以在随后的欧姆接触退火期间保护底层的阻挡层326。
参考图9E，第一保护层410(参见图9D)可以被构图以形成用于源极触件315、栅极触件310和漏极触件305的开口。例如，第一保护层410可以被构图以形成暴露阻挡层326的窗口，用于放置源极触件315和漏极触件305。可以利用构图的掩模和相对于阻挡层326的低损伤蚀刻来蚀刻窗口。欧姆金属可以形成在阻挡层326的暴露部分上。欧姆金属可以被退火以提供源极触件315和漏极触件305。
还可以对第一保护层410进行构图以提供栅极触件310。可以蚀刻第一保护层410以形成暴露阻挡层326的窗口，用于放置栅极触件310。栅极触件310可以形成在被蚀刻的窗口内，并且可以延伸穿过第一保护层410以接触阻挡层326的暴露部分。合适的栅极材料可以取决于阻挡层326的成分。但是，在某些实施例中，可以使用能够与基于氮化物的半导体材料形成肖特基接触的常规材料，诸如Ni、Pt、NiSi x、Cu、Pd、Cr、TaN、W和/或WSiN。栅极触件310的一部分可以在第一保护层410的表面上延伸。源极触件315、栅极触件310和漏极触件305的形成可以导致图9D的第一保护层410的构图以形成第一绝缘层350_1。
虽然源极触件315在图9E中被示出为位于阻挡层326的顶表面上，但是应该理解的是，在一些实施例中，可以在阻挡层326的顶表面中的凹陷内形成源极触件315、栅极触件310和/或漏极触件305。
参考图9F，可以在第一绝缘层350、源极触件315、栅极触件310和漏极触件305上形成第二保护层420。第二保护层420可以是介电层。在一些实施例中，第二保护层420可以具有与第一绝缘层350_1不同的介电指数。
参考图9G，场板312可以形成在第二保护层420上。场板312可以与栅极触件310重叠(例如，在图9F的Z方向上)并且可以在栅极与漏极之间的区域(即，栅极-漏极区域)上延伸一定距离。可以改变场板312在栅极触件310之上的重叠和/或场板312在栅极-漏极区域上延伸的距离以获得最优结果。在一些实施例中，场板312可以电连接到栅极触件310或源极触件315，并且应该理解的是，可以使用图中所示的场板结构以外的场板结构而不背离本发明。在一些实施例中，可以省略场板312。
返回去参考图7A，基板122(参见图9F)可以被减薄以形成减薄的基板322。在一些实施例中，使用研磨机(诸如进给研磨机或蠕动进给研磨机)来减小基板322的厚度。在其它实施例中，使用研磨、化学或反应式离子蚀刻或这些方法的组合(有或没有研磨)来减小基板322的厚度。在还有其它实施例中，可以使用蚀刻来处理基板322的背侧，以减少可能由减薄操作导致的对基板322的损坏。例如，在共同受让的美国专利No.7,291,529、美国专利No.7,932,111、美国专利No.7,259,402以及美国专利No.8,513,686中描述了使晶片变薄的方法，这些专利的公开内容通过引用整体并入本文。
在根据本发明的一些实施例中，基板322被减薄至大约40μm至大约100μm之间的厚度。在其它实施例中，基板322被减薄至大约40μm至大约75μm之间的厚度。在一些实施例中，省略了基板122的减薄，并且基板122实际上与基板322完全相同。
背金属层335可以沉积在基板322的下表面322B上。背金属层335可以包括传导金属，诸如例如钛、铂和/或金。背金属层335可以电连接(例如，通过传导通孔或其它传导路径)到源极触件315。
图10A至图10D图示了根据本公开的一些实施例的用于构造附加半导体器件的方法。例如，图10A和图10B图示了用于形成杂质区域375以构造例如图2的半导体器件300'的方法。参考图10A，掺杂区域1075可以形成在基板122中。掺杂区域1075可以例如通过离子注入到基板122中来形成。在一些实施例中，基板122可以是n型并且掺杂区域1075可以被形成为p型。
参考图10B，凹陷区域360'可以形成在基板122的上表面中且掺杂区域1075内。例如，可以通过在基板122的上表面上形成掩模并且对该掩模进行构图以暴露基板122的上表面和掺杂区域1075的期望凹陷区域360'的位置的部分来提供凹陷区域360'，诸如在旨在位于结果所得的器件的源极接入区域下方的区域内。可以执行凹陷区域360'的蚀刻，使得凹陷区域360'的深度(例如，距基板122的上表面)和/或凹陷区域360'的宽度不超过掺杂区域1075的深度。在蚀刻凹陷区域360'之后，可以在凹陷区域360'的侧壁和/或底表面上形成杂质区域375。随后，可以执行图9B至图9G的操作以形成结合凹陷区域360'的器件。
图10C和图10D图示了用于形成杂质区域375'以构造例如图3的半导体器件300”的方法。
图10C的操作可以在图9A中所示的操作之后执行。参考图10C，杂质区域375'可以形成在凹陷区域360中。例如，杂质区域375'可以通过离子注入形成。在一些实施例中，杂质区域375'可以沉积在基板122中的凹陷区域360内。例如，可以通过MOCVD、MBE和/或HVPE来沉积杂质区域375'。在一些实施例中，杂质区域375'可以是III族氮化物层，诸如GaN。杂质区域375'可以在其形成之后或期间被掺杂为p型。
参考图10D，沟道层324在基板122上和杂质区域375'上提供。沟道层324可以使用如上所述的缓冲层、过渡层和/或成核层沉积在基板122上和杂质区域375'上。沟道层324可以处于压缩应变下。此外，沟道层324和/或缓冲层、成核层和/或过渡层可以通过MOCVD、MBE和/或HVPE来沉积。在本发明的一些实施例中，沟道层324可以是III族氮化物层。在一些实施例中，沟道层324的材料可以与杂质区域375'的材料相同。随后，可以执行图9C至图9G的操作以形成结合凹陷区域360'的器件。
虽然图9A至图9G和图10A至图10D图示了凹陷区域360形成在源极接入区域中的实施例，但是本公开的实施例不限于此。如本领域普通技术人员将理解的，可以类似地执行图9A至图9G和图10A至图10D的方法，加以必要的修改，以创建在漏极接入区域中具有凹陷区域360'的器件(如在图4A至图4E中所示的器件400、400'、400”中)以及在栅极触件下方具有凹陷区域360”的器件(如在图5A至图5E中所示的器件500、500'、500”中)。
此外，虽然在图9A至图9G以及图10A至图10D中图示了被实施为HEMT器件300A、300A'、300A”的半导体结构，但是应该理解的是，可以使用其它类型的半导体器件来提供本文描述的半导体结构390。换句话说，可以使用其它类型的半导体器件，并且形成凹陷区域360的方法可以应用于半导体器件而不脱离本公开的范围。图11A和图11B图示了可以包括本文描述的凹陷区域360、360'、360”的示例半导体器件300B、300C。将省略图11A和图11B的先前已描述的元件的重复描述。图11A和11B大体上沿着图1B、图1C的线A-A截取。
图11A图示金属半导体场效应晶体管(MESFET)器件300B，其中源极区域215与漏极区域205之间的半导体结构390的区域提供MESFET 300B的传导沟道或沟道区域。MESFET300B可以形成在基板322上。
图11B图示了金属氧化物半导体场效应晶体管(MOSFET)器件300C，其中源极区域215与漏极区域205之间的半导体结构390的区域提供MOSFET 300C的沟道区域，并且栅极接触310通过栅极氧化物层110与沟道区域分开。MOSFET 300C可以形成在基板322上
半导体器件300B、300C中的每一个可以包括基板322中的凹陷区域360。虽然图11A和图11B图示了在源极接入区域中形成凹陷区域360的实施例，但是本发明的实施例不限于此。图11A的半导体器件300B、300C还可以被实施为具有漏极接入区域中的凹陷区域360'(如图4A至图4E中所示的器件400、400'、400”中)和/或具有栅极触件下方的凹陷区域360”(如图5A至5E中所示的器件500、500'、500”中)。
图12A、图12B和图12C是图示可以封装根据本公开的实施例的半导体器件300A以分别提供封装的晶体管器件600A至600C的几种示例方式的示意性横截面图。虽然图12A-12C示出了被封装的图7A的半导体器件300A，但是应该认识到的是，根据本公开的实施例的半导体器件300A、300A'、300A”、300B、300C中的任何一个都可以被封装在图12A-12C中示出的封装中。
图12A是封装的晶体管器件600A的示意性侧视图。如图12A中所示，封装的晶体管器件600A包括封装在开腔封装610A中的半导体器件300A。封装610A包括金属栅极引线622A、金属漏极引线624A、金属基座630、侧壁640和盖642。
基座630可以包括被配置为辅助封装的晶体管器件600A的热管理的材料。例如，基座630可以包括铜和/或钼。在一些实施例中，基座630可以由多个层组成和/或包含通孔/互连件。在示例实施例中，基座630可以是多层铜/钼/铜金属凸缘，其包括芯钼层，在其任一主表面上具有铜包覆层。在一些实施例中，基座630可以包括作为引线框架或金属块的一部分的金属散热器。在一些实施例中，侧壁640和/或盖642可以由绝缘材料形成或包括绝缘材料。例如，侧壁640和/或盖642可以由陶瓷材料形成或包括陶瓷材料。在一些实施例中，侧壁640和/或盖642可以由例如Al2O3形成。盖642可以使用环氧树脂胶粘到侧壁640。侧壁640可以经由例如钎焊附接到基座630。栅极引线622A和漏极引线624A可以被配置为延伸穿过侧壁640，但是本发明的实施例不限于此。
半导体器件300A安装在由金属基座630、陶瓷侧壁640和陶瓷盖642限定的空气填充的腔体612中的金属基座630的上表面上。半导体器件300的栅极和漏极端子632、634可以在半导体器件300A的顶侧上，而源极端子636可以在半导体器件300A的底侧上。源极端子636可以使用例如导电管芯附接材料(未示出)安装在金属基座630上。金属基座630可以提供到源极端子636的电连接，并且还可以用作散发在半导体器件300A中生成的热量的散热结构。热量主要在半导体器件300A的上部中生成，在那里在例如单位单元晶体管的沟道区域中生成相对高的电流密度。这个热量可以通过半导体结构390转移至源极端子636，然后转移至金属基座630。
输入匹配电路650和/或输出匹配电路652也可以安装在封装610A内。匹配电路650、652可以包括阻抗匹配和/或谐波端接电路。阻抗匹配电路可以被用于将输入到封装的晶体管器件600A或从晶体管放大器600A输出的RF信号的基波分量的阻抗分别与半导体器件300A的输入端或输出端处的阻抗匹配。谐波端接电路可以被用于将可以存在于半导体器件300A的输入端或输出端处的基波RF信号的谐波接地。可以提供多于一个输入匹配电路650和/或输出匹配电路652。如图12A中示意性所示，输入和输出匹配电路650、652可以安装在金属基座630上。栅极引线622A可以通过一根或多根键合线654连接到输入匹配电路650，并且输入匹配电路650可以通过一根或多根附加的键合线654连接到半导体器件300A的栅极端子632。类似地，漏极引线624A可以通过一根或多根键合线654连接到输出匹配电路652，并且输出匹配电路652可以通过一根或多根附加的键合线654连接到半导体器件300A的漏极端子634。作为电感元件的键合线654可以形成输入和/或输出匹配电路650、652的一部分。
图12B是封装的晶体管器件600B的示意性侧视图，其包括封装在基于印刷电路板的封装610B中的图7A的半导体器件300A。除了封装610A的栅极引线622A和漏极引线624A被封装610B中的基于印刷电路板的引线622B、624B替代之外，封装的晶体管器件600B与图12A的封装的晶体管器件600A非常相似。
封装610B包括基座630、陶瓷侧壁640、陶瓷盖642，它们中的每一个可以与上面讨论的封装610A的类似标号的元件基本完全相同。封装610B还包括印刷电路板620。印刷电路板620上的导电迹线形成金属栅极引线622B和金属漏极引线624B。印刷电路板620可以经由例如导电胶附接到基座630。印刷电路板620包括中心开口，并且半导体器件300安装在基座630上的这个开口内。封装的晶体管器件600B的其它组件可以与封装的晶体管器件600A的类似标号的组件相同，因此将省略对其的进一步描述。
图12C是另一个封装的晶体管器件600C的示意性侧视图。封装的晶体管器件600C与封装的晶体管器件600A的不同之处在于它包括不同的封装610C。封装610C包括金属基座630(其可以与封装610A的类似编号的基座630相似或完全相同)以及金属栅极和漏极引线622C、624C。封装的晶体管器件600C还包括至少部分地包围半导体器件300A、引线622C、624C和金属基座630的塑料包覆模制件660。封装的晶体管器件600C的其它组件可以与晶体管器件600A的类似编号的组件相同，因此将省略对其的进一步描述。
上面讨论的本发明的各个实施例已经将栅极触件、源极触件和漏极触件描绘为全部位于半导体结构的上表面(即，与接触基板的表面相对的表面)上。在本文中，此类触件可以被称为“顶侧”触件。但是，将认识到的是，根据本发明的实施例的半导体器件不限于仅具有顶侧源极、栅极和漏极触件。例如，如上面参考图7A所讨论的，可以提供延伸穿过半导体结构390和基板322的传导源极通孔(未示出)。这些源极通孔可以包括例如金属镀覆或金属填充的通孔(开口)，其可以被用于将顶侧源极触件315电连接到可以在基板322的下表面上提供的第一背侧金属层。第一背侧金属层可以用作背侧源极触件。
在其它实施例中，可以提供延伸穿过半导体结构390和基板322的栅极通孔，以将顶侧栅极触件310电连接到可以在基板322的下表面上提供的第二背侧金属图案，该第二背侧金属图案可以用作背侧栅极触件，和/或可以提供延伸穿过半导体结构390和基板322的漏极通孔，以将漏极触件305电连接到可以在基板322的下表面上提供的可以用作背侧漏极触件的第三背侧金属图案。背侧源极、栅极和/或漏极触件的使用可以提供将半导体器件连接到外部电路的便利方式，并且可以例如减少或消除对半导体器件与外部电路之间的键合线连接的任何需要。
将认识到的是，根据本发明的实施例的半导体器件可以包括背侧源极、漏极和栅极触件(及其相关联的通孔)的任何组合。例如，在一些实施例中，可以提供背侧源极和栅极触件(及其相关联的通孔)，而在其它实施例中，可以提供背侧源极和漏极触件(及其相关联的通孔)。在又一些实施例中，可以提供背侧源极、栅极和漏极触件(及其相关联的通孔)。其它组合是可能的。还将认识到的是，顶侧源极、栅极和漏极触件305、310、315可以或可以不连接到(或包括)键合焊盘或其它结构，从而促进从外部源极到顶侧源极、栅极和漏极触件305、310、315的电连接。因此，根据本发明的实施例的半导体器件可以被配置为仅具有顶侧、仅具有背侧或具有顶侧和背侧触件结构两者，以用于源极、栅极和漏极触件中的每一个连接到外部电路。
于2021年3月24日提交的美国专利申请序列No.17/211,281(“'281申请”)公开了具有背侧源极、栅极和/或漏极触件的RF晶体管放大器。'281申请的全部内容通过引用并入本文。将认识到的是，'281申请中所公开的背侧和顶侧源极、栅极和漏极触件的任何布置都可以用在根据本文公开的本发明的实施例的任何半导体器件中。还将认识到的是，根据本发明的实施例的半导体器件可以被安装为使得基板安装在下面的安装基板上，或者可替代地可以以其中顶侧触件安装在底层安装基板上的倒装芯片配置安装。
将理解的是，虽然本文中可以使用术语“第一”、“第二”等来描述各种元素，但是这些元素不应当受到这些术语的限制。这些术语仅被用于区分一个元素与另一个元素。例如，可以将第一元素称为第二元素，并且类似地，可以将第二元素称为第一元素，而不脱离本发明的范围。如本文所使用的，术语“和/或”包括相关联列出的项中的一个或多个的任何和所有组合。
本文使用的术语仅出于描述特定实施例的目的并且不旨在限制本发明。如本文所使用的，单数形式“一个”、“一种”和“该”旨在也包括复数形式，除非上下文另有明确指示。将进一步理解的是，术语“包括”和/或“包含”在本文中使用时指定所述特征、整数、步骤、操作、元件和/或组件的存在，但不排除一个或多个其它特征、整数、步骤、操作、元件、组件和/或其组的存在或添加。
除非另有定义，否则本文使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解的相同含义。将进一步理解的是，本文使用的术语应当被解释为具有与其在本说明书和相关领域的上下文中的含义一致的含义，并且除非本文明确如此定义，否则不会以理想化或过于正式的意义进行解释。
将理解的是，当诸如层、区域或基板之类的元件被称为“在另一个元件上”或“延伸到另一个元件上”时，它可以直接在另一个元件上或者也可以存在中间元件。相反，当元件被称为“直接在另一个元件上”或“直接延伸到另一个元件上”时，不存在中间元件。还将理解的是，当元件被称为“连接”或“耦合”到另一个元件时，它可以直接连接或耦合到另一个元件，或者可以存在中间元件。相反，当一个元件被称为“直接连接”或“直接耦合”到另一个元件时，不存在中间元件。
诸如“下方”或“上方”或“上”或“下”或“水平”或“横向”或“垂直”之类的相对术语可以被用于描述一个元件、层或区域与另一个元件、层或区域的关系，如图所示。将理解的是，这些术语旨在涵盖除了图中描绘的方向之外的设备的不同方向。
本文参考作为本发明的理想化实施例(和中间结构)的示意图的横截面视图来描述本发明的实施例。为了清楚起见，图中的层和区域的厚度可以被夸大。此外，由于例如制造技术和/或公差而导致的图示形状的变化是可以预料的。因此，本发明的实施例不应当被解释为限于本文所示区域的特定形状，而是应包括例如由制造引起的形状偏差。类似地，应该理解的是，基于制造过程中的标准偏差，预计维度有变化。如本文所使用的，除非另有说明，否则“近似”和/或“基本上”包括标称值的10％以内的值。
相同的标号贯穿全文始终指代相同的元件。因此，即使在对应的附图中既没有提及也没有描述它们，也可以参考其它附图来描述相同或相似的标号。而且，可以参考其它附图来描述未由附图标记表示的元件。
参考特征为具有诸如n型或p型之类的导电类型的半导体层和/或区域来描述本发明的一些实施例，该导电类型是指层和/或区域中的多数载流子浓度。因此，N型材料具有带负电的电子的多数平衡浓度，而P型材料具有带正电的空穴的多数平衡浓度。一些材料可以用“+”或“-”(自然N+、N-、P+、P-、N++、N--、P++、P--等)来指定，以指示与另一个层或区域相比相对较大(“+”)或较小(“-”)的多数载流子浓度。但是，这种表示法并不意味着在层或区域中存在特定浓度的多数或少数载流子。
在附图和说明书中，已经公开了本发明的典型实施例，并且虽然采用了特定术语，但它们仅用于一般和描述性意义，而不是为了限制的目的，本发明的范围在随附权利要求书中阐述。

Claims (32)

1.一种半导体器件，包括：
基板，其中基板的上表面包括凹陷区域；
基板上的半导体结构，半导体结构的一部分在凹陷区域内；以及
半导体结构上的栅极触件、漏极触件和源极触件，
其中凹陷区域不与漏极触件或源极触件垂直重叠。
2.如权利要求1所述的半导体器件，其中半导体结构包括高电子迁移率晶体管HEMT或场效应晶体管FET。
3.如权利要求2所述的半导体器件，其中场效应晶体管FET包括金属氧化物半导体FET(MOSFET)或金属半导体FET(MESFET)。
4.如权利要求1-3中的任一项所述的半导体器件，其中基板包括与凹陷区域相邻的杂质区域。
5.如权利要求4所述的半导体器件，其中杂质区域包括p型杂质。
6.如权利要求4-5中的任一项所述的半导体器件，其中杂质区域位于凹陷区域的至少一个侧壁和/或底表面上。
7.如权利要求1-3中的任一项所述的半导体器件，其中半导体结构的在凹陷区域内的部分掺杂有p型掺杂剂。
8.如权利要求1-7中的任一项所述的半导体器件，其中凹陷区域位于半导体结构的从源极触件下方延伸到栅极触件下方的部分上。
9.如权利要求1-7中的任一项所述的半导体器件，其中凹陷区域位于半导体结构的从漏极触件下方延伸到栅极触件下方的部分上。
10.如权利要求1-7中的任一项所述的半导体器件，其中栅极触件包括第一栅极触件，
其中半导体器件还包括第二栅极触件，以及
其中凹陷区域位于第一栅极触件下方。
11.如权利要求10所述的半导体器件，其中第一栅极触件和第二栅极触件在半导体结构上在第一方向上延伸，以及
其中凹陷区域具有在第一方向上延伸的纵向轴。
12.如权利要求10所述的半导体器件，其中与第一栅极触件相关联的第一晶体管的第一阈值电压和与第二栅极触件相关联的第二晶体管的第二阈值电压不同。
13.如权利要求10所述的半导体器件，其中栅极触件具有在第一方向上延伸的纵向轴，以及
其中凹陷区域包括布置在栅极触件下方并且沿着第一方向彼此间隔开的多个凹陷区域。
14.如权利要求1-13中的任一项所述的半导体器件，其中半导体结构包括III族氮化物。
15.一种半导体器件，包括：
基板；
基板中的杂质区域；
基板上的半导体结构；以及
半导体结构上的栅极触件、漏极触件和源极触件，
其中半导体结构的在杂质区域上的第一部分的第一厚度大于半导体结构的第二部分的第二厚度。
16.如权利要求15所述的半导体器件，其中杂质区域位于基板中的凹陷区域的至少一个侧壁和/或底表面上。
17.如权利要求15-16中的任一项所述的半导体器件，其中凹陷区域位于半导体结构的源极接入区域和/或半导体结构的漏极接入区域上。
18.如权利要求15-16中的任一项所述的半导体器件，其中凹陷区域在与基板的底表面垂直的方向上不与源极触件和/或漏极触件重叠。
19.如权利要求15-19中的任一项所述的半导体器件，其中杂质区域包括p型杂质。
20.如权利要求15所述的半导体器件，其中栅极触件包括第一栅极触件，
其中半导体器件还包括第二栅极触件，以及
其中半导体结构的第一部分位于第一栅极触件与基板之间。
21.如权利要求20所述的半导体器件，其中与第一栅极触件相关联的第一晶体管的第一阈值电压和与第二栅极触件相关联的第二晶体管的第二阈值电压不同。
22.如权利要求15-21中的任一项所述的半导体器件，其中栅极触件具有在第一方向上延伸的纵向轴，以及
其中杂质区域位于栅极触件下方的基板中沿着第一方向布置的多个凹陷区域中的相应凹陷区域的至少一个侧壁和/或底表面上。
23.如权利要求15-21中的任一项所述的半导体器件，其中栅极触件具有在第一方向上延伸的纵向轴，以及
其中杂质区域位于在基板中的具有在第一方向上延伸的纵向轴的连续沟槽的至少一个侧壁和/或底表面上。
24.一种半导体器件，包括：
基板，其中基板的上表面包括凹陷区域；
杂质区域，在基板中并且在凹陷区域的至少一个侧壁和/或底表面上；以及
在凹陷区域和杂质区域上的半导体结构。
25.如权利要求24所述的半导体器件，其中半导体结构的在凹陷区域上的第一部分的第一厚度大于半导体结构的远离凹陷区域的第二部分的第二厚度。
26.如权利要求24-25中的任一项所述的半导体器件，还包括半导体结构上的栅极触件、漏极触件和源极触件，
其中凹陷区域位于半导体结构的源极接入区域和/或半导体结构的漏极接入区域上。
27.如权利要求26所述的半导体器件，其中凹陷区域在与基板的底表面垂直的方向上不与源极触件和/或漏极触件重叠。
28.如权利要求24-26中的任一项所述的半导体器件，其中栅极触件包括第一栅极触件，
其中半导体器件还包括第二栅极触件，以及
其中凹陷区域位于第一栅极触件与基板之间。
29.如权利要求28所述的半导体器件，其中与第一栅极触件相关联的第一晶体管的第一阈值电压和与第二栅极触件相关联的第二晶体管的第二阈值电压不同。
30.如权利要求26所述的半导体器件，其中栅极触件具有在第一方向上延伸的纵向轴，以及
其中凹陷区域包括在栅极触件下方并且沿着第一方向间隔开的多个凹陷区域。
31.如权利要求26所述的半导体器件，其中栅极触件具有在第一方向上延伸的纵向轴，以及
其中凹陷区域包括在基板中具有在第一方向上延伸的纵向轴的连续沟槽。
32.如权利要求23所述的半导体器件，其中杂质区域包括p型杂质。
CN202280062503.4A 2021-09-16 2022-07-11 结合基板凹陷的半导体器件 Pending CN117941076A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US17/477,004 2021-09-16
US17/477,004 US20230078017A1 (en) 2021-09-16 2021-09-16 Semiconductor device incorporating a substrate recess
PCT/US2022/036623 WO2023043524A1 (en) 2021-09-16 2022-07-11 Semiconductor device incorporating a substrate recess

Publications (1)

Publication Number Publication Date
CN117941076A true CN117941076A (zh) 2024-04-26

Family

ID=82748681

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202280062503.4A Pending CN117941076A (zh) 2021-09-16 2022-07-11 结合基板凹陷的半导体器件

Country Status (3)

Country Link
US (1) US20230078017A1 (zh)
CN (1) CN117941076A (zh)
WO (1) WO2023043524A1 (zh)

Family Cites Families (179)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6010653A (ja) * 1983-06-30 1985-01-19 Fujitsu Ltd 半導体装置
US4866005A (en) 1987-10-26 1989-09-12 North Carolina State University Sublimation of silicon carbide to produce large, device quality single crystals of silicon carbide
US4946547A (en) 1989-10-13 1990-08-07 Cree Research, Inc. Method of preparing silicon carbide surfaces for crystal growth
US5210051A (en) * 1990-03-27 1993-05-11 Cree Research, Inc. High efficiency light emitting diodes from bipolar gallium nitride
US5200022A (en) 1990-10-03 1993-04-06 Cree Research, Inc. Method of improving mechanically prepared substrate surfaces of alpha silicon carbide for deposition of beta silicon carbide thereon and resulting product
US5192987A (en) 1991-05-17 1993-03-09 Apa Optics, Inc. High electron mobility transistor with GaN/Alx Ga1-x N heterojunctions
JP3352712B2 (ja) * 1991-12-18 2002-12-03 浩 天野 窒化ガリウム系半導体素子及びその製造方法
US5393993A (en) 1993-12-13 1995-02-28 Cree Research, Inc. Buffer structure between silicon carbide and gallium nitride and resulting semiconductor devices
US5523589A (en) 1994-09-20 1996-06-04 Cree Research, Inc. Vertical geometry light emitting diode with group III nitride active layer and extended lifetime
US5739554A (en) * 1995-05-08 1998-04-14 Cree Research, Inc. Double heterojunction light emitting diode with gallium nitride active layer
US6500257B1 (en) * 1998-04-17 2002-12-31 Agilent Technologies, Inc. Epitaxial material grown laterally within a trench and method for producing same
US6316793B1 (en) 1998-06-12 2001-11-13 Cree, Inc. Nitride based transistors on semi-insulating silicon carbide substrates
US6218680B1 (en) 1999-05-18 2001-04-17 Cree, Inc. Semi-insulating silicon carbide without vanadium domination
US6812053B1 (en) * 1999-10-14 2004-11-02 Cree, Inc. Single step pendeo- and lateral epitaxial overgrowth of Group III-nitride epitaxial layers with Group III-nitride buffer layer and resulting structures
US20010015437A1 (en) * 2000-01-25 2001-08-23 Hirotatsu Ishii GaN field-effect transistor, inverter device, and production processes therefor
JP4667556B2 (ja) * 2000-02-18 2011-04-13 古河電気工業株式会社 縦型ＧａＮ系電界効果トランジスタ、バイポーラトランジスタと縦型ＧａＮ系電界効果トランジスタの製造方法
JP4186032B2 (ja) * 2000-06-29 2008-11-26 日本電気株式会社 半導体装置
US6548333B2 (en) 2000-12-01 2003-04-15 Cree, Inc. Aluminum gallium nitride/gallium nitride high electron mobility transistors having a gate contact on a gallium nitride based cap segment
JP3679720B2 (ja) * 2001-02-27 2005-08-03 三洋電機株式会社 窒化物系半導体素子および窒化物系半導体の形成方法
JP2002261392A (ja) * 2001-02-27 2002-09-13 Sanyo Electric Co Ltd 窒化物系半導体素子および窒化物系半導体の形成方法
JP3866540B2 (ja) * 2001-07-06 2007-01-10 株式会社東芝 窒化物半導体素子およびその製造方法
US7030428B2 (en) 2001-12-03 2006-04-18 Cree, Inc. Strain balanced nitride heterojunction transistors
US6956239B2 (en) * 2002-11-26 2005-10-18 Cree, Inc. Transistors having buried p-type layers beneath the source region
JP4645034B2 (ja) * 2003-02-06 2011-03-09 株式会社豊田中央研究所 Ｉｉｉ族窒化物半導体を有する半導体素子
US7898047B2 (en) * 2003-03-03 2011-03-01 Samsung Electronics Co., Ltd. Integrated nitride and silicon carbide-based devices and methods of fabricating integrated nitride-based devices
US7501669B2 (en) 2003-09-09 2009-03-10 Cree, Inc. Wide bandgap transistor devices with field plates
US7052942B1 (en) * 2003-09-19 2006-05-30 Rf Micro Devices, Inc. Surface passivation of GaN devices in epitaxial growth chamber
JP2007511105A (ja) 2003-11-12 2007-04-26 クリー　インコーポレイテッド 発光デバイス（ｌｅｄ）をその上に有する半導体ウエハ裏面を加工する方法およびその方法により形成されたｌｅｄ
US7045404B2 (en) 2004-01-16 2006-05-16 Cree, Inc. Nitride-based transistors with a protective layer and a low-damage recess and methods of fabrication thereof
US7382001B2 (en) * 2004-01-23 2008-06-03 International Rectifier Corporation Enhancement mode III-nitride FET
US8174048B2 (en) * 2004-01-23 2012-05-08 International Rectifier Corporation III-nitride current control device and method of manufacture
JP4041075B2 (ja) * 2004-02-27 2008-01-30 株式会社東芝 半導体装置
US7084441B2 (en) * 2004-05-20 2006-08-01 Cree, Inc. Semiconductor devices having a hybrid channel layer, current aperture transistors and methods of fabricating same
JP4810072B2 (ja) * 2004-06-15 2011-11-09 株式会社東芝 窒素化合物含有半導体装置
US20060017064A1 (en) * 2004-07-26 2006-01-26 Saxler Adam W Nitride-based transistors having laterally grown active region and methods of fabricating same
JP4002918B2 (ja) * 2004-09-02 2007-11-07 株式会社東芝 窒化物含有半導体装置
US7259402B2 (en) 2004-09-22 2007-08-21 Cree, Inc. High efficiency group III nitride-silicon carbide light emitting diode
US8513686B2 (en) 2004-09-22 2013-08-20 Cree, Inc. High output small area group III nitride LEDs
US7348612B2 (en) * 2004-10-29 2008-03-25 Cree, Inc. Metal-semiconductor field effect transistors (MESFETs) having drains coupled to the substrate and methods of fabricating the same
US7704860B2 (en) * 2004-11-22 2010-04-27 Panasonic Corporation Nitride-based semiconductor device and method for fabricating the same
US7932111B2 (en) 2005-02-23 2011-04-26 Cree, Inc. Substrate removal process for high light extraction LEDs
US7465967B2 (en) * 2005-03-15 2008-12-16 Cree, Inc. Group III nitride field effect transistors (FETS) capable of withstanding high temperature reverse bias test conditions
JP5051980B2 (ja) * 2005-03-31 2012-10-17 住友電工デバイス・イノベーション株式会社 半導体装置
JP5093991B2 (ja) * 2005-03-31 2012-12-12 住友電工デバイス・イノベーション株式会社 半導体装置
US7544963B2 (en) 2005-04-29 2009-06-09 Cree, Inc. Binary group III-nitride based high electron mobility transistors
US7615774B2 (en) 2005-04-29 2009-11-10 Cree.Inc. Aluminum free group III-nitride based high electron mobility transistors
US20070018199A1 (en) * 2005-07-20 2007-01-25 Cree, Inc. Nitride-based transistors and fabrication methods with an etch stop layer
US7548112B2 (en) 2005-07-21 2009-06-16 Cree, Inc. Switch mode power amplifier using MIS-HEMT with field plate extension
JP2007059595A (ja) * 2005-08-24 2007-03-08 Toshiba Corp 窒化物半導体素子
JP5025108B2 (ja) * 2005-08-24 2012-09-12 株式会社東芝 窒化物半導体素子
JP2007150282A (ja) * 2005-11-02 2007-06-14 Sharp Corp 電界効果トランジスタ
JPWO2007069601A1 (ja) * 2005-12-14 2009-05-21 日本電気株式会社 電界効果トランジスタ
JP5065595B2 (ja) * 2005-12-28 2012-11-07 株式会社東芝 窒化物系半導体装置
US7592211B2 (en) 2006-01-17 2009-09-22 Cree, Inc. Methods of fabricating transistors including supported gate electrodes
US7709269B2 (en) 2006-01-17 2010-05-04 Cree, Inc. Methods of fabricating transistors including dielectrically-supported gate electrodes
US8013320B2 (en) * 2006-03-03 2011-09-06 Panasonic Corporation Nitride semiconductor device and method for fabricating the same
WO2007122669A1 (ja) * 2006-03-29 2007-11-01 Fujitsu Limited 多結晶ＳｉＣ基板を有する化合物半導体ウエハ、化合物半導体装置とそれらの製造方法
JP5065616B2 (ja) * 2006-04-21 2012-11-07 株式会社東芝 窒化物半導体素子
JP2008053602A (ja) * 2006-08-28 2008-03-06 Matsushita Electric Ind Co Ltd 半導体素子及びその製造方法
US8878245B2 (en) * 2006-11-30 2014-11-04 Cree, Inc. Transistors and method for making ohmic contact to transistors
US8476125B2 (en) * 2006-12-15 2013-07-02 University Of South Carolina Fabrication technique for high frequency, high power group III nitride electronic devices
US7838904B2 (en) * 2007-01-31 2010-11-23 Panasonic Corporation Nitride based semiconductor device with concave gate region
CN101611479B (zh) * 2007-02-16 2012-05-02 住友化学株式会社 氮化镓系外延结晶、其制造方法及场效应晶体管
EP2117040B1 (en) * 2007-02-27 2018-05-16 Fujitsu Limited Compound semiconductor device and process for producing the same
JP4695622B2 (ja) * 2007-05-02 2011-06-08 株式会社東芝 半導体装置
JP5208463B2 (ja) * 2007-08-09 2013-06-12 ローム株式会社 窒化物半導体素子および窒化物半導体素子の製造方法
US20090072269A1 (en) * 2007-09-17 2009-03-19 Chang Soo Suh Gallium nitride diodes and integrated components
JP5186661B2 (ja) * 2007-09-28 2013-04-17 富士通株式会社 化合物半導体装置
US7999288B2 (en) * 2007-11-26 2011-08-16 International Rectifier Corporation High voltage durability III-nitride semiconductor device
CN101897029B (zh) * 2007-12-10 2015-08-12 特兰斯夫公司 绝缘栅e模式晶体管
US8519438B2 (en) * 2008-04-23 2013-08-27 Transphorm Inc. Enhancement mode III-N HEMTs
US8309987B2 (en) * 2008-07-15 2012-11-13 Imec Enhancement mode semiconductor device
US7985986B2 (en) * 2008-07-31 2011-07-26 Cree, Inc. Normally-off semiconductor devices
US7898004B2 (en) * 2008-12-10 2011-03-01 Transphorm Inc. Semiconductor heterostructure diodes
JP5737948B2 (ja) * 2008-12-26 2015-06-17 ルネサスエレクトロニクス株式会社 ヘテロ接合電界効果トランジスタ、ヘテロ接合電界トランジスタの製造方法、および電子装置
CN102292812B (zh) * 2009-02-03 2014-04-02 飞思卡尔半导体公司 半导体结构、包括半导体结构的集成电路及制造半导体结构的方法
DE102009018054B4 (de) * 2009-04-21 2018-11-29 Infineon Technologies Austria Ag Lateraler HEMT und Verfahren zur Herstellung eines lateralen HEMT
KR20110026798A (ko) * 2009-09-08 2011-03-16 삼성전기주식회사 반도체 소자 및 그 제조 방법
KR20110032845A (ko) * 2009-09-24 2011-03-30 삼성전자주식회사 전력 전자소자 및 그 제조방법
JP5577681B2 (ja) * 2009-11-30 2014-08-27 住友電気工業株式会社 半導体装置
WO2011100304A1 (en) * 2010-02-09 2011-08-18 Massachusetts Institute Of Technology Dual-gate normally-off nitride transistors
US9214352B2 (en) 2010-02-11 2015-12-15 Cree, Inc. Ohmic contact to semiconductor device
US8563372B2 (en) 2010-02-11 2013-10-22 Cree, Inc. Methods of forming contact structures including alternating metal and silicon layers and related devices
KR101626463B1 (ko) * 2010-02-26 2016-06-02 삼성전자주식회사 고 전자 이동도 트랜지스터의 제조방법
US20110233521A1 (en) * 2010-03-24 2011-09-29 Cree, Inc. Semiconductor with contoured structure
KR101679054B1 (ko) * 2010-05-04 2016-11-25 삼성전자주식회사 산소처리영역을 포함하는 고 전자 이동도 트랜지스터 및 그 제조방법
US8686473B1 (en) * 2010-06-02 2014-04-01 Hrl Laboratories, Llc Apparatus and method for reducing the interface resistance in GaN heterojunction FETs
US8772832B2 (en) * 2010-06-04 2014-07-08 Hrl Laboratories, Llc GaN HEMTs with a back gate connected to the source
US8878246B2 (en) * 2010-06-14 2014-11-04 Samsung Electronics Co., Ltd. High electron mobility transistors and methods of fabricating the same
JP5751404B2 (ja) * 2010-08-23 2015-07-22 サンケン電気株式会社 半導体装置
JP5209018B2 (ja) * 2010-09-30 2013-06-12 株式会社東芝 窒化物半導体装置
JP2012104568A (ja) * 2010-11-08 2012-05-31 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
KR101214742B1 (ko) * 2010-12-09 2012-12-21 삼성전기주식회사 질화물계 반도체 소자 및 그 제조 방법
JP2014504013A (ja) * 2010-12-15 2014-02-13 エフィシエント パワー コンヴァーション コーポレーション 背面アイソレーションを有する半導体デバイス
JP2012156332A (ja) * 2011-01-26 2012-08-16 Toshiba Corp 半導体素子
JP5758132B2 (ja) * 2011-01-26 2015-08-05 株式会社東芝 半導体素子
EP2538445B1 (en) * 2011-06-22 2016-10-05 Imec Manufacturing method of a III-nitride device and associated III-nitride device
JP2013041986A (ja) * 2011-08-16 2013-02-28 Advanced Power Device Research Association ＧａＮ系半導体装置
US8598937B2 (en) * 2011-10-07 2013-12-03 Transphorm Inc. High power semiconductor electronic components with increased reliability
US20130099284A1 (en) * 2011-10-20 2013-04-25 Triquint Semiconductor, Inc. Group iii-nitride metal-insulator-semiconductor heterostructure field-effect transistors
US9024356B2 (en) * 2011-12-20 2015-05-05 Infineon Technologies Austria Ag Compound semiconductor device with buried field plate
US8633077B2 (en) * 2012-02-15 2014-01-21 International Business Machines Corporation Transistors with uniaxial stress channels
JP5900315B2 (ja) * 2012-02-16 2016-04-06 ソニー株式会社 半導体装置および半導体装置の製造方法
US8586993B2 (en) * 2012-02-28 2013-11-19 Infineon Technologies Austria Ag Normally-off compound semiconductor tunnel transistor
US8941148B2 (en) * 2012-03-06 2015-01-27 Infineon Technologies Austria Ag Semiconductor device and method
KR20130128281A (ko) * 2012-05-16 2013-11-26 삼성전자주식회사 고전자이동도 트랜지스터 및 그 제조방법
US8975664B2 (en) * 2012-06-27 2015-03-10 Triquint Semiconductor, Inc. Group III-nitride transistor using a regrown structure
CN107359196B (zh) * 2012-09-12 2020-07-14 松下知识产权经营株式会社 半导体装置
KR101946454B1 (ko) * 2012-09-18 2019-02-12 삼성전자주식회사 고 전자 이동도 트랜지스터 및 그 제조 방법
JP5779284B2 (ja) * 2012-09-28 2015-09-16 シャープ株式会社 スイッチング素子
JP6161246B2 (ja) * 2012-09-28 2017-07-12 トランスフォーム・ジャパン株式会社 半導体装置及び半導体装置の製造方法
US8952421B2 (en) * 2012-10-15 2015-02-10 Infineon Technologies Austria Ag RF power HEMT grown on a silicon or SiC substrate with a front-side plug connection
JP6056435B2 (ja) * 2012-12-07 2017-01-11 ソニー株式会社 半導体装置
JP6200227B2 (ja) * 2013-02-25 2017-09-20 ルネサスエレクトロニクス株式会社 半導体装置
US9087718B2 (en) * 2013-03-13 2015-07-21 Transphorm Inc. Enhancement-mode III-nitride devices
US9018056B2 (en) * 2013-03-15 2015-04-28 The United States Of America, As Represented By The Secretary Of The Navy Complementary field effect transistors using gallium polar and nitrogen polar III-nitride material
US9773884B2 (en) * 2013-03-15 2017-09-26 Hrl Laboratories, Llc III-nitride transistor with engineered substrate
US9129889B2 (en) * 2013-03-15 2015-09-08 Semiconductor Components Industries, Llc High electron mobility semiconductor device and method therefor
WO2014174550A1 (ja) * 2013-04-23 2014-10-30 パナソニックＩｐマネジメント株式会社 窒化物半導体装置
US8975640B2 (en) * 2013-04-29 2015-03-10 Infineon Techonologies Austria AG Heterojunction semiconductor device and manufacturing method
JP6220161B2 (ja) * 2013-06-03 2017-10-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6143598B2 (ja) * 2013-08-01 2017-06-07 株式会社東芝 半導体装置
JP2015046444A (ja) * 2013-08-27 2015-03-12 ルネサスエレクトロニクス株式会社 半導体装置
US9362389B2 (en) * 2013-08-27 2016-06-07 University Of Notre Dame Du Lac Polarization induced doped transistor
JP6214978B2 (ja) * 2013-09-17 2017-10-18 株式会社東芝 半導体装置
CN103500763B (zh) * 2013-10-15 2017-03-15 苏州晶湛半导体有限公司 Ⅲ族氮化物半导体器件及其制造方法
JP6135487B2 (ja) * 2013-12-09 2017-05-31 富士通株式会社 半導体装置及び半導体装置の製造方法
CN103715086A (zh) * 2013-12-27 2014-04-09 苏州晶湛半导体有限公司 一种增强型器件的制造方法
US9048303B1 (en) * 2014-01-30 2015-06-02 Infineon Technologies Austria Ag Group III-nitride-based enhancement mode transistor
JP6341679B2 (ja) * 2014-02-06 2018-06-13 ルネサスエレクトロニクス株式会社 半導体装置
JP2015177063A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置
US11239348B2 (en) * 2014-03-17 2022-02-01 Matthew H. Kim Wafer bonded GaN monolithic integrated circuits and methods of manufacture of wafer bonded GaN monolithic integrated circuits
US9490119B2 (en) * 2014-05-21 2016-11-08 Palo Alto Research Center Incorporated Fabrication of thin-film devices using selective area epitaxy
CN107004705B (zh) * 2014-11-14 2021-03-16 香港科技大学 具有片上集成光子源或光子欧姆漏极以促进被俘获于晶体管的深陷阱中的电子脱陷的晶体管
US9536967B2 (en) * 2014-12-16 2017-01-03 Transphorm Inc. Recessed ohmic contacts in a III-N device
CN105655395B (zh) * 2015-01-27 2018-05-15 苏州捷芯威半导体有限公司 一种增强型高电子迁移率晶体管及其制作方法
JP6746887B2 (ja) * 2015-09-16 2020-08-26 住友電気工業株式会社 高電子移動度トランジスタ、及び高電子移動度トランジスタの製造方法
ITUB20155862A1 (it) * 2015-11-24 2017-05-24 St Microelectronics Srl Transistore di tipo normalmente spento con ridotta resistenza in stato acceso e relativo metodo di fabbricazione
WO2017111869A1 (en) * 2015-12-24 2017-06-29 Intel Corporation Transition metal dichalcogenides (tmdcs) over iii-nitride heteroepitaxial layers
FR3050869B1 (fr) * 2016-04-29 2018-05-18 Commissariat A L'energie Atomique Et Aux Energies Alternatives Transistor a heterojonction de type normalement ouvert a tension de seuil elevee
US10170611B1 (en) * 2016-06-24 2019-01-01 Hrl Laboratories, Llc T-gate field effect transistor with non-linear channel layer and/or gate foot face
US10892356B2 (en) * 2016-06-24 2021-01-12 Cree, Inc. Group III-nitride high-electron mobility transistors with buried p-type layers and process for making the same
US20210167199A1 (en) * 2016-06-24 2021-06-03 Cree, Inc. Group iii-nitride high-electron mobility transistors with gate connected buried p-type layers and process for making the same
US10840334B2 (en) * 2016-06-24 2020-11-17 Cree, Inc. Gallium nitride high-electron mobility transistors with deep implanted p-type layers in silicon carbide substrates for power switching and radio frequency applications and process for making the same
JP6790682B2 (ja) * 2016-09-29 2020-11-25 富士通株式会社 化合物半導体装置、電源装置、及び増幅器
WO2018063224A1 (en) * 2016-09-29 2018-04-05 Intel Corporation InN TUNNEL JUNCTION CONTACTS FOR P-CHANNEL GaN
CN109819678A (zh) * 2016-09-30 2019-05-28 Hrl实验室有限责任公司 掺杂的栅极电介质材料
JP7113233B2 (ja) * 2017-06-13 2022-08-05 パナソニックＩｐマネジメント株式会社 窒化物半導体装置
US10615273B2 (en) 2017-06-21 2020-04-07 Cree, Inc. Semiconductor devices having a plurality of unit cell transistors that have smoothed turn-on behavior and improved linearity
US10553712B2 (en) * 2017-07-12 2020-02-04 Indian Institute Of Technology High-electron-mobility transistor (HEMT)
US10002956B1 (en) * 2017-08-31 2018-06-19 Vanguard International Semiconductor Corporation High electron mobility transistor
JP6905197B2 (ja) * 2017-12-20 2021-07-21 富士通株式会社 化合物半導体装置及びその製造方法
WO2019132881A1 (en) * 2017-12-27 2019-07-04 Intel Corporation Field-effect transistors and methods of manufacturing the same
JP6767411B2 (ja) * 2018-03-06 2020-10-14 株式会社東芝 半導体装置、電源回路、及び、コンピュータ
US11038023B2 (en) * 2018-07-19 2021-06-15 Macom Technology Solutions Holdings, Inc. III-nitride material semiconductor structures on conductive silicon substrates
US10971615B2 (en) * 2018-08-08 2021-04-06 Qualcomm Incorporated High power performance gallium nitride high electron mobility transistor with ledges and field plates
US10868162B1 (en) * 2018-08-31 2020-12-15 Hrl Laboratories, Llc Self-aligned gallium nitride FinFET and method of fabricating the same
TWI791888B (zh) * 2018-09-11 2023-02-11 美商美國亞德諾半導體公司 增強模式化合物半導體場效電晶體、半導體裝置、以及製造增強模式半導體裝置之方法
US10964803B2 (en) * 2018-11-19 2021-03-30 Texas Instruments Incorporated Gallium nitride transistor with a doped region
US10573734B1 (en) * 2018-12-28 2020-02-25 Vanguard International Semiconductor Corporation High electron mobility transistor and method for forming the same
US20200219871A1 (en) * 2019-01-07 2020-07-09 Semiconductor Components Industries, Llc Electronic Device Including a HEMT Including a Buried Region
US11476359B2 (en) * 2019-03-18 2022-10-18 Wolfspeed, Inc. Structures for reducing electron concentration and process for reducing electron concentration
EP3719850A1 (en) * 2019-04-03 2020-10-07 Infineon Technologies Austria AG Group iii nitride-based transistor device and method of fabricating a gate structure for a group iii nitride-based transistor device
US11411099B2 (en) * 2019-05-28 2022-08-09 Glc Semiconductor Group (Cq) Co., Ltd. Semiconductor device
WO2020245922A1 (ja) * 2019-06-04 2020-12-10 日本電信電話株式会社 電界効果型トランジスタおよびその製造方法
US10923585B2 (en) * 2019-06-13 2021-02-16 Cree, Inc. High electron mobility transistors having improved contact spacing and/or improved contact vias
DE102019212641A1 (de) * 2019-08-23 2021-02-25 Robert Bosch Gmbh Vertikaler feldeffekttransistor und verfahren zum ausbilden desselben
CN113875019A (zh) * 2020-04-30 2021-12-31 英诺赛科(苏州)半导体有限公司 半导体器件以及制造半导体器件的方法
US11658234B2 (en) * 2020-10-27 2023-05-23 Wolfspeed, Inc. Field effect transistor with enhanced reliability
CN114765215A (zh) * 2021-01-12 2022-07-19 联华电子股份有限公司 半导体装置
CN114823888A (zh) * 2021-01-22 2022-07-29 联华电子股份有限公司 高电子迁移率晶体管及其制作方法
CN115332332A (zh) * 2021-05-11 2022-11-11 联华电子股份有限公司 具有较低接触电阻的半导体晶体管结构及其制作方法
US20220367697A1 (en) * 2021-05-17 2022-11-17 Cree, Inc. Group iii-nitride transistors with back barrier structures and buried p-type layers and methods thereof
US20220367695A1 (en) * 2021-05-17 2022-11-17 Cree, Inc. Circuits and group iii-nitride transistors with buried p-layers and controlled gate voltages and methods thereof
US11929428B2 (en) * 2021-05-17 2024-03-12 Wolfspeed, Inc. Circuits and group III-nitride high-electron mobility transistors with buried p-type layers improving overload recovery and process for implementing the same
US20220376098A1 (en) * 2021-05-20 2022-11-24 Wolfspeed, Inc. Field effect transistor with selective modified access regions
US20220376104A1 (en) * 2021-05-20 2022-11-24 Cree, Inc. Transistors including semiconductor surface modification and related fabrication methods
FR3125168A1 (fr) * 2021-07-12 2023-01-13 Commissariat A L'energie Atomique Et Aux Energies Alternatives Transistor a haute mobilite electronique avec resistance d’acces reduite et procede de fabrication d’un transistor a haute mobilite electronique avec resistance d’acces reduite
US20230197841A1 (en) * 2021-12-16 2023-06-22 Wolfspeed, Inc. Group iii-nitride high-electron mobility transistors with a buried conductive material layer and process for making the same

Also Published As

Publication number Publication date
US20230078017A1 (en) 2023-03-16
WO2023043524A1 (en) 2023-03-23

Similar Documents

Publication Publication Date Title
JP5366798B2 (ja) 高効率および／または高電力密度のワイドバンドギャップトランジスタ
US10923585B2 (en) High electron mobility transistors having improved contact spacing and/or improved contact vias
US9666705B2 (en) Contact structures for compound semiconductor devices
US20220376104A1 (en) Transistors including semiconductor surface modification and related fabrication methods
CN112534570B (zh) 具有增强模式和耗尽模式晶体管二者的单片微波集成电路
US11658234B2 (en) Field effect transistor with enhanced reliability
US20220376098A1 (en) Field effect transistor with selective modified access regions
US20220376085A1 (en) Methods of manufacturing high electron mobility transistors having improved performance
US11961888B2 (en) Extrinsic field termination structures for improving reliability of high-voltage, high-power active devices
US11842937B2 (en) Encapsulation stack for improved humidity performance and related fabrication methods
US11869964B2 (en) Field effect transistors with modified access regions
US20230078017A1 (en) Semiconductor device incorporating a substrate recess
US20240162304A1 (en) Field effect transistor including field plates
US12009417B2 (en) High electron mobility transistors having improved performance
US20240178311A1 (en) High Frequency, High Temperature Transistor Devices
US20230395695A1 (en) Method for reducing parasitic capacitance and increasing peak transconductance while maintaining on-state resistance and related devices
US20240105824A1 (en) Barrier Structure for Sub-100 Nanometer Gate Length Devices
US20240105823A1 (en) Barrier Structure for Dispersion Reduction in Transistor Devices
US20220376099A1 (en) High electron mobility transistors having improved performance
US20230395670A1 (en) Plasma-based barrier layer removal method for increasing peak transconductance while maintaining on-state resistance and related devices
EP4352790A1 (en) Field effect transistor with modified access regions
JP2024519369A (ja) ソース接続されたフィールド板を備えた電界効果トランジスタ

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination