CN114765215A - 半导体装置 - Google Patents

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Abstract

本发明公开一种半导体装置，包括基底、半导体通道层、半导体阻障层、及栅极电极。半导体通道层设置于基底之上，半导体阻障层设置于半导体通道层之上，其中半导体阻障层的表面包括至少一凹槽。栅极电极设置于半导体阻障层之上，其中栅极电极包括主体部及重叠凹槽的至少一垂直延伸部。

Description

半导体装置
技术领域
本发明涉及半导体装置的领域，特别是涉及一种高电子迁移率晶体管及其制作方法。
背景技术
在半导体技术中，III-V族的半导体化合物可用于形成各种集成电路装置，例如：高功率场效晶体管、高频晶体管或高电子迁移率晶体管(high electron mobilitytransistor,HEMT)。HEMT是属于具有二维电子气(two dimensional electron gas,2DEG)层的一种场效晶体管，其2DEG层会邻近于能隙不同的两种材料之间的接合面(亦即，异质接合面)。由于HEMT并非使用掺杂区域作为晶体管的载流子通道，而是使用2-DEG层作为晶体管的载流子通道，因此相较于现有的金属氧化物半导体场效晶体管(MOSFET)，HEMT具有多种吸引人的特性，例如：高电子迁移率及以高频率传输信号的能力。针对现有的HEMT，仍需要进一步降低其导通电阻(RON)，并提升转移电导(gm)及击穿电压(VBR)，以符合目前业界的需求。
发明内容
有鉴于此，有必要提出一种改良的高电子迁移率晶体管，以满足目前业界对于高电子迁移率晶体管的需求。
根据本发明的一实施例，揭露了一种半导体装置，包括基底、半导体通道层、半导体阻障层、及栅极电极。半导体通道层设置于基底之上，半导体阻障层设置于半导体通道层之上，其中半导体阻障层的表面包括至少一凹槽。栅极电极设置于半导体阻障层之上，其中栅极电极包括主体部及重叠凹槽的至少一垂直延伸部。
根据本发明的一实施例，揭露了一种半导体装置，包括基底、半导体通道层、半导体阻障层、栅极电极、及层间介电层。半导体通道层设置于基底之上，半导体阻障层设置于半导体通道层之上，其中半导体阻障层包括毗邻的第一部分和第二部分，且第一部分的厚度大于第二部分的厚度。栅极电极设置于半导体阻障层之上，其中栅极电极包括主体部及重叠第二部分的至少一垂直延伸部。层间介电层设置于主体部和垂直延伸部之间。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合所附的附图，作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用，并非用来对本发明加以限制者。
附图说明
图1是本发明一实施例所绘示的半导体装置的剖面示意图；
图2是本发明一实施例的半导体装置的俯视示意图；
图3是本发明一实施例的半导体装置的俯视示意图；
图4是本发明一变化型实施例所绘示的具有栅极介电层的半导体装置的剖面示意图；
图5是本发明一变化型实施例所绘示的半导体装置的剖面示意图；
图6是本发明一变化型实施例所绘示的具有多个垂直延伸部的半导体装置的剖面示意图；
图7是本发明一变化型实施例所绘示的具有多个垂直延伸部的半导体装置的剖面示意图；
图8是本发明一实施例的半导体装置的俯视示意图；
图9是本发明一变化型实施例所绘示的具有多个垂直延伸部的半导体装置的剖面示意图；
图10是本发明一变化型实施例所绘示的半导体装置的剖面示意图；
图11是本发明实施例和比较例的半导体装置的转移电导(gm)的电性表现的示意图；
图12是本发明实施例和比较例的半导体装置中的电场和位置之间的关系图；
图13是本发明实施例和比较例的半导体装置的击穿电压(VBR)及比导通电阻(RON,SP)的示意图。
主要元件符号说明
100-1 半导体装置
100-2 半导体装置
100-3 半导体装置
100-4 半导体装置
100-5 半导体装置
100-6 半导体装置
100-7 半导体装置
102 基底
104 缓冲层
106 半导体通道层
106a 第一部分
106b 第二部分
107-1 二维电子气
107-2 二维电子气
108 半导体阻障层
108a 第一部分
108b 第二部分
109 凹槽
109a 第一凹槽
109b 第二凹槽
109c 第三凹槽
109d 第四凹槽
111a 第五凹槽
111b 第六凹槽
110 栅极盖层
120 栅极电极
122 主体部
124 水平延伸部
126 垂直延伸部
126a 第一垂直延伸部
126b 第二垂直延伸部
126c 第三垂直延伸部
126d 第四垂直延伸部
130a 第五垂直延伸部
130b 第六垂直延伸部
132 漏极电极
134 源极电极
136 第一层间介电层
140 第二层间介电层
150 栅极介电层
A 区域
H 重叠高度
H1 重叠高度
H2 重叠高度
Lb 长度
Lh 长度
Lv 长度
Lv1 长度
Lv2 长度
T1 厚度
T2 厚度
具体实施方式
通过参考下文中的详细说明并同时结合附图，本技术领域的技术人员可理解本发明的内容。需注意的是，考虑到附图的简洁性，并为了使本技术领域的技术人员能容易了解，附图中的特定元件并非依照实际比例绘制。此外，附图中各元件的数量及尺寸仅作为示意，并非用来限制本发明的范围。
本发明说明书与附上的权利要求中会使用某些词汇来指称特定元件。本领域的技术人员应理解，半导体元件制造商可能会以不同的名称来指称相同的元件。本文并不意在区分那些功能相同但名称不同的元件。在权利要求书与下文说明书中，「包含」、「包括」及「具有」等词为开放式用语，因此其应被解释为「含有但不限定为…」的意思。
说明书与权利要求中所使用的序数例如「第一」、「第二」等的用词，以修饰请求项的元件，其本身并不代表该元件有任何之前的序数，也不代表某一元件与另一元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一请求元件得以和另一具有相同命名的请求元件能作出清楚区分。
在说明书及与权利要求中当中所提及的「耦接」、「耦合」、「电连接」一词，除非另有说明，包含任何直接及间接的电气连接手段。举例而言，若文中描述一第一元件耦接于一第二元件，则代表该第一元件可直接电气连接于该第二元件，或通过其他元件或连接手段间接地电气连接至该第二元件。
另外，针对本发明中所提及的空间相关的叙述词汇，例如：「在...之下」，「低」，「下」，「上方」，「之上」，「下」，「顶」，「底」和类似词汇时，为便于叙述，其用法均在于描述附图中一个元件或特征与另一个(或多个)元件或特征的相对关系。除了附图中所显示的摆向外，这些空间相关词汇也用来描述半导体装置在使用中以及操作时的可能摆向。随着半导体装置的摆向的不同(旋转90度或其它方位)，用以描述其摆向的空间相关叙述也应通过类似的方式予以解释。
尽管本发明的所描述的数值范围与参数为约略值，在具体实施例中所描述的数值尽可能的精准描述。然而，由于测量过程必然会产生些许测量偏差，因此通过这些测量过程所获得的数值本质上必然会包括些许误差。此外，在下文中，术语「约」通常是指在给定数值或范围的10％、5％、1％或0.5％内。或者，术语「约」是指在所属技术领域中具有通常技术者可接受的平均的标准偏差内。本文所揭露的所有的数值范围、数量、值、与百分比，其可用于描述例如材料的重量、期间、温度、操作条件、数量比例及其类似的描述，且应被理解为受到术语「约」的修饰。据此，除非有相反的指示，本发明及申请专利范围所阐述的数值参数是约略数，其可视需要而变化，或至少应根据所揭露的有意义的位数数字并且使用通常的进位方式，以解读各个数值参数。下文中，范围可表示为从一端点至另一端点，或是在两个端点之间。除非特别声明，否则本发明中的所有范围皆包含端点。
在不脱离本发明的精神下，下文所描述的不同实施例中的技术特征彼此间可以被置换、重组、混合，以构成其他的实施例。
本发明是关于一种半导体装置，其包括高电子迁移率晶体管(HEMT)。HEMT可以作为电压转换器应用的功率切换晶体管。相较于硅功率晶体管，由于III-V HEMT具有较宽的能带间隙，因此具有低导通电阻(on-state resistance)与低切换损失的特征。在本发明中，「III-V族半导体(group III-V semiconductor)」是指包含至少一III族元素与至少一V族元素的化合物半导体，其中，III族元素可以是硼(B)、铝(Al)、镓(Ga)或铟(In)，而V族元素可以是氮(N)、磷(P)、砷(As)或锑(Sb)。进一步而言，「III-V族半导体」可以包括：氮化镓(GaN)、磷化铟(InP)、砷化铝(AlAs)、砷化镓(GaAs)、氮化铝镓(AlGaN)、氮化铟铝镓(InAlGaN)、氮化铟镓(InGaN)、其类似物或上述化合物的组合，但不限于此。此外，「III族-氮化物半导体」是指包含氮与至少一III族元素的化合物半导体，例如：GaN、氮化铝(AlN)、氮化铟(InN)、AlGaN、InGaN、InAlGaN、其类似物或上述化合物的组合，但不限于此。
图1是根据本发明一实施例所绘示的半导体装置的剖面示意图。参考图1，半导体装置100-1会至少包括基底102、半导体通道层106、半导体阻障层108、及栅极电极120，其中，半导体通道层106会被设置于基底102之上。半导体阻障层108会被设置于半导体通道层106之上。根据本发明一实施例，半导体阻障层108的表面可包括至少一凹槽109。栅极电极120会设置于半导体阻障层108之上，栅极电极120包括主体部122及至少一垂直延伸部126，垂直延伸部126可重叠凹槽109。根据本发明另一实施例，半导体阻障层108可包括互相毗邻(abutting)的第一部分108a和第二部分108b，第一部分108a的厚度T1可大于第二部分108b的厚度T2，且栅极电极120的垂直延伸部126可重叠半导体阻障层108的第二部分108b。进一步而言，根据本发明一实施例，基底102和半导体通道层106之间另外可以包括缓冲层104，其可用于降低基底102和半导体通道层106之间的漏电流、或降低基底102和半导体通道层106之间的应力累积或晶格不匹配的程度。根据本发明一实施例，半导体装置100-1可以另外包括栅极盖层110、第一层间介电层136、第二层间介电层140、漏极电极132、及源极电极134。其中，栅极盖层110可以被设置于半导体阻障层108和栅极电极120的主体部122之间。栅极电极120、源极电极134及漏极电极132可以被设置于第一层间介电层136中，且源极电极134及漏极电极132会分别设置于栅极电极120的两侧。根据本发明一实施例，二维电子气(2-dimensional electron gas,2-DEG)107-1、107-2可以被产生于半导体通道层106和半导体阻障层108的接面，且二维电子气107-1的载流子浓度会高于二维电子气107-2的载流子浓度。通过设置栅极盖层110，其下方对应的半导体通道层106中则不会产生二维电子气107-1、107-2，使得部分二维电子气被截断。
根据本发明一实施例，上述基底102可以是块硅基板、碳化硅(SiC)基板、蓝宝石(sapphire)基板、绝缘层上覆硅(silicon on insulator，SOI)基板或绝缘层上覆锗(germanium on insulator，GOI)基板，但不限定于此，且可以通过任何合适的方式形成基底102上的各堆叠层，例如可通过分子束外延(molecular-beam epitaxy,MBE)、金属有机化学气相沉积(metal organic chemical vapor deposition,MOCVD)、氢化物气相外延(hydride vapor phase epitaxy,HVPE)、原子层沉积(atomic layer deposition,ALD)或其他合适的方式，以形成设置于基底102上的缓冲层104、半导体通道层106、半导体阻障层108、及栅极盖层110。
其中，缓冲层104可能包括多个子半导体，且其整体的电阻值会高于基底102上其他层的电阻值。具体而言，缓冲层104中的部分元素的比例，例如金属元素，会由基底102往半导体通道层106的方向逐渐改变。举例而言，对于基底102和半导体通道层106分别为硅基板和GaN层的情形，缓冲层104可以是组成比例渐变的氮化铝镓(AlxGa(1-x)N)，且顺着基底102往半导体通道层106的方向，所述X值会以连续或阶梯变化方式自0.9降低至0.15；或者缓冲层104也可为多层超晶格(superlattice)结构。
半导体通道层106可包含一层或多层III-V族半导体层，III-V族半导体层的成份可以是GaN、AlGaN、InGaN或InAlGaN，但不限定于此。此外，半导体通道层106也可以是被掺杂的一层或多层III-V族半导体层，例如是p型的III-V族半导体层。对于p型的III-V族半导体层而言，其掺质可以是C、Fe、Mg或Zn，或不限定于此。
半导体阻障层108可包含一层或多层III-V族半导体层，且其组成会不同于半导体通道层106的III-V族半导体。举例来说，半导体阻障层108可包含AlN、AlyGa(1-y)N(0＜y＜1)或其组合。根据一实施例，半导体通道层106可以是未经掺杂的GaN层，而半导体阻障层108可以是本质上为n型的AlGaN层。由于半导体通道层106和半导体阻障层108间具有不连续的能隙，通过将半导体通道层106和半导体阻障层108互相堆叠设置，电子会因压电效应(piezoelectric effect)而被聚集于半导体通道层106和半导体阻障层108之间的异质接面，因而产生高电子迁移率的薄层，亦即二维电子气107-1、107-2。此外，由于半导体阻障层108的第一部分108a的厚度T1会大于第二部分108b的厚度T2，因此可以产生不等的压电效应，而使得第一部分108a下方的二维电子气107-1载流子浓度高于第二部分108b下方的二维电子气107-2载流子浓度。举例而言，厚度T1可以介于6nm～30nm，而厚度T2可以介于3nm～15nm，但不限定于此。此外，当第二部分108b的厚度T2大于零时，凹槽109的底面会分离于下方的半导体通道层106，使得半导体通道层106不会暴露出于凹槽109的底面。又，凹槽109可以被设置于栅极电极120的主体部122和漏极电极132之间。
栅极盖层110可以邻接(adjoin)凹槽109，其可以是被掺杂的一层或多层III-V族半导体层，且栅极盖层110的组成可不同于下方的半导体阻障层108，例如是P型的III-V族半导体层。对于P型的III-V族半导体层而言，其掺质可以是C、Fe、Mg或Zn，但不限定于此。根据一实施例，栅极盖层110可以是P型的GaN层。举例而言，栅极盖层110的厚度会大于半导体阻障层108的第一部分108a的厚度T1，栅极盖层110的厚度可例如是30nm～100nm，但不限定于此。
根据本发明一实施例，栅极电极120的主体部122可以设置于半导体阻障层108的第一部分108a之上，而栅极电极120的垂直延伸部126可以被设置于半导体阻障层108的第二部分108b之上。因此，栅极电极120的垂直延伸部126可以被视为是对应于凹槽109的位置而设置。此外，栅极电极120可以另包括水平延伸部124，水平延伸部124可用于将主体部122电连接至垂直延伸部126。
具体而言，主体部122可以电连接至栅极盖层110且不重叠凹槽109。主体部122的下部可被设置于第一层间介电层136中，而主体部122的上部可被设置于第二层间介电层140中。主体部122的长度Lb可为0.5μm～4μm，但不限于此。水平延伸部124可以设置于主体部122的一侧边，朝着漏极电极132的方向延伸，并沿着第一层间介电层136的表面而设置。水平延伸部124的长度Lh可大于主体部122的长度Lb，例如为1μm～5μm，但不限于此。垂直延伸部126可以设置于水平延伸部124的底面，并朝着凹槽109的方向延伸，使得垂直延伸部126的底面可以低于水平延伸部124的底面。此外，垂直延伸部126可以被设置于第一层间介电层136中。
参照图1中针对区域A的放大示意图，垂直延伸部126的底面的长度Lv可以小于水平延伸部124的长度Lh，例如为0.1μm～4μm，但不限于此。此外，垂直延伸部126的底面可对应于凹槽109而设置，使得垂直延伸部126的底面完全重叠于凹槽109的底面。换言之，设置于垂直延伸部126下方的半导体阻障层108为厚度较薄的半导体阻障层108，即第二部分108b。垂直延伸部126的底面可以位于不同深度，例如是低于栅极电极120的主体部122的底面，或是进一步低于栅极盖层110的底面，致使垂直延伸部126的底面可以位于凹槽109内，而具有重叠高度H。重叠高度H会小于半导体阻障层108的第一部分108a的厚度T1。根据本发明的一实施例，垂直延伸部126的底面和凹槽109的底面之间(或垂直延伸部126的底面和半导体阻障层108的第二部分108b之间)可以设置第一层间介电层136，使得垂直延伸部126不会直接接触凹槽109的底面。
仍参照图1，半导体装置100-1的第一层间介电层136可被设置于半导体阻障层108之上，并且填满凹槽109。此外，第一层间介电层136可以环绕栅极电极120的主体部122和垂直延伸部126，且被设置于主体部122和垂直延伸部126之间。根据本发明的一实施例，第一层间介电层136中可以设置有多个接触洞，以用于分别容纳栅极电极120的主体部122和垂直延伸部126、漏极电极132、及源极电极134。根据本发明的一实施例，第一层间介电层136可以作为钝化层，以降低存在于半导体阻障层108表面的缺陷，而增加二维电子气107-1、107-2的载流子浓度。
选择性的第二层间介电层140可以被设置于第一层间介电层136之上，使得主体部122的上部和水平延伸部124被埋设于第二层间介电层140中。
根据一实施例，源极电极134及漏极电极132会电连接至半导体阻障层108和半导体通道层106。其中，根据本发明一实施例，当操作半导体装置100-1时，源极电极134可电连接至较低电压的外部电压(例如0V)，而漏极电极132可电连接至较高电压的外部电压(例如10V～200V)，但不限定于此。通过对源极电极134及漏极电极132施予适当的偏压，可以让电流流入或流出半导体装置100-1。此外，通过对栅极电极120施予适当的偏压，可以控制主体部122下方及垂直延伸部126下方的通道区域的导通程度，而让电流得以在源极电极134及漏极电极132之间流通。其中，上述栅极电极120、源极电极134、及漏极电极132可以是单层或多层结构，且其组成可以包括Al、Cu、W、Au、Pt、Ti、多晶硅等低阻值的半导体、金属或合金，但不限定于此。此外，源极电极134及漏极电极132可以和其下方的半导体通道层106构成欧姆接触。
图2和图3是本发明一实施例的半导体装置的俯视示意图。参照图2，半导体装置100-1中的凹槽109可以被设置于栅极盖层110的一侧，并呈现矩形轮廓。其中，凹槽109的长轴方向可以平行于栅极盖层110的长轴方向，但不限定于此。参照图3，多个凹槽109，例如至少两个宽度不等的凹槽109，可以被设置于栅极盖层110的一侧，且各凹槽109长轴方向可以不平行(例如：正交)于栅极盖层110的长轴方向。对于多个凹槽109的半导体装置而言，各凹槽109的正上方可对应设置垂直延伸部，使得各垂直延伸部的底面可以重叠各凹槽109。根据本发明的一实施例，凹槽109不限于是矩形，其也可以是其他的几何形状。举例而言，当栅极盖层110的俯视轮廓呈现弧形或环形时，则沿着栅极盖层110侧边而设置的凹槽109的俯视轮廓则可呈现弧形或环形，但不限定于此。
除了上述实施例外，本发明也包括半导体装置的其他变化型实施例。为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。
图4是根据本发明一变化型实施例所绘示的具有栅极介电层的半导体装置的剖面示意图。如图4所示，半导体装置100-2的结构类似图1实施例所示的半导体装置100-1的结构，主要差异在于，半导体装置100-2另外包括栅极介电层150，设置于栅极电极120的主体部122下方。根据本发明的一实施例，栅极介电层150可以被设置于栅极盖层110和半导体阻障层108之间，且其组成可例如是氮化铝。根据本发明的另一实施例，栅极介电层150可以被设置于栅极电极120的主体部122和栅极盖层110之间，且其组成可例如是氧化物或氮化物。
图5是根据本发明一变化型实施例所绘示的半导体装置的剖面示意图。如图5所示，半导体装置100-3的结构类似图1实施例所示的半导体装置100-1的结构，主要差异在于，半导体装置100-3的栅极电极120的主体部122和半导体阻障层108之间未设置栅极盖层，因此主体部122可以直接接触半导体阻障层108。
图6是根据本发明一变化型实施例所绘示的具有多个垂直延伸部的半导体装置的剖面示意图。如图6所示，半导体装置100-4的结构类似图1实施例所示的半导体装置100-1的结构，主要差异在于，半导体装置100-4的栅极电极120包括多个垂直延伸部，例如第一垂直延伸部126a和第二垂直延伸部126b，且半导体装置100-4包括多个凹槽，例如第一凹槽109a和第二凹槽109b。各凹槽的长轴方向(垂直剖面的方向)可以互相平行。
参照图6中针对区域A的放大示意图，第一垂直延伸部126a的底面长度Lv1及第二垂直延伸部126b的底面长度Lv2可以分别小于第一凹槽109a的底面和第二凹槽109b的底面。因此，第一垂直延伸部126a可完全重叠第一凹槽109a的底面，且第二垂直延伸部126b的底面可完全重叠第二凹槽109b的底面。第一垂直延伸部126a的底面可位于第一凹槽109a内，第二垂直延伸部126b的底面位于第二凹槽109b内，而分别具有重叠高度H1、H2。重叠高度H1、H2会小于半导体阻障层108的第一部分108a的厚度T1。
图7是根据本发明一变化型实施例所绘示的具有多个垂直延伸部的半导体装置的剖面示意图。如图7所示，半导体装置100-5的结构类似图6实施例所示的半导体装置100-4的结构，主要差异在于，半导体装置100-5的栅极电极120包括两个以上的垂直延伸部，例如第一垂直延伸部126a、第二垂直延伸部126b、第三垂直延伸部126c、及第四垂直延伸部126d；且半导体装置100-5包括两个以上的凹槽，例如第一凹槽109a、第二凹槽109b、第三凹槽109c、第四凹槽109d。根据本根据本发明一实施例，第一凹槽109a、第二凹槽109b、第三凹槽109c、及第四凹槽109d彼此之间可以互相分离且平行，使其俯视图可呈现例示如图8所示的排列。
图8是本发明一实施例的半导体装置的俯视示意图。参照图8，半导体装置100-5中的第一凹槽109a、第二凹槽109b、第三凹槽109c、及第四凹槽109d可以被设置于栅极盖层110的一侧，并呈现矩形轮廓。其中，各凹槽109a-109d的长轴方向可以平行于栅极盖层110的长轴方向，但不限定于此。根据本发明的一实施例，各凹槽109a-109d不限于是矩形，其也可以是其他的几何形状。举例而言，当栅极盖层110的俯视轮廓呈现弧形或环形时，则沿着栅极盖层110侧边而设置的各凹槽109a-109d的俯视轮廓则可呈现弧形或环形，但不限定于此。
图9是根据本发明一变化型实施例所绘示的具有多个垂直延伸部的半导体装置的剖面示意图。如图9所示，半导体装置100-6的结构类似图7实施例所示的半导体装置100-5的结构，主要差异在于，半导体装置100-6的栅极电极120的垂直延伸部不仅只位于靠近漏极电极132的一侧，还会位于靠近源极电极134的一侧。举例而言，半导体装置100-6的栅极电极120可以另包括第五垂直延伸部130a及第六垂直延伸部130b，且另包括第五凹槽111a及第六凹槽111b。
图10是根据本发明一变化型实施例所绘示的半导体装置的剖面示意图。如图10所示，半导体装置100-7的结构类似图1实施例所示的半导体装置100-1的结构，主要差异在于，半导体装置100-7的凹槽109会贯穿半导体阻障层108，且凹槽109的底面暴露出半导体通道层106，或甚至是凹槽109的底面可位于半导体通道层106中，使得半导体通道层106可具有厚度较厚的第一部分106a和厚度较薄的第二部分106b。此外，垂直延伸部126的底面可以深入至凹槽109内，但不直接接触半导体通道层106。根据本发明的一实施例，半导体装置100-7中的凹槽109的数目、长宽、深度和摆向可以根据实际需求而调整，使其上视图可以呈现类似图2、图3、及图8所示的排列，但不限定于此。
根据本发明的实施例，也可以相应调整半导体装置100-1、100-2、100-3、100-4、100-5、100-6的各凹槽109深度，使全部或部分凹槽109贯穿半导体阻障层108，致使凹槽109的底面暴露出半导体通道层106，或甚至是凹槽109的底面可位于半导体通道层106中，使得半导体通道层106可具有厚度较厚的第一部分和厚度较薄的第二部分。此外，垂直延伸部126的底面可以深入至各凹槽109内，但不直接接触半导体通道层106。
下文是进一步说明本发明实施例的半导体装置的电性表现。根据上述实施例所揭露的半导体装置100-1、100-2、100-3、100-4、100-5、100-6，半导体阻障层108具有厚度较厚的第一部分108a和厚度较薄的至少一第二部分108b，而第二部分108b的正上方会对应设置栅极电极120的垂直延伸部126、126a～126d、130a～130b；而根据上述实施例所揭露的半导体装置100-7，其半导体阻障层108会被凹槽109贯穿。其中，垂直延伸部126、126a～126d、130a～130b可被视为是场板(field plate)，而用于控制或调整半导体阻障层108及/或半导体通道层106中的电场分布。通过设置至少一凹槽109及至少一垂直延伸部126，除了可以降低半导体装置100-1、100-2、100-3、100-4、100-5、100-6、100-7导通电阻(RON)，还可以增进转移电导(gm)及击穿电压(VBR)，因而提升了半导体装置100-1、100-2、100-3、100-4、100-5、100-6、100-的电性表现。
图11是本发明实施例和比较例的半导体装置的转移电导(gm)的电性表现。比较例1对应现有半导体装置，其半导体阻障层不包括凹槽，且栅极电极不包括水平延伸部及垂直延伸部；比较例2对应现有半导体装置，其半导体阻障层包括凹槽，但栅极电极不包括水平延伸部及垂直延伸部；实施例1对应图1的半导体装置100-1。参照图11，当固定源极电极和漏极电极之间的偏压(VDS＝10V)，并逐步增加栅极电压(VGS)时，实施例1的转移电导会相近于比较例1的转移电导，且大于比较例2的转移电导。
图12是本发明实施例和比较例的半导体装置中的电场和位置之间的关系图。其中，比较例1、比较例2、实施例1的半导体装置结构类似如图11所述；实施例2对应图6的半导体装置100-4；实施例3对应图7的半导体装置100-5。其中，图12横轴的「位置」是指水平位置，位置为0之处大致对应至半导体装置的栅极盖层和凹槽之间的边界，且当位置的数值愈大，代表越靠近漏极电极。参照图12的左图，对于比较例1及比较例2的半导体装置，其电场分布为单峰且峰值介于7E5～9E5 V/cm，且电场峰值接近栅极，电场分布较不均匀。相对照之下，实施例1的半导体装置100-1，其电场分布为双峰且峰值均小于5E5 V/cm，其电场可较均匀地分布于栅极及漏极之间。因此，实施例1的半导体装置可以有效改变电场分布，并降低电场峰值，使得半导体装置不易产生冲击离子化(impact ionization)。参照图12的右图，针对实施例2的半导体装置100-4，其电场分布为3峰且峰值均小于5.5E5V/cm。此外，针对实施例3的半导体装置100-5，其电场分布为5峰且峰值均小于3.5E5 V/cm。因此，相较于实施例1，实施例3的半导体装置100-5可以进一步改变电场分布，并降低电场峰值，使得半导体装置更不易产生冲击离子化。
图13是本发明实施例和比较例的半导体装置的击穿电压(VBR)及比导通电阻(RON,SP)。其中，比较例1、比较例2、实施例1、实施例2的半导体装置结构类似如图11及图12所述。针对比较例3，比较例3是对应至现有半导体装置，其半导体阻障层包括凹槽且栅极电极包括水平延伸部，但栅极电极不包括垂直延伸部；针对实施例3，实施例3对应图7的半导体装置100-5。参照图13，针对击穿电压，实施例1至实施例3可承受的击穿电压均大于比较例1至比较例3的击穿电压，且实施例3可以承受最高的击穿电压(约165V)。针对比导通电阻，实施例1至实施例3的比导通电阻约为20mΩ˙cm2～25mΩ˙cm2，此比导通电阻虽然大于比较例1的比导通电阻，但仍小于比较例2及比较例3的比导通电阻。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (21)

1.一种半导体装置，其特征在于，包括：
基底；
半导体通道层，设置于该基底之上；
半导体阻障层，设置于该半导体通道层之上，其中该半导体阻障层的表面包括至少一凹槽；以及
栅极电极，设置于该半导体阻障层之上，其中该栅极电极包括一主体部及至少一垂直延伸部，该至少一垂直延伸部重叠该至少一凹槽。
2.根据权利要求1所述的半导体装置，其中该半导体装置另包括栅极盖层，设置于该半导体阻障层和该栅极电极之间。
3.根据权利要求1所述的半导体装置，其中该半导体装置另包括漏极电极，该至少一凹槽设置于该栅极电极的该主体部和该漏极电极之间。
4.根据权利要求1所述的半导体装置，其中该栅极盖层邻接(adjoin)该至少一凹槽。
5.根据权利要求1所述的半导体装置，其中该栅极电极的该主体部不重叠该至少一凹槽。
6.根据权利要求1所述的半导体装置，其中该至少一凹槽的底面分离于该半导体通道层。
7.根据权利要求1所述的半导体装置，其中该栅极电极另包括水平延伸部，该水平延伸部将该主体部电连接至该至少一垂直延伸部。
8.根据权利要求7所述的半导体装置，其中该至少一垂直延伸部的底面低于该水平延伸部的底面。
9.根据权利要求1所述的半导体装置，其中该至少一垂直延伸部的底面完全重叠该至少一凹槽的底面。
10.根据权利要求1所述的半导体装置，其中该至少一垂直延伸部的底面低于该栅极电极的该主体部的底面。
11.根据权利要求1所述的半导体装置，其中该至少一垂直延伸部的底面位于该至少一凹槽内。
12.根据权利要求1所述的半导体装置，其中该至少一垂直延伸部的底面和该至少一凹槽的底面之间设置有介电层。
13.根据权利要求1所述的半导体装置，其中该至少一垂直延伸部包括彼此分离的第一垂直延伸部及第二垂直延伸部，该至少一凹槽包括彼此分离的第一凹槽及第二凹槽，该第一垂直延伸部的底面完全重叠该第一凹槽的底面，且该第二垂直延伸部的底面完全重叠该第二凹槽的底面。
14.根据权利要求13所述的半导体装置，其中该第一垂直延伸部的该底面位于该第一凹槽内，该第二垂直延伸部的该底面位于该第二凹槽内。
15.根据权利要求13所述的半导体装置，其中该第一凹槽的长轴方向平行于该第二凹槽的长轴方向。
16.根据权利要求1所述的半导体装置，其中该至少一凹槽包括彼此分离的多个凹槽，该些凹槽的一部分被设置于该栅极电极的一侧，该些凹槽的其他部分被设置于该栅极电极的另一侧。
17.根据权利要求1所述的半导体装置，其中该栅极电极的该主体部和该半导体阻障层之间设置有栅极介电层。
18.根据权利要求1所述的半导体装置，其中该栅极电极的该主体部直接接触该半导体阻障层。
19.根据权利要求1所述的半导体装置，其中该至少一凹槽的底面位于该半导体通道层中。
20.一种半导体装置，其特征在于，包括：
基底；
半导体通道层，设置于该基底之上；
半导体阻障层，设置于该半导体通道层之上，其中该半导体阻障层包括毗邻的第一部分和第二部分，该第一部分的厚度大于该第二部分的厚度；
栅极电极，设置于该半导体阻障层之上，其中该栅极电极包括主体部及至少一垂直延伸部，该至少一垂直延伸部重叠该第二部分；以及
层间介电层，设置于该主体部和该至少一垂直延伸部之间。
21.根据权利要求20所述的半导体装置，其中该层间介电层设置于该半导体阻障层的该第二部分和该栅极电极的该至少一垂直延伸部之间。
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