CN109545772A - 集成电路器件 - Google Patents

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Abstract

一种集成电路器件可以包括成对的线结构。每对线结构可以包括在第一水平方向上在衬底之上延伸的一对导电线、以及分别覆盖一对导电线的一对绝缘盖图案。集成电路器件可以包括在成对的线结构之间的导电插塞、以及在成对的绝缘盖图案之间接触导电插塞的顶表面的金属硅化物膜。在垂直于第一水平方向的第二水平方向上，导电插塞可以在成对的导电线之间具有第一宽度并在成对的绝缘盖图案之间具有第二宽度，其中第二宽度大于第一宽度。

Description

集成电路器件
技术领域
本发明构思涉及集成电路器件，更具体地，涉及包括彼此相邻的多个导电图案的集成电路器件。
背景技术
近来，随着集成电路器件快速按比例缩小，多个布线之间的间隔减小。因此，由于布置在多个布线之间的多个接触插塞所占据的面积(这样的面积在此被称为“接触面积”)逐渐减小，所以难以确保集成电路器件包括足够的接触面积。
发明内容
一些示例实施方式提供了具有可确保足够的接触面积以支撑布置在多个布线之间的多个接触插塞的结构的集成电路器件。
本发明构思提供了具有通过尽可能地增加接触插塞的接触面积而减小接触电阻的结构的集成电路器件，形成在集成电路器件中的有限面积内的接触插塞由于集成电路器件的按比例缩小而具有更小的单位单元尺寸。
根据本发明构思的一些示例实施方式，一种集成电路器件可以包括成对的线结构，成对的线结构包括在第一水平方向上在衬底之上延伸的成对的导电线、以及分别覆盖成对的导电线的成对的绝缘盖图案。集成电路器件可以包括在成对的线结构之间的导电插塞，导电插塞在成对的导电线之间具有第一宽度并在成对的绝缘盖图案之间具有第二宽度。第一宽度和第二宽度可以在垂直于第一水平方向的第二水平方向上，并且第二宽度可以大于第一宽度。集成电路器件可以包括在成对的绝缘盖图案之间接触导电插塞的顶表面的金属硅化物膜。
根据本发明构思的一些示例实施方式，一种集成电路器件可以包括成对的线结构，成对的线结构包括在第一水平方向上在衬底之上延伸的成对的导电线、以及分别覆盖成对的导电线的成对的绝缘盖图案。集成电路器件可以包括在成对的线结构之间布置成行的多个接触结构、以及在成对的线结构之间顺序地布置在所述多个接触结构中的相邻接触结构之间的多个绝缘障碍物(fence)。所述多个接触结构中的每个接触结构可以包括导电插塞，导电插塞在第二水平方向上在成对的导电线之间具有第一宽度并在第二水平方向上在成对的绝缘盖图案之间具有第二宽度。第二水平方向可以垂直于第一水平方向，其中第二宽度大于第一宽度。集成电路器件可以包括接触导电插塞的顶表面的金属硅化物膜。
附图说明
本发明构思的实施方式将由以下结合附图的详细描述被更清楚地理解，附图中：
图1是示出根据本发明构思的一些示例实施方式的集成电路器件的存储单元阵列区域的主要构造的示意平面布局；
图2A是示出根据本发明构思的一些示例实施方式的集成电路器件的主要部分剖视图，图2B和2C分别是图2A的局部区域的俯视图；
图3A是示出根据本发明构思的一些示例实施方式的集成电路器件的主要部分剖视图，图3B是图3A的局部区域的俯视图；
图4A是示出根据本发明构思的一些示例实施方式的集成电路器件的主要部分剖视图，图4B是图4A的局部区域的俯视图；
图5A是示出根据本发明构思的一些示例实施方式的集成电路器件的主要部分剖视图，图5B是图5A的局部区域的俯视图；
图6A是示出根据本发明构思的一些示例实施方式的集成电路器件的主要部分剖视图，图6B是图6A的局部区域的俯视图；
图7A是示出根据本发明构思的一些示例实施方式的集成电路器件的主要部分剖视图，图7B和7C分别是图7A的局部区域的俯视图；
图8是示出根据本发明构思的一些示例实施方式的集成电路器件的主要部分剖视图；
图9A是示出根据本发明构思的一些示例实施方式的集成电路器件的主要部分剖视图，图9B是图9A的局部区域的俯视图；
图10A是示出根据本发明构思的一些示例实施方式的集成电路器件的主要部分剖视图，图10B是图10A的局部区域的俯视图；
图11A是示出根据本发明构思的一些示例实施方式的集成电路器件的主要部分剖视图，图11B是图11A的局部区域的俯视图；
图12A是示出根据本发明构思的一些示例实施方式的集成电路器件的主要部分剖视图，图12B是图12A的局部区域的俯视图；
图13A至13M是示出根据本发明构思的一些示例实施方式的制造集成电路器件的方法的顺序工艺的剖视图；
图14A至14C是示出根据本发明构思的一些示例实施方式的在制造集成电路器件的方法中形成多个绝缘间隔物的方法的一示例的顺序工艺的剖视图；
图15A是在图13K的俯视图(c)中由“D2”表示的区域的沿线A-A'截取的局部剖视图，图15B是在图13K的俯视图(c)中由“D2”表示的区域的沿线KC-KC'截取的局部剖视图；
图16A是在图13L的俯视图(c)中由“D2”表示的区域的沿线A-A'截取的局部剖视图，图16B是在图13L的俯视图(c)中由“D2”表示的区域的沿线LC-LC'截取的局部剖视图；
图17是示出根据本发明构思的一些示例实施方式的通过制造集成电路器件的方法可获得的结构的一示例的局部剖视图；
图18A和18B是示出根据本发明构思的一些示例实施方式的制造集成电路器件的方法的顺序工艺的剖视图；
图19A至19G是示出根据本发明构思的一些示例实施方式的制造集成电路器件的方法的顺序工艺的剖视图；
图20A至20C是示出根据本发明构思的一些示例实施方式的在制造集成电路器件的方法中形成多个绝缘间隔物的方法的另一示例的顺序工艺的剖视图；
图21A是在图19F的俯视图(c)中由“D22”表示的区域的沿线A-A'截取的局部剖视图，图21B是在图19F的俯视图(c)中由“D22”表示的区域的沿线FC-FC'截取的局部剖视图；
图22A和22B是示出根据本发明构思的一些示例实施方式的通过制造集成电路器件的方法可获得的结构的一示例的局部剖视图；
图23A和23B是示出根据本发明构思的一些示例实施方式的制造集成电路器件的方法的顺序工艺的剖视图；
图24A和24B是示出根据本发明构思的一些示例实施方式的制造集成电路器件的方法的顺序工艺的剖视图；以及
图25是示出根据本发明构思的一些示例实施方式的制造集成电路器件的方法的顺序工艺的剖视图。
具体实施方式
在下文中，将参照附图详细描述本发明构思的示例实施方式。在整个说明书中，同样的部件将由同样的附图标记表示，并将省略其重复描述。
图1是示出根据本发明构思的一些示例实施方式的集成电路器件10的存储单元阵列区域的主要构造的示意平面布局。
参照图1，在集成电路器件10中，多个有源区域ACT可以布置为在平面上在相对于X方向和Y方向的倾斜方向上水平地延伸。多个字线WL可以跨越多个有源区域ACT沿着X方向彼此平行地延伸。在多个字线WL上，多个位线BL可以沿着交叉X方向的Y方向彼此平行地延伸。多个位线BL可以经由直接接触DC连接到多个有源区域ACT。
多个掩埋接触BC可以形成在多个位线BL当中彼此相邻的两个位线BL之间。多个导电着落垫LP可以形成在多个掩埋接触BC上。多个掩埋接触BC和多个导电着落垫LP可以将形成在多个位线BL之上的电容器的底电极(未示出)连接到有源区域ACT。多个导电着落垫LP的每个可以布置为至少部分地重叠掩埋接触BC。
图2A是示出根据本发明构思的一些示例实施方式的集成电路器件100A的主要部分剖视图，图2B是在图2A的剖视图线IIB-IIB'处的局部区域的俯视图，图2C是在图2A的剖视图线IIC-IIC'处的局部区域的俯视图。图2A至2C所示的集成电路器件100A可以构成图1所示的集成电路器件10的一部分。
参照图2A至2C，集成电路器件100A包括多个线结构BL和136、以及在多个线结构BL和136当中的一对相邻线结构BL和136之间沿着Y方向布置成行的多个接触结构150、154和172，多个线结构BL和136包括沿着一个方向(图2A至2C中的Y方向)在衬底110之上水平延伸的多个位线BL、以及覆盖多个位线BL的多个绝缘盖图案136。多个绝缘障碍物144(例如至少一对绝缘障碍物144)可以布置在一对相邻的线结构BL和136之间，并且也可以逐一地(例如以交替模式等顺序地)布置在多个接触结构150、154和172中的分开的相邻接触结构之间。如至少图2B所示，一对绝缘障碍物144可以分别接触导电插塞199的侧壁当中分开的相反侧壁的第一侧壁150S1和第二侧壁150S2。重申，导电插塞199可以包括与多个绝缘障碍物144当中的两个相邻绝缘障碍物144接触的两个侧壁150S1和150S2，并且两个侧壁150S1和150S2中的每个侧壁可以从一对导电线BL之间的区域平坦地延伸到一对绝缘盖图案136之间的区域。
如至少图2C所示，一对绝缘障碍物144可以在一对绝缘盖图案136之间的至少局部区域(例如在沿剖视图线IIC-IIC'延伸的平面中)不接触(例如直接接触)导电插塞199。沿着Y方向布置成行的多个接触结构150、154和172可以通过多个绝缘障碍物144彼此绝缘。当在此提及时，每个位线BL可以被称为“导电线”。如图2A-2C所示，集成电路器件可以包括一对“导电线”BL、以及分别覆盖一对导电线BL的一对绝缘盖图案136。每个单独的导电线BL和其上的绝缘盖图案136可以被统称为“线结构”LT。因此，如图2A-2C所示，集成电路器件100A可以包括一对“线结构”LT，其中每个单独的线结构LT包括一对导电线BL中的单独的导电线BL、以及分别覆盖一对导电线BL的一对绝缘盖图案中的单独的绝缘盖图案136。如图2A-2C所示，一对导电线BL可以在第一水平方向上在衬底110之上延伸。在包括图2A-2C所示的示例实施方式的一些示例实施方式中，上绝缘间隔物152可以包括在扩大导电插塞154的顶表面154T与每个绝缘障碍物144之间的部分。
在一些实施方式中，衬底110可以包括硅，例如单晶硅、多晶硅或非晶硅。在一些另外的实施方式中，衬底110可以包括从Ge、SiGe、SiC、GaAs、InAs和InP当中选择的至少一种。衬底110可以包括导电区域，例如杂质掺杂阱或杂质掺杂结构。
第一绝缘膜122和第二绝缘膜124按所述次序形成在衬底110上。第一绝缘膜122和第二绝缘膜124的每个可以包括硅氧化物、硅氮化物或其组合。
多个位线BL可以在第二绝缘膜124上在Y方向上彼此平行地延伸。多个位线BL的每个可以包括导电多晶硅、TiN、TiSiN、W、钨硅化物或其组合，而不限于此。多个绝缘盖图案136的每个可以包括硅氮化物膜。多个绝缘障碍物144的每个可以包括硅氮化物膜。
多个接触结构150、154和172中的每个接触结构可以包括按所述次序堆叠在衬底110上的下导电插塞150、扩大导电插塞154和金属硅化物膜172。如图2A所示，下导电插塞150和扩大导电插塞154可以被统称为“导电插塞”199。如图2A-2C所示，导电插塞199可以在一对导电线BL之间(例如沿着图2A所示的剖视图线IIB-IIB')具有第一宽度W11，并在一对绝缘盖图案136之间(例如沿着如图2A所示的剖视图线IIC-IIC')具有第二宽度W12。例如，下导电插塞150可以具有第一宽度，扩大导电插塞154可以具有第二宽度。如图2A-2C所示，第一宽度和第二宽度可以在与如上所提及的第一水平方向垂直的第二水平方向上。如图2A-2C进一步所示，第二宽度可以大于第一宽度。如至少图2A进一步所示，金属硅化物膜172可以在一对绝缘盖图案136之间接触导电插塞199的顶表面199T。如图所示，导电插塞199的顶表面199T可以是扩大导电插塞154的顶表面154T。
如图2B-2C所示，导电插塞199可以在一对导电线BL之间具有第三宽度W13，并在一对绝缘盖图案136之间具有第四宽度W14，第三宽度W13和第四宽度W14在第一水平方向上，第四宽度W14小于第三宽度W13。
如图2A-2C所示，导电插塞199可以在一对导电线BL之间包括下导电插塞150，其中下导电插塞150具有隔离于与金属硅化物膜172的直接接触(与金属硅化物膜172间隔开)的顶表面150T。导电插塞199还可以在一对绝缘盖图案136之间包括扩大导电插塞154，其中扩大导电插塞154具有与下导电插塞的顶表面接触(例如“直接接触”)的底表面154B、以及与金属硅化物膜172接触的顶表面154T。
如图2A所示，扩大导电插塞154的顶表面154T在第二水平方向(例如X方向)上的宽度可以大于下导电插塞150的顶表面150T在第二水平方向上的宽度。
多个下导电插塞150的每个可以穿透第一绝缘膜122和第二绝缘膜124，并延伸到比衬底110的顶表面更低的水平面。多个下导电插塞150的每个可以具有在比衬底110的顶表面更低的水平面处的底表面150B、以及在比多个位线BL的顶表面更高的水平面处的顶表面150T。下导电插塞150的顶表面150T与金属硅化物膜172间隔开。下导电插塞150的在一对相邻位线BL之间的部分，例如其在剖视图线IIB-IIB'处的部分，可以在垂直于Y方向的X方向上具有第一宽度W11。
扩大导电插塞154的底表面154B可以接触下导电插塞150的顶表面150T，并且扩大导电插塞154的顶表面154T可以接触金属硅化物膜172。
扩大导电插塞154在X方向上朝着其两侧上的一对绝缘盖图案136扩大，并且扩大导电插塞154的顶表面154T的宽度大于其底表面154B的宽度。因此，在X方向上，扩大导电插塞154的顶表面154T的宽度可以大于下导电插塞150的顶表面150T的宽度。在X方向上，扩大导电插塞154的在一对绝缘盖图案136之间的部分，例如其在剖视图线IIC-IIC'处的部分，可以具有大于第一宽度W11的第二宽度W12。下导电插塞150和扩大导电插塞154的每个可以包括掺杂多晶硅。
金属硅化物膜172可以包括钴硅化物、镍硅化物或锰硅化物，而不限于此。
如图2A-2C所示，导电插塞199可以具有彼此相反并且每个在前述第一水平方向(例如，第一水平方向可以是Y方向)上延伸的相应第一侧壁199S1和第二侧壁199S2。如图2A所示，第一侧壁199S1和第二侧壁199S2中的每个侧壁可以从一对导电线BL之间(例如在剖视图线IIB-IIB'的点处)的区域没有台阶地延伸到一对绝缘盖图案136之间的区域(例如扩大导电插塞154的在底表面154B上方的区域)。
绝缘间隔物SPC1布置在位线BL与下导电插塞150之间(因而在每个导电线BL与导电插塞199之间)以及在位线BL与绝缘障碍物144之间，并且上绝缘间隔物152布置在每个绝缘盖图案136与扩大导电插塞154之间(因而在每个绝缘盖图案136与导电插塞199之间)。绝缘间隔物SPC1的布置在位线BL与下导电插塞150之间的部分可以构成下绝缘间隔物140L。在X方向(例如前述第二水平方向)上，上绝缘间隔物152的宽度小于下绝缘间隔物140L的宽度。如至少图2B-2C所示，下绝缘间隔物140L可以具有在Y方向上与多个位线BL并排(例如平行)延伸的线形状，并且上绝缘间隔物152可以具有围绕(例如构造为围绕)扩大导电插塞154的环形状。扩大导电插塞154的底表面154B可以在比下绝缘间隔物140L的顶表面更低的水平面处。因此，下导电插塞150与扩大导电插塞154之间的界面可以在比下绝缘间隔物140L的顶表面更低的水平面处。
绝缘间隔物SPC1可以具有包括绝缘衬垫140A的多层结构。在一些实施方式中，绝缘间隔物SPC1可以包括绝缘衬垫140A和覆盖绝缘衬垫140A的至少一个绝缘膜，绝缘衬垫140A和至少一个绝缘膜按所述次序布置在位线BL的侧壁上。至少一个绝缘膜可以包括氧化物膜、氮化物膜、空气间隔物或其组合。如图2C所示，绝缘间隔物SPC1中仅绝缘衬垫140A可以在绝缘盖图案136与扩大导电插塞154之间的区域中。上绝缘间隔物152可以布置在绝缘衬垫140A与扩大导电插塞154之间。上绝缘间隔物152可以包括硅氮化物膜。
如图2B所示，在(例如沿剖视图线IIB-IIB'截取的)第一水平面处，多个绝缘障碍物144的每个可以接触下导电插塞150的侧壁当中在Y方向上彼此相反的两个侧壁。另一方面，如图2C所示，因为上绝缘间隔物152具有围绕扩大导电插塞154的环形状，所以多个绝缘障碍物144的每个可以不接触扩大导电插塞154的侧壁当中在Y方向上彼此相反的两个侧壁的部分。如下面参照图16B所述，扩大导电插塞154的侧壁当中在Y方向上彼此相反的两个侧壁可以包括与多个绝缘障碍物144的每个接触的部分。
在两个相邻的绝缘盖图案136之间的区域内由两个相邻的绝缘障碍物144限定的接触空间中，金属硅化物膜172可以被形成以接触扩大导电插塞154的具有相对较大表面面积的顶表面154T。因此，可以减小接触电阻。
金属硅化物膜172之上的空间可以用导电着落垫190填充。导电着落垫190可以经由金属硅化物膜172连接到扩大导电插塞154。导电着落垫190可以构成图1所示的导电着落垫LP。
虽然图2A示出导电着落垫190具有填充两个相邻的绝缘盖图案136之间的区域的结构的示例，但本发明构思不限于此。例如，导电着落垫190可以具有填充两个相邻的绝缘盖图案136之间的区域同时在绝缘盖图案136的顶表面之上延伸以垂直地重叠多个位线BL的每个的一部分的结构。导电着落垫190包括导电阻挡膜和导电层。导电层可以布置在导电阻挡膜上以填充绝缘盖图案136之间的空间。导电阻挡膜可以包括Ti/TiN堆叠结构。导电层可以包括掺杂多晶硅、金属、金属硅化物、导电金属氮化物或其组合。例如，导电层可以包括钨(W)。导电着落垫190在俯视图中可以具有岛的图案形状。
图3A是示出根据本发明构思的一些示例实施方式的集成电路器件100B的主要部分剖视图，图3B是在图3A的剖视图线IIIB-IIIB'处的局部区域的俯视图。图3A和3B所示的集成电路器件100B可以构成图1所示的集成电路器件10的一部分。在图3A和3B中，与图2A至2C中相同的附图标记分别表示相同的构件，并将省略其重复描述。
参照图3A和3B，集成电路器件100B具有与图2A至2C所示的集成电路器件100A基本相同的构造。然而，具有三层结构的绝缘间隔物SPC2布置在位线BL与下导电插塞150之间以及在位线BL与绝缘障碍物144之间。绝缘间隔物SPC2的布置在位线BL与下导电插塞150之间的部分可以构成下绝缘间隔物。在X方向上，上绝缘间隔物152的宽度小于绝缘间隔物SPC2的宽度。绝缘间隔物SPC2具有在Y方向上与多个位线BL并排延伸(例如构造为在Y方向上与多个位线BL并排延伸)的线形状。
绝缘间隔物SPC2可以包括按所述次序布置在位线BL的侧壁上的绝缘衬垫140A、第一绝缘间隔物140B和第二绝缘间隔物140C。与图2C中类似，绝缘间隔物SPC2中仅绝缘衬垫140A可以在绝缘盖图案136与扩大导电插塞154之间的区域中。绝缘衬垫140A和第二绝缘间隔物140C的每个可以包括硅氮化物膜，并且第一绝缘间隔物140B可以包括硅氧化物膜。
图4A是示出根据本发明构思的一些示例实施方式的集成电路器件100C的主要部分剖视图，图4B是在图4A的剖视图线IVB-IVB'处的局部区域的俯视图。图4A和4B所示的集成电路器件100C可以构成图1所示的集成电路器件10的一部分。在图4A和4B中，与图2A至3B中相同的附图标记分别表示相同的构件，并将省略其重复描述。
参照图4A和4B，集成电路器件100C具有与图3A至3B所示的集成电路器件100B基本相同的构造。然而，包括下空气间隔物140AS的绝缘间隔物SPC3布置在位线BL与下导电插塞150之间以及在位线BL与绝缘障碍物144之间。绝缘间隔物SPC3的布置在位线BL与下导电插塞150之间的部分可以构成下绝缘间隔物。在X方向上，上绝缘间隔物152的宽度小于绝缘间隔物SPC3的宽度。绝缘间隔物SPC3具有在Y方向上与多个位线BL并排延伸的线形状。
绝缘间隔物SPC3可以包括按所述次序布置在位线BL的侧壁上的绝缘衬垫140A、下空气间隔物140AS和第二绝缘间隔物140C。如在图2C中那样，绝缘间隔物SPC3中仅绝缘衬垫140A可以在绝缘盖图案136与扩大导电插塞154之间的区域中。
图5A是示出根据本发明构思的一些示例实施方式的集成电路器件100D的主要部分剖视图，图5B是在图5A的剖视图线VB-VB'处的局部区域的俯视图。图5A和5B所示的集成电路器件100D可以构成图1所示的集成电路器件10的一部分。在图5A和5B中，与图2A至3B中相同的附图标记分别表示相同的构件，并将省略其重复描述。
参照图5A和5B，集成电路器件100D具有与图3A至3B所示的集成电路器件100B基本相同的构造。然而，具有三层结构的绝缘间隔物SPC4布置在位线BL与下导电插塞150之间以及在位线BL与绝缘障碍物144之间，并且具有两层结构的上绝缘间隔物162布置在绝缘盖图案136与扩大导电插塞154之间。
像图3A和3B所示的绝缘间隔物SPC2那样，绝缘间隔物SPC4可以包括按所述次序布置在位线BL的侧壁上的绝缘衬垫140A、第一绝缘间隔物140B和第二绝缘间隔物140C。绝缘间隔物SPC4的布置在位线BL与下导电插塞150之间的部分可以构成下绝缘间隔物。在X方向上，上绝缘间隔物162的宽度小于绝缘间隔物SPC4的宽度。绝缘间隔物SPC4具有在Y方向上与多个位线BL并排延伸的线形状。
上绝缘间隔物162具有与图2A和2C所示的上绝缘间隔物152基本相同的构造。然而，上绝缘间隔物162包括按所述次序覆盖绝缘盖图案136的侧壁的氧化物间隔物162A和氮化物间隔物162B。氧化物间隔物162A可以包括硅氧化物，并且氮化物间隔物162B可以包括硅氮化物，而不限于此。
图6A是示出根据本发明构思的一些示例实施方式的集成电路器件100E的主要部分剖视图，图6B是在图6A的剖视图线VIB-VIB'处的局部区域的俯视图。图6A和6B所示的集成电路器件100E可以构成图1所示的集成电路器件10的一部分。在图6A和6B中，与图2A至5B中相同的附图标记分别表示相同的构件，并将省略其重复描述。
参照图6A和6B，集成电路器件100E具有与图5A至5B所示的集成电路器件100D基本相同的构造。然而，包括图4A和4B所示的下空气间隔物140AS的绝缘间隔物SPC5布置在位线BL与下导电插塞150之间以及在位线BL与绝缘障碍物144之间。绝缘间隔物SPC5的布置在位线BL与下导电插塞150之间的部分可以构成下绝缘间隔物。包括上空气间隔物162AS的两层结构的上绝缘间隔物162Y布置在绝缘盖图案136与扩大导电插塞154之间。
在X方向上，上绝缘间隔物162Y的宽度小于绝缘间隔物SPC5的宽度。绝缘间隔物SPC5具有在Y方向上与多个位线BL并排延伸的线形状。绝缘间隔物SPC5可以包括按所述次序布置在位线BL的侧壁上的绝缘衬垫140A、下空气间隔物140AS和第二绝缘间隔物140C。如图5B所示地那样，绝缘间隔物SPC5中仅绝缘衬垫140A可以在绝缘盖图案136与扩大导电插塞154之间的区域中。
上绝缘间隔物162Y可以包括按所述次序覆盖绝缘盖图案136的侧壁的上空气间隔物162AS和氮化物间隔物162B。
上空气间隔物162AS可以与下空气间隔物140AS连通。重申，上空气间隔物162AS和下空气间隔物140AS可以包括单独的连续的空气间隔物。在X方向上，上空气间隔物162AS的宽度可以小于下空气间隔物140AS的宽度。参照回图4B，下空气间隔物140AS可以具有在Y方向上与位线BL并排(例如平行)延伸的线形状，并且上空气间隔物162AS可以具有围绕扩大导电插塞154因而围绕包括扩大导电插塞154的导电插塞199的环形状(例如如图6B所示)。
图7A是示出根据本发明构思的一些示例实施方式的集成电路器件200A的主要部分剖视图，图7B是在图7A的剖视图线VIIB-VIIB'处的局部区域的俯视图，图7C是在图7A的剖视图线VIIC-VIIC'处的局部区域的俯视图。图7A至7C所示的集成电路器件200A可以构成图1所示的集成电路器件10的一部分。在图7A至7C中，与图2A至6B中相同的附图标记分别表示相同的构件，并将省略其重复描述。
参照图7A至7C，集成电路器件200A包括多个线结构BL和136、以及在多个线结构BL和136当中的一对相邻线结构BL和136之间沿着Y方向布置成行的多个接触结构250和172，多个线结构BL和136包括多个位线BL、以及覆盖多个位线BL的多个绝缘盖图案136。多个接触结构250和172的每个可以包括按所述次序堆叠在衬底110上的导电插塞250和金属硅化物膜172。导电插塞250可以与导电插塞199类似，不同之处在于导电插塞250包括单独的连续的插塞元件，而非如至少图2A所示的下导电插塞150和扩大导电插塞154的分别的接触元件的组合。因此，如至少图7A所示，导电插塞250的顶表面250T可以接触金属硅化物膜172，并且导电插塞250可以从一对导电线BL之间(例如沿着剖视图线VIIB-VIIB')的空间一体地(例如连续地且在导电插塞的分别的元件之间无界面地)延伸到一对绝缘盖图案136之间(例如沿着剖视图线VIIC-VIIC')的空间。
多个导电插塞250的每个可以具有在比衬底110的顶表面更低的水平面处的底表面250B，以及在比多个位线BL的顶表面更高的水平面处的顶表面250T。导电插塞250的顶表面250T接触金属硅化物膜172。导电插塞250的在一对相邻位线BL之间的区域，例如其在剖视图线VIIB-VIIB'处的区域，在X方向上可以具有第一宽度W21。导电插塞250的在一对绝缘盖图案136之间的部分可以至少部分地包括具有大于第一宽度W21的宽度的扩大上部250E。例如，在X方向上，导电插塞250的在剖视图线VIIC-VIIC'处的部分可以具有大于第一宽度W21的第二宽度W22。因此，导电插塞250的在衬底110的顶表面之上的部分可以沿着X方向具有近似像T的剖面形状。导电插塞250可以具有从一对位线BL之间的空间一体地延伸到与金属硅化物膜172接触的顶表面250T的结构。导电插塞250可以包括掺杂多晶硅。
绝缘间隔物SPC6布置在位线BL与导电插塞250的具有相对小的宽度的下部之间以及在位线BL与绝缘障碍物244之间，并且上绝缘间隔物252布置在绝缘盖图案136与导电插塞250的扩大上部250E之间以及在绝缘盖图案136与绝缘障碍物244之间。绝缘间隔物SPC6可以具有与图3A和3B所示的绝缘间隔物SPC2基本相同的构造。绝缘间隔物SPC6可以包括按所述次序布置在位线BL的侧壁上的绝缘衬垫140A、第一绝缘间隔物140B和第二绝缘间隔物140C。绝缘间隔物SPC6的布置在位线BL与导电插塞250之间的部分可以构成下绝缘间隔物。在X方向上，上绝缘间隔物252的宽度小于绝缘间隔物SPC6的宽度。绝缘间隔物SPC6和上绝缘间隔物252的每个可以具有在Y方向上与多个位线BL并排(例如平行)延伸的线形状。
如图7C所示，绝缘间隔物SPC6中仅绝缘衬垫140A可以在导电插塞250的扩大上部250E与绝缘盖图案136之间的区域中。上绝缘间隔物252可以布置在导电插塞250的扩大上部250E与绝缘衬垫140A之间。上绝缘间隔物252可以包括硅氮化物膜。
如图7B和7C所示，在剖视图线VIIB-VIIB'和剖视图线VIIC-VIIC'处，多个绝缘障碍物244的每个可以接触导电插塞250的侧壁当中在Y方向上彼此相反的两个侧壁。因此，多个绝缘障碍物244的每个也可以接触导电插塞250的扩大上部250E。
在两个相邻绝缘盖图案136之间的区域内由两个相邻绝缘障碍物244限定的接触空间中，金属硅化物膜172可以被形成以接触导电插塞250的具有相对较大表面面积的顶表面250T。因此，可以减小接触电阻。
图8是示出根据本发明构思的一些示例实施方式的集成电路器件200B的主要部分剖视图。在图8中，与图2A至7C中相同的附图标记分别表示相同的构件，并将省略其重复描述。
参照图8，集成电路器件200B具有与图7A和7B所示的集成电路器件200A基本相同的构造。集成电路器件200B的在图8的剖视图线VIIC-VIIC'处的平面构造可以与图7C所示的平面构造基本相同。然而，包括下空气间隔物140AS的绝缘间隔物SPC7布置在位线BL与导电插塞250之间以及在位线BL与绝缘障碍物244(见图7B)之间。绝缘间隔物SPC7的布置在位线BL与导电插塞250之间的部分可以构成下绝缘间隔物。在X方向上，上绝缘间隔物252的宽度小于绝缘间隔物SPC7的宽度。绝缘间隔物SPC7具有在Y方向上与多个位线BL并排延伸的线形状。
绝缘间隔物SPC7可以包括按所述次序布置在位线BL的侧壁上的绝缘衬垫140A、下空气间隔物140AS和第二绝缘间隔物140C。绝缘间隔物SPC7中仅绝缘衬垫140A可以在绝缘盖图案136与导电插塞250的扩大上部250E之间的区域中。
图9A是示出根据本发明构思的一些示例实施方式的集成电路器件200C的主要部分剖视图，图9B是在图9A的剖视图线IXB-IXB'处的局部区域的俯视图。图9A和9B所示的集成电路器件200C可以构成图1所示的集成电路器件10的一部分。在图9A和9B中，与图2A至8中相同的附图标记分别表示相同的构件，并将省略其重复描述。
参照图9A和9B，集成电路器件200C具有与图7A至7C所示的集成电路器件200A基本相同的构造。绝缘间隔物SPC8布置在位线BL与导电插塞250之间以及在位线BL与绝缘障碍物244之间。像图7A和7B所示的绝缘间隔物SPC6那样，绝缘间隔物SPC8可以包括按所述次序布置在位线BL的侧壁上的绝缘衬垫140A、第一绝缘间隔物140B和第二绝缘间隔物140C。绝缘间隔物SPC8的布置在位线BL与导电插塞250之间的部分可以构成下绝缘间隔物。然而，与在图7A至7C所示的集成电路器件200A中不同，在集成电路器件200C中，具有两层结构的上绝缘间隔物262布置在绝缘盖图案136与导电插塞250的扩大上部250E之间以及在绝缘盖图案136与绝缘障碍物244之间。在X方向上，上绝缘间隔物262的宽度小于绝缘间隔物SPC8的宽度。绝缘间隔物SPC8和上绝缘间隔物262的每个具有在Y方向上与多个位线BL并排延伸的线形状。
上绝缘间隔物262包括按所述次序覆盖绝缘盖图案136的侧壁的氧化物间隔物262A和氮化物间隔物262B。氧化物间隔物262A可以包括硅氧化物，并且氮化物间隔物262B可以包括硅氮化物，而不限于此。
图10A是示出根据本发明构思的一些示例实施方式的集成电路器件200D的主要部分剖视图，图10B是在图10A的剖视图线XB-XB'处的局部区域的俯视图。图10A和10B所示的集成电路器件200D可以构成图1所示的集成电路器件10的一部分。在图10A和10B中，与图2A至9B中相同的附图标记分别表示相同的构件，并将省略其重复描述。
参照图10A和10B，集成电路器件200D具有与图9A和9B所示的集成电路器件200C基本相同的构造。然而，包括下空气间隔物140AS的绝缘间隔物SPC9布置在位线BL与导电插塞250之间以及在位线BL与绝缘障碍物244之间。绝缘间隔物SPC9的布置在位线BL与导电插塞250之间的部分可以构成下绝缘间隔物。包括上空气间隔物262AS的两层结构的上绝缘间隔物262Y布置在绝缘盖图案136与导电插塞250的扩大上部250E之间以及在绝缘盖图案136与绝缘障碍物244之间。在X方向上，上绝缘间隔物262Y的宽度小于绝缘间隔物SPC9的宽度。绝缘间隔物SPC9和上绝缘间隔物262Y的每个具有在Y方向上与多个位线BL并排延伸的线形状。
绝缘间隔物SPC9可以包括按所述次序布置在位线BL的侧壁上的绝缘衬垫140A、下空气间隔物140AS和第二绝缘间隔物140C。绝缘间隔物SPC9中仅绝缘衬垫140A可以在绝缘盖图案136与导电插塞250的扩大上部250E之间的区域中。
上绝缘间隔物262Y可以包括按所述次序覆盖绝缘盖图案136的侧壁的上空气间隔物262AS和氮化物间隔物262B。上空气间隔物262AS可以与下空气间隔物140AS连通。在X方向上，上空气间隔物262AS的宽度可以小于下空气间隔物140AS的宽度。如图10B所示并进一步参照回图4B，下空气间隔物140AS和上空气间隔物262AS的每个可以具有在Y方向上与位线BL并排延伸的线形状。
图11A是示出根据本发明构思的一些示例实施方式的集成电路器件200E的主要部分剖视图，图11B是在图11A的剖视图线XIB-XIB'处的局部区域的俯视图。图11A和11B所示的集成电路器件200E可以构成图1所示的集成电路器件10的一部分。在图11A和11B中，与图2A至10B中相同的附图标记分别表示相同的构件，并将省略其重复描述。
参照图11A和11B，集成电路器件200E具有与图9A和9B所示的集成电路器件200C基本相同的构造。然而，具有四层结构的绝缘间隔物SPC10布置在位线BL与导电插塞250之间以及在位线BL与绝缘障碍物244之间。上绝缘间隔物240D2布置在绝缘盖图案136与导电插塞250的扩大上部250E之间。
绝缘间隔物SPC10的布置在位线BL与导电插塞250之间的部分可以构成下绝缘间隔物。绝缘间隔物SPC10可以包括按所述次序布置在位线BL的侧壁上的绝缘衬垫240A、第一绝缘间隔物240B、第二绝缘间隔物240C和第三绝缘间隔物240D1。如图11A中由“SPE”指示的区域所示，第三绝缘间隔物240D1在其与位线BL相邻的底端处包括底部240DB，底部240DB水平地延伸以接触绝缘衬垫240A同时填充第一绝缘间隔物240B和第二绝缘间隔物240C的底表面与第二绝缘膜124的顶表面之间的空间。因此，第三绝缘间隔物240D1可以沿着X方向具有近似像L的剖面形状，并且第一绝缘间隔物240B和第二绝缘间隔物240C的每个的底表面可以接触第三绝缘间隔物240D1的底部240DB。绝缘间隔物SPC10中仅绝缘衬垫240A可以在绝缘盖图案136与导电插塞250的扩大上部250E之间的区域中。绝缘衬垫240A、第一绝缘间隔物240B和第二绝缘间隔物240C的更详细的构造与参照图7A至7C描述的绝缘衬垫140A、第一绝缘间隔物140B和第二绝缘间隔物140C的构造基本相同。第三绝缘间隔物240D1可以包括与上绝缘间隔物240D2相同的材料。在一些实施方式中，第三绝缘间隔物240D1和上绝缘间隔物240D2的每个可以包括硅氮化物膜。上绝缘间隔物240D2的更详细的构造与参照图7A至7C描述的上绝缘间隔物252的构造基本相同。
在X方向上，上绝缘间隔物240D2的宽度小于绝缘间隔物SPC10的宽度。绝缘间隔物SPC10和上绝缘间隔物240D2的每个可以具有在Y方向上与多个位线BL并排延伸的线形状。
图12A是示出根据本发明构思的一些示例实施方式的集成电路器件200F的主要部分剖视图，图12B是在图12A的剖视图线XIIB-XIIB'处的局部区域的俯视图。图12A和12B所示的集成电路器件200F可以构成图1所示的集成电路器件10的一部分。在图12A和12B中，与图2A至11B中相同的附图标记分别表示相同的构件，并将省略其重复描述。
参照图12A和12B，集成电路器件200F具有与图11A和11B所示的集成电路器件200E基本相同的构造。然而，如至少图12A所示，包括下空气间隔物240AS的绝缘间隔物SPC11布置在位线BL与导电插塞250之间以及在位线BL与绝缘障碍物244之间的空间中。绝缘间隔物SPC11的布置在位线BL与导电插塞250之间的部分可以构成下绝缘间隔物。绝缘间隔物SPC11可以包括按所述次序布置在位线BL的侧壁上(例如顺序地安置在位线BL的侧壁上)的绝缘衬垫240A、下空气间隔物240AS、第二绝缘间隔物240C和第三绝缘间隔物240D1。如图12A中由“SPF”指示的区域所示，第三绝缘间隔物240D1包括底部240DB，底部240DB朝绝缘衬垫240A水平地延伸以封闭下空气间隔物240AS的一端同时填充第二绝缘间隔物240C的底表面与第二绝缘膜124的顶表面之间的空间。重申并且如图12A所示，第三绝缘间隔物240D1可以包括底部240DB，底部240DB水平地延伸以在每个导电线BL的底表面附近接触绝缘衬垫240A。因此，第三绝缘间隔物240D1可以沿着X方向具有近似像L的剖面形状，并且下空气间隔物240AS的一端可以由绝缘衬垫240A、第二绝缘间隔物240C和第三绝缘间隔物240D1的底部240DB限定。重申，下空气间隔物240AS的在每个导电线BL的底表面附近的端部可以由绝缘衬垫240A、第二绝缘间隔物240C和第三绝缘间隔物240D1的底部240DB围绕。
像图10A和10B所示的集成电路器件200D中那样，包括上空气间隔物262AS的两层结构的上绝缘间隔物262Y布置在绝缘盖图案136与导电插塞250的扩大上部250E之间以及在绝缘盖图案136与绝缘障碍物244之间。
在X方向上，上绝缘间隔物262Y的宽度小于绝缘间隔物SPC11的宽度。绝缘间隔物SPC11和上绝缘间隔物262Y的每个具有在Y方向上与多个位线BL并排延伸的线形状。绝缘间隔物SPC11中仅绝缘衬垫240A可以在绝缘盖图案136与导电插塞250的扩大上部250E之间的区域中。上空气间隔物262AS可以与下空气间隔物240AS连通。在X方向上，上空气间隔物262AS的宽度可以小于下空气间隔物240AS的宽度。下空气间隔物240AS和上空气间隔物262AS的每个可以具有在Y方向上与位线BL并排延伸的线形状。
图13A至13M是示出根据本发明构思的一些示例实施方式的制造集成电路器件的方法的顺序工艺的剖视图。在图13A至13M中，由(a)表示的每个剖视图示出根据工艺次序的与沿图1的线A-A'截取的剖面对应的区域的主要构造，由(b)表示的每个剖视图示出根据工艺次序的与沿图1的线B-B'的截取的剖面对应的区域的主要构造。在图13G至13L中，由(c)表示的每个俯视图示出在对应工艺中获得的结果产物的一些部件的平面构造。
参照图13A，器件隔离沟槽T1在衬底110中形成，器件隔离膜112在器件隔离沟槽T1中形成。
有源区域ACT可以通过器件隔离膜112被限定在衬底110中。器件隔离膜112可以包括氧化物膜、氮化物膜或其组合。器件隔离膜112可以包括含一个绝缘膜的单个层、含两个不同材料的绝缘膜的两个层、以及含至少三个绝缘膜的组合的多个层。
多个字线沟槽T2可以在衬底110中形成。多个字线沟槽T2可以在X方向上彼此平行地延伸，并且可以具有跨越有源区域ACT的线形状。如图13A中由(b)表示的剖视图所示，为了形成每个在其底表面处具有台阶的多个字线沟槽T2，器件隔离膜112和衬底110可以分别通过单独的蚀刻工艺被蚀刻，因而具有不同的蚀刻深度。其中形成多个字线沟槽T2的结果产物可以被清洁，随后在多个字线沟槽T2的每个中按所述次序形成栅极电介质膜116、字线118和掩埋绝缘膜120。在一些实施方式中，多个字线118可以被形成，随后在多个字线118的每个的两侧上将杂质离子注入到衬底110中，从而在多个有源区域ACT的上部中形成多个源/漏区域。在一些另外的实施方式中，在多个字线118形成之前，可以执行用于形成多个源/漏区域的杂质离子注入工艺。
栅极电介质膜116可以包括从硅氧化物膜、硅氮化物膜、硅氮氧化物膜、氧化物/氮化物/氧化物(ONO)、以及具有比硅氧化物膜更高的介电常数的高K电介质膜当中选择的至少一种。例如，栅极电介质膜116可以具有约10到约25的介电常数。在一些实施方式中，栅极电介质膜116可以包括HfO2、Al2O3、HfAlO3、Ta2O3、TiO2或其组合，而不限于此。多个字线118的每个可以包括Ti、TiN、Ta、TaN、W、WN、TiSiN、WSiN或其组合。
多个掩埋绝缘膜120的顶表面可以在与衬底110的顶表面基本相同的水平面处。多个掩埋绝缘膜120的每个可以包括硅氧化物膜、硅氮化物膜、硅氮氧化物膜或其组合。第一绝缘膜122和第二绝缘膜124可以按所述次序在多个掩埋绝缘膜120和衬底110上形成。第一绝缘膜122和第二绝缘膜124可以覆盖多个有源区域ACT的顶表面、器件隔离膜112的顶表面、以及多个掩埋绝缘膜120的顶表面。在一些实施方式中，第一绝缘膜122可以包括硅氧化物膜，第二绝缘膜124可以包括硅氮化物膜。
参照图13B，第一导电层130在第二绝缘膜124上形成。第一导电层130可以包括掺杂多晶硅。
参照图13C，掩模图案MP1在第一导电层130上形成，随后蚀刻通过掩模图案MP1的开口MH暴露的第一导电层130，然后，结果暴露的衬底110的一部分和器件隔离膜112的一部分被蚀刻，从而形成暴露衬底110的有源区域ACT的直接接触孔DCH。
掩模图案MP1可以包括氧化物膜、氮化物膜或其组合。可以使用光刻工艺来形成掩模图案MP1。
参照图13D，掩模图案MP1(见图13C)被去除，随后在直接接触孔DCH中形成直接接触DC。
在形成直接接触DC的工艺的一示例中，具有足够厚度以填充直接接触孔DCH的第二导电层可以在直接接触孔DCH中以及在第一导电层130上形成，随后执行第二导电层的回蚀刻使得第二导电层仅留在直接接触孔DCH中。第二导电层可以包括掺杂多晶硅，而不限于此。
参照图13E，第三导电层132、第四导电层134和多个绝缘盖图案136在第一导电层130和直接接触DC上形成。
多个绝缘盖图案136的每个可以包括沿Y方向长地延伸的线图案。第三导电层132和第四导电层134的每个可以包括TiN、TiSiN、W、钨硅化物或其组合。在一些实施方式中，第三导电层132可以包括TiSiN，第四导电层134可以包括W。多个绝缘盖图案136的每个可以包括硅氮化物膜。
参照图13F，在绝缘盖图案136下方的第四导电层134、第三导电层132、第一导电层130和直接接触DC的每个通过使用绝缘盖图案136而被部分地蚀刻，从而在衬底110之上形成多个位线BL。多个位线BL可以包括第一导电层130、第三导电层132和第四导电层134的剩余部分。在多个位线BL形成之后，直接接触孔DCH可以在直接接触DC周围再次部分地暴露。
参照图13G，多个绝缘间隔物SPC1被形成以覆盖多个位线BL的侧壁、多个绝缘盖图案136的侧壁和多个直接接触DC的侧壁。多个绝缘间隔物SPC1可以形成为填充多个直接接触孔DCH的空的空间。
图13G的俯视图(c)示出在多个绝缘间隔物SPC1形成之后获得的结果产物的一些部件的平面构造。在图13G中，剖视图(a)可以对应于沿俯视图(c)的线A-A'截取的剖面构造，剖视图(b)可以对应于沿俯视图(c)的线B-B'截取的剖面构造。在图13G的俯视图(c)中，为了更好的理解，多个字线118由虚线标记。
多个绝缘间隔物SPC1可以在Y方向上平行于多个位线BL长地延伸以覆盖多个位线BL的两个侧壁。多个绝缘间隔物SPC1的每个可以包括氧化物膜、氮化物膜、空气间隔物或其组合。
图14A至14C是示出形成图13G所示的多个绝缘间隔物SPC1的方法的一示例的顺序工艺的剖视图。在图14A至14C中，与图13G中由“SP1”指示的点划线区域对应的区域被示出同时被放大。
参照图14A，多个绝缘衬垫140A被形成以覆盖图13F的结果产物中的多个位线BL的侧壁、多个绝缘盖图案136的侧壁和多个直接接触DC的侧壁。多个绝缘衬垫140A的每个可以包括氮化物膜。在一些实施方式中，为了形成多个绝缘衬垫140A，氮化物衬垫可以在图13F的结果产物的整个表面上形成，随后执行氮化物衬垫的回蚀刻，由此多个绝缘衬垫140A可以留下。
参照图14B，多个第一绝缘间隔物140B在多个绝缘衬垫140A上形成以覆盖多个位线BL的侧壁、多个绝缘盖图案136的侧壁和多个直接接触DC的侧壁。多个第一绝缘间隔物140B的每个可以包括硅氧化物膜。为了形成多个第一绝缘间隔物140B，硅氧化物膜可以在图14A的结果产物的整个表面上形成，随后执行硅氧化物膜的回蚀刻，由此多个第一绝缘间隔物140B可以留下。
参照图14C，如参照图14B所述，通过与形成多个第一绝缘间隔物140B的工艺相似的工艺，多个第二绝缘间隔物140C在多个第一绝缘间隔物140B上形成。多个第二绝缘间隔物140C的每个可以包括硅氮化物膜。
再参照图13G，在多个绝缘间隔物SPC1形成之后，沿着Y方向长地延伸的每个线空间LS可以被限定在第二绝缘膜124上的包括多个位线BL和多个绝缘盖图案136的多个线结构之间。
参照图13H，用于将多个位线BL之间的每个线空间LS分成多个接触空间CS的多个绝缘障碍物144被形成。多个绝缘障碍物144的每个可以在字线118之上具有绝缘插塞的形状，该绝缘插塞垂直地重叠字线118。因此，一个线空间LS可以通过形成在一个线空间LS中的多个绝缘障碍物144而被分成具有柱形状的多个接触空间CS。多个绝缘障碍物144的每个可以包括硅氮化物膜。在一些实施方式中，由于多个绝缘盖图案136的与多个绝缘障碍物144相邻的局部区域在多个绝缘障碍物144形成的同时暴露于伴随着多个绝缘障碍物144的形成的蚀刻工艺气氛，因此多个绝缘盖图案136的局部区域可以被消耗，结果，多个绝缘盖图案136的局部区域的高度可以被减小。
接着，由多个接触空间CS暴露的结构被部分地去除，从而在多个位线BL之间形成暴露每个有源区域ACT的多个凹陷空间R1。
为了形成多个凹陷空间R1，可以使用各向异性蚀刻、各向同性蚀刻或其组合。例如，各向异性蚀刻工艺可以被执行以按所述次序蚀刻由每个在多个位线BL之间的多个接触空间CS暴露的结构当中的第二绝缘膜124和第一绝缘膜122，并且由于第一绝缘膜122的蚀刻而暴露的衬底110的有源区域ACT可以通过各向同性蚀刻工艺被部分地去除，从而形成多个凹陷空间R1。多个凹陷空间R1的每个可以与接触空间CS连通。衬底110的有源区域ACT可以通过多个凹陷空间R1暴露。
参照图13I，多个下导电插塞150被形成，多个下导电插塞150每个部分地填充多个位线BL之间的接触空间CS，同时填充每个在多个位线BL之间的多个凹陷空间R1。
从衬底110的顶表面到多个下导电插塞150的每个的顶表面的垂直距离可以大于从衬底110的顶表面到多个位线BL的每个的顶表面的垂直距离。为了形成多个下导电插塞150，覆盖多个绝缘盖图案136的顶表面和多个绝缘障碍物144的顶表面同时填充图13H的结果产物中的多个凹陷空间R1和多个接触空间CS的导电层可以被形成，随后通过回蚀刻去除该导电层的上部，由此多个绝缘盖图案136的顶表面和多个绝缘障碍物144的顶表面可以被暴露，并且多个接触空间CS的每个在入口侧处的上部空间可以被再次清空。导电层的未被去除的剩余部分可以构成多个下导电插塞150。多个下导电插塞150的每个可以包括掺杂多晶硅。
参照图13J，分别通过多个接触空间CS(见图13I)在入口侧处的上部空间暴露的多个绝缘间隔物SPC1被至少部分地去除，从而通过在沿着字线118的长度方向的两个横向方向上扩大多个绝缘盖图案136之间的多个接触空间CS的宽度而形成在宽度上扩大的多个上接触空间UCS。在X方向上，多个上接触空间UCS的每个的宽度可以大于下导电插塞150的宽度。
为了形成多个上接触空间UCS，多个绝缘间隔物SPC1可以被至少部分地湿蚀刻。例如，图14C所示并暴露在下导电插塞150之上的多个绝缘间隔物SPC1的每个的第一绝缘间隔物140B和第二绝缘间隔物140C可以通过湿蚀刻被去除，从而暴露在多个上接触空间UCS的每个中的绝缘衬垫140A。在多个上接触空间UCS的每个的内侧壁当中，一对绝缘衬垫140A可以在沿X方向彼此面对的一对内侧壁处被暴露，并且一对绝缘障碍物144可以在沿Y方向彼此面对的一对内侧壁处被暴露。
在多个上接触空间UCS形成之后，在多个上接触空间UCS的每个中，仅绝缘衬垫140A(其是绝缘间隔物SPC1的一部分)可以留在多个绝缘盖图案136的每个的两个侧壁上，并且绝缘间隔物SPC1可以在多个下导电插塞150的每个沿X方向的两个侧壁上以及在多个绝缘障碍物144的每个沿X方向的两个侧壁上保持原样。多个绝缘间隔物SPC1的每个的在上接触空间UCS的形成之后保留并覆盖多个下导电插塞150的每个的两个侧壁的部分可以构成下绝缘间隔物140L。
参照图13K，多个上绝缘间隔物152被形成，多个上绝缘间隔物152覆盖在多个上接触空间UCS的每个的内侧壁处被暴露的多个绝缘衬垫140A的侧壁和多个绝缘障碍物144的侧壁。
为了形成多个上绝缘间隔物152，绝缘膜可以被形成以共形地覆盖图13J的结果产物的整个表面，然后经历回蚀刻。当执行绝缘膜的回蚀刻工艺时，多个下导电插塞150的顶表面可以暴露于回蚀刻工艺的气氛，结果，多个下导电插塞150可以从其顶表面消耗多达一定厚度，因而被减小高度。上绝缘间隔物152的每个可以包括硅氮化物膜。
图15A是图13K的剖视图(a)中由“D1”指示的区域的放大图，也是图13K的俯视图(c)中由“D2”指示的区域的沿线A-A'截取的局部剖视图，图15B是图13K的俯视图(c)中由“D2”指示的区域的沿线KC-KC'截取的局部剖视图。
参照图13K、15A和15B，在X方向即与字线118平行的方向上，上绝缘间隔物152的宽度W1小于下绝缘间隔物140L的宽度W2。此外，上绝缘间隔物152的宽度W1与绝缘衬垫140A的宽度W3之和(W1+W3)小于下绝缘间隔物140L的宽度W2。因此，在X方向即与字线118平行的方向上，由上绝缘间隔物152限定的上接触空间UCS的宽度大于下导电插塞150的宽度。
如图15B所示，下导电插塞150和上绝缘间隔物152可以彼此间隔开，并且可以彼此不接触。因此，当从Y方向上的剖面被观察时，上接触空间UCS可以包括限定在下导电插塞150的顶表面150T与上绝缘间隔物152的底表面之间的窄空间NS。
参照图13L，扩大导电插塞154被形成，扩大导电插塞154覆盖多个上接触空间UCS的每个中的下导电插塞150。扩大导电插塞154的顶表面154T具有比下导电插塞150的顶表面150T更大的表面面积。在X方向即与字线118平行的方向上，扩大导电插塞154可以具有近似像T的剖面形状。因此，当上导电层，例如图13M所示的金属硅化物膜172，在多个上接触空间UCS的每个中形成时，在上导电层接触扩大导电插塞154的顶表面154T的情况下相比在没有扩大导电插塞154时上导电层接触下导电插塞150的顶表面150T的情况下，可以确保更大的接触面积。
在形成扩大导电插塞154的工艺的一示例中，具有足够的厚度用于填充多个上接触空间UCS的每个的导电层可以在下导电插塞150上形成，随后通过回蚀刻部分地去除该导电层，从而留下仅填充多个上接触空间UCS的每个的一部分的扩大导电插塞154。扩大导电插塞154可以包括掺杂多晶硅。
在一些实施方式中，下导电插塞150和扩大导电插塞154的每个可以包括相同的导电材料，例如掺杂多晶硅。在一些另外的实施方式中，下导电插塞150和扩大导电插塞154可以分别包括具有彼此不同的掺杂浓度的掺杂多晶硅。在一个示例中，构成下导电插塞150的掺杂多晶硅的掺杂浓度可以大于构成扩大导电插塞154的掺杂多晶硅的掺杂浓度。在另一示例中，构成下导电插塞150的掺杂多晶硅的掺杂浓度可以小于构成扩大导电插塞154的掺杂多晶硅的掺杂浓度。
在一些实施方式中，为了在下导电插塞150上形成扩大导电插塞154，直接在具有足够的厚度用于填充多个上接触空间UCS的每个的掺杂多晶硅层被形成之后，该掺杂多晶硅层可以被退火，由此可以提高期望形成的扩大导电插塞154的膜质量。退火可以在约600℃到约1200℃的温度下被执行。对于退火，可以使用热、等离子体或激光。取决于退火温度，构成下导电插塞150的掺杂多晶硅层与构成扩大导电插塞154的掺杂多晶硅层之间的界面可以保留或者可以不保留。在一些实施方式中，如果用于形成扩大导电插塞154的掺杂多晶硅层直接在其形成之后在约1000℃或更高的温度下被退火，则可以不存在下导电插塞150与扩大导电插塞154之间的界面，因为引起了构成下导电插塞150的掺杂多晶硅层和构成扩大导电插塞154的掺杂多晶硅层的回流(reflow)，因而下导电插塞150和扩大导电插塞154可以具有一体连接的结构。在一些另外的实施方式中，用于形成扩大导电插塞154的掺杂多晶硅层可以直接在其形成之后在低于约1000℃的温度例如约600℃到约900℃的温度下被退火，下导电插塞150与扩大导电插塞154之间的界面可以被保持。
图16A是图13L的剖视图(a)中由“D1”指示的区域的放大图，也是图13L的俯视图(c)中由“D2”指示的区域的沿线A-A'截取的局部剖视图，图16B是图13L的俯视图(c)中由“D2”指示的区域的沿线LC-LC'截取的局部剖视图。
参照图13L、16A和16B，扩大导电插塞154可以沿着X方向即与字线118平行的方向具有近似像T的剖面形状，而扩大导电插塞154可以沿着Y方向即与位线BL平行的方向具有近似像倒T的剖面形状。如图16B所示，扩大导电插塞154可以包括填充下导电插塞150的顶表面150T与上绝缘间隔物152的底表面之间的窄空间NS(见图15B)的横向凸起154P。扩大导电插塞154的横向凸起154P可以在扩大导电插塞154的底侧具有沿Y方向朝一对相邻的绝缘障碍物144双向凸出的形状。横向凸起154P可以接触每个单独的绝缘障碍物144的侧壁，使得横向凸起154P接触一对绝缘障碍物144。由于横向凸起154P，在Y方向即与位线BL平行的方向上，扩大导电插塞154的底表面154B的宽度可以大于其顶表面154T的宽度。扩大导电插塞154可以具有在第一水平方向(例如Y方向)上拥有比横向凸起154P更小的宽度并接触金属硅化物膜172的顶表面154T。
参照图13M，金属硅化物膜172在由多个上接触空间UCS(见图13L)暴露的多个扩大导电插塞154的每个上形成，并且多个导电着落垫LP分别在金属硅化物膜172上形成，以经由金属硅化物膜172连接到扩大导电插塞154，同时填充金属硅化物膜172之上的多个上接触空间UCS。
下导电插塞150、扩大导电插塞154和金属硅化物膜172可以构成图1所示的掩埋接触BC的至少一部分。因为金属硅化物膜172形成在扩大导电插塞154的提供相对较大表面面积的顶表面154T(见图13L)上，所以可以使形成金属硅化物膜172的工艺相对容易，并且可以相对大幅增加金属硅化物膜172的表面面积，从而有助于减小掩埋接触BC的接触电阻。
多个导电着落垫LP可以在绝缘盖图案136之上延伸以垂直地部分重叠多个位线BL，同时填充金属硅化物膜172之上的多个上接触空间UCS。多个导电着落垫LP的每个可以包括导电阻挡膜174和在导电阻挡膜174上的导电层176，导电层176在多个位线BL的每个上方延伸同时填充上接触空间UCS的在导电阻挡膜174之上的剩余空间。导电阻挡膜174可以包括Ti/TiN堆叠结构。导电层176可以包括金属、金属氮化物、导电多晶硅或其组合。例如，导电层176可以包括钨(W)。
部分地暴露导电层176的掩模图案(未示出)可以在导电层176上形成，随后通过使用掩模图案作为蚀刻掩模蚀刻导电阻挡膜174、导电层176及其周围的绝缘膜，从而形成包括导电阻挡膜174和导电层176的剩余部分的多个导电着落垫LP。掩模图案可以包括硅氮化物膜，而不限于此。多个导电着落垫LP可以分别包括多个岛图案。多个导电着落垫LP的延伸到上接触空间UCS外部的部分可以构成图1所示的多个导电着落垫LP。由于伴随着多个导电着落垫LP的形成的蚀刻工艺气氛，多个绝缘盖图案136和覆盖多个绝缘盖图案136的侧壁的多个绝缘间隔物SPC1的每个的局部区域也可以被去除，该局部区域在多个导电着落垫LP周围，由此多个绝缘盖图案136和多个绝缘间隔物SPC1的每个的局部区域可以被减小高度。
绝缘膜180可以填充多个导电着落垫LP周围的空间，从而使多个导电着落垫LP彼此电绝缘。接着，可电连接到多个导电着落垫LP的多个电容器底电极可以在绝缘膜180上形成。
为了制造图2A至2C所示的集成电路器件100A，可以使用参照图13A至13M描述的方法。虽然已参照图13M描述了多个导电着落垫LP具有在多个位线BL上方延伸同时填充上接触空间UCS的剩余空间的形状的示例，但本发明构思不限于此。例如，代替多个导电着落垫LP，如图2A所示尽管填充上接触空间UCS但不延伸到上接触空间UCS外部的导电着落垫190可以被形成。
依照根据本发明构思的一些示例实施方式的制造集成电路器件的方法，如参照图13A至13M所述，在形成掩埋接触BC(其是在多个位线BL之间连接到衬底110的每个有源区域ACT的接触结构)中，每个线空间LS通过在多个位线BL之间的每个线空间LS中形成多个绝缘障碍物144而被分成多个接触空间CS，随后通过在沿着字线118的长度方向的两个横向方向上扩大多个接触空间CS的每个的上宽度而形成多个上接触空间UCS。接着，位于多个上接触空间UCS的每个中具有相对较大表面面积的顶表面154T的扩大导电插塞154被形成，随后在扩大导电插塞154的顶表面154T上形成金属硅化物膜172。因此，可以使形成金属硅化物膜172的工艺相对容易，并且可以相对大幅增加金属硅化物膜172的表面面积，从而有助于减小包括金属硅化物膜172的接触结构的接触电阻。
图17是示出当包括绝缘衬垫140A、第一绝缘间隔物140B和第二绝缘间隔物140C的绝缘间隔物SPC2与图14C所示的绝缘间隔物SPC1类似地形成时在多个上绝缘间隔物152如参照图13K所述形成之后可获得的结构的一示例的局部剖视图。
参照图17，像参照图15A进行的描述中那样，在X方向即与字线118平行的方向上，上绝缘间隔物152的宽度小于绝缘间隔物SPC2的覆盖下导电插塞150的两个侧壁的部分的宽度。绝缘间隔物SPC2的第一绝缘间隔物140B的覆盖下导电插塞150的两个侧壁的部分可以布置为垂直地重叠上绝缘间隔物152。图3A和3B所示的集成电路器件100B可以通过参考参照图17进行的描述被制造。
在一些另外的实施方式中，在参照图13M描述的工艺中，在多个导电着落垫LP形成之后，在用绝缘膜180填充其周围的空间之前，第一绝缘间隔物140B(其是图17所示的绝缘间隔物SPC2的一部分)可以通过湿蚀刻工艺被去除，从而形成如在图4A和4B所示的集成电路器件100C中地包括下空气间隔物140AS的结构。
图18A和18B是示出根据本发明构思的另外的实施方式的制造集成电路器件的方法的顺序工艺的剖视图。将参照图18A和18B描述制造图5A和5B所示的集成电路器件100D的方法。图18A是与对于图13L的俯视图(c)中由“D2”指示的区域沿线A-A'截取的剖面对应的区域的局部剖视图，图18B是与对于图13L的俯视图(c)中由“D2”指示的区域沿线LC-LC'截取的剖面对应的区域的局部剖视图。
参照图18A和18B描述的制造集成电路器件的方法与参照图13A至13M描述的方法基本相同。然而，代替参照图13K描述的上绝缘间隔物152，包括两个层的上绝缘间隔物162被形成。
为了更具体的描述，参照图18A和18B，在参照图13A至13J描述的工艺被执行之后，多个上绝缘间隔物162被形成，多个上绝缘间隔物162覆盖在多个上接触空间UCS的每个的内侧壁处被暴露的多个绝缘衬垫140A和多个绝缘障碍物144。多个上绝缘间隔物162的每个可以包括氧化物间隔物162A和氮化物间隔物162B。
在X方向即与字线118平行的方向上，氧化物间隔物162A的宽度与氮化物间隔物162B的宽度之和小于下绝缘间隔物(其是绝缘间隔物SPC4的布置在位线BL与下导电插塞150之间的部分)的宽度。此外，绝缘衬垫140A的宽度、氧化物间隔物162A的宽度与氮化物间隔物162B的宽度之和小于下绝缘间隔物的宽度。因此，在X方向即与字线118平行的方向上，由上绝缘间隔物162限定的上接触空间UCS的宽度大于下导电插塞150的宽度。
接着，以与参照图13L描述的方式类似的方式，覆盖多个上接触空间UCS的每个中的下导电插塞150的扩大导电插塞154可以被形成。接着，与参照图13M描述的工艺类似的工艺可以被执行，从而制造尽管具有与图13M所示的结构类似的结构但包括图5A所示的两层结构的上绝缘间隔物162而非上绝缘间隔物152的集成电路器件100D。如图5B所示，上绝缘间隔物162可以具有围绕扩大导电插塞154的环形状的平面结构。
为了制造图6A和6B所示的集成电路器件100E，在多个导电着落垫LP在如参照图13M描述的工艺中被形成之后，在用绝缘膜180填充其周围的空间之前，氧化物间隔物162A(其是图18A和18B所示的上绝缘间隔物162的一部分)和第一绝缘间隔物140B(其是绝缘间隔物SPC4的一部分)可以通过湿蚀刻工艺被去除，从而形成下空气间隔物140AS和上空气间隔物162AS。
图19A至19G是示出根据本发明构思的一些示例实施方式的制造集成电路器件的方法的顺序工艺的剖视图。在图19A至19G中，由(a)表示的每个剖视图示出根据工艺次序的与沿图1的线A-A'截取的剖面对应的区域的主要构造，由(b)表示的每个剖视图示出根据工艺次序的与沿图1的线B-B'截取的剖面对应的区域的主要构造。此外，在图19A至19F中，由(c)表示的每个俯视图示出在对应工艺中获得的结果产物的一些部件的平面构造。
参照图19A，以与参照图13G关于形成多个绝缘间隔物SPC1的方法描述的相同的方式，多个绝缘间隔物240被形成以覆盖多个位线BL、多个绝缘盖图案136和多个直接接触DC的每个的侧壁。
在一些实施方式中，多个绝缘间隔物240可以通过图14A至14C所示的方法被形成。在一些另外的实施方式中，多个绝缘间隔物240可以通过与图14A至14C所示的方法不同的方法被形成。
图20A至20C是示出形成图19A所示的多个绝缘间隔物240的方法的一示例的顺序工艺的剖视图。在图20A至20C中，与图19A中由“SP2”指示的点划线区域对应的区域被示出同时被放大。
参照图20A，多个绝缘衬垫240A被形成以覆盖多个位线BL、多个绝缘盖图案136和多个直接接触DC的每个的侧壁。多个绝缘衬垫240A的更详细的构造与参照图14A关于多个绝缘衬垫140A描述的相同。接着，氧化物衬垫240BL被形成以共形地覆盖其中形成多个绝缘衬垫240A的结果产物的整个表面。
参照图20B，氮化物衬垫在氧化物衬垫240BL上形成，随后通过执行氮化物衬垫的回蚀刻而形成第二绝缘间隔物240C。这里，由于氮化物衬垫的回蚀刻而暴露的氧化物衬垫240BL也可以经历回蚀刻，由此第二绝缘膜124可以在线空间LS的底表面处被暴露，并且多个绝缘盖图案136的每个的顶表面可以被暴露。结果，在线空间LS中，氧化物衬垫240BL可以留在绝缘衬垫240A与第二绝缘间隔物240C之间以及在第二绝缘间隔物240C的底表面与第二绝缘膜124的顶表面之间。
参照图20C，氧化物衬垫240BL的暴露在线空间LS的底部和入口的每个附近的部分通过湿蚀刻工艺被去除，从而形成包括氧化物衬垫240BL的剩余部分的第一绝缘间隔物240B，并暴露在线空间LS的底部附近的绝缘衬垫240A。这里，由于氧化物衬垫240BL的在线空间LS的底部和入口的每个附近的部分被去除，因此第二绝缘间隔物240C可以包括凸出超过氧化物衬垫240BL的部分，并且第二绝缘间隔物240C的凸出超过氧化物衬垫240BL的部分当暴露于湿蚀刻气氛时可以由于三维蚀刻效应而被部分地消耗。结果，随着氧化物衬垫240BL被蚀刻，第二绝缘间隔物240C也可以被减小高度。在一些实施方式中，为了通过湿蚀刻工艺去除氧化物衬垫240BL的所述部分，可以使用氢氟酸(HF)。
再参照图19A，在多个绝缘间隔物240形成之后，沿Y方向长地延伸的每个线空间LS可以被限定在第二绝缘膜124上的包括多个位线BL和多个绝缘盖图案136的多个线结构之间。在形成多个绝缘间隔物240的工艺中，例如，在参照图20B描述的形成第二绝缘间隔物240C的工艺之后，在线空间LS的底表面处暴露的结构可以被部分地去除，从而形成每个在多个位线BL之间暴露衬底110的有源区域ACT的多个凹陷空间R2。用于形成多个凹陷空间R2的详细工艺与参照图13H关于多个凹陷空间R1的形成描述的工艺基本类似。然而，在该示例中，多个凹陷空间R2的每个可以具有沿Y方向(其是多个线空间LS的长度方向)长地延伸的线形状。在多个凹陷空间R2的形成期间，由多个线空间LS暴露的掩埋绝缘膜120的顶表面也可以被部分地消耗，由此多个凹陷线120R可以在掩埋绝缘膜120上形成。多个凹陷空间R2的每个可以与对应的线空间LS连通。衬底110的有源区域ACT可以通过多个凹陷空间R2暴露。
图19A的俯视图(c)示出在多个凹陷空间R2和多个凹陷线120R形成之后获得的结果产物的一些部件的平面构造。在图19A的俯视图(c)中，为了更好的理解，多个字线118由虚线标记。
参照图19B，多个模制物242被形成，多个模制物242部分地填充多个位线BL之间的相应线空间LS，同时填充每个在多个位线BL之间的多个凹陷空间R2。
多个模制物242的每个的顶表面可以在比多个位线BL的每个的顶表面更高的水平面处。为了形成多个模制物242，在图19A的结果产物中，模制物层可以被形成以覆盖多个绝缘盖图案136的顶表面，同时填充多个凹陷空间R2和多个线空间LS，随后通过回蚀刻去除模制层的上部，从而暴露多个绝缘盖图案136的顶表面而且再次清空多个线空间LS的每个的入口侧处的上部空间。多个模制物242的每个可以包括含碳膜或多晶硅层。在一些实施方式中，含碳膜可以包括旋涂硬掩模(SOH)膜。SOH膜可以包括基于其总重量包含约按重量的85％(85wt％)到约99wt％的较高量的碳的有机化合物。有机化合物可以包括含诸如苯基、苯或萘的芳环或其衍生物的碳氢化合物。
参照图19C，由多个线空间LS的每个在入口侧处的上部空间暴露的多个绝缘间隔物240的每个被至少部分地去除，从而形成多个上部线空间ULS，多个上部线空间ULS通过在沿X方向即字线118的长度方向的两个横向方向上扩大每个在多个绝缘盖图案136之间的多个线空间LS在入口侧处的上部空间而被扩大宽度。在X方向上，多个上部线空间ULS的每个的宽度大于模制物242的宽度。
为了形成多个上部线空间ULS，多个绝缘间隔物240可以被至少部分地湿蚀刻。在一些实施方式中，在多个绝缘间隔物240通过参照图14A至14C描述的方法而形成的情况下，为了形成多个上部线空间ULS，在模制物242上方暴露的多个绝缘间隔物240的每个的第一绝缘间隔物140B和第二绝缘间隔物140C可以以与参照图13J描述的方式类似的方式通过湿蚀刻被去除，从而暴露多个上部线空间ULS的每个中的绝缘衬垫140A。在一些另外的实施方式中，在多个绝缘间隔物240通过参照图20A至20C描述的方法而形成的情况下，为了形成多个上部线空间ULS，暴露在模制物242上方的多个绝缘间隔物240的每个中包括的图20C所示的第一绝缘间隔物240B和第二绝缘间隔物240C可以通过湿蚀刻被去除，从而暴露多个上部线空间ULS的每个中的绝缘衬垫240A。一对绝缘衬垫240A可以在多个上部线空间LS的内侧壁当中在X方向上彼此面对的一对内侧壁处被暴露。
参照图19D，以与参照图13K关于形成上绝缘间隔物152的方法描述的方式类似的方式，多个上绝缘间隔物252被形成以覆盖在多个上部线空间ULS的内侧壁处暴露的多个绝缘衬垫240A。然而，上绝缘间隔物252可以具有在Y方向上与多个位线BL并排延伸的线形状。
像参照图13K关于下导电插塞150进行的描述中那样，在多个上绝缘间隔物252的形成期间，模制物242可以从其顶表面被消耗多达一定厚度，因而被减小高度。
参照图19E，模制物242从图19D的结果产物被去除，随后以与参照图13H关于形成多个绝缘障碍物144的工艺描述的方式类似的方式在多个位线BL之间形成多个绝缘障碍物244。
多个绝缘障碍物244的每个的填充多个上部线空间ULS的每个的部分可以具有比其下方的部分更大的宽度。多个绝缘障碍物244的每个可以包括硅氮化物膜。多个线空间LS和多个上部线空间ULS可以通过多个绝缘障碍物244被分成多个接触空间CS2。
参照图19F，以与参照图13I关于形成多个下导电插塞150的工艺描述的方式类似的方式，多个导电插塞250被形成以部分地填充多个位线BL之间的接触空间CS2，同时填充多个位线BL之间的多个凹陷空间R2。多个导电插塞250的每个的顶表面250T可以在比多个上绝缘间隔物252的每个的底表面更高的水平面处。多个导电插塞250的每个的上部部分地填充由多个上部线空间ULS(见图19D)中的多个绝缘障碍物244划分的多个接触空间CS2(见图19E)的每个。因此，多个导电插塞250的每个的上部可以具有比其下部更大的宽度。衬底110上的多个导电插塞250的每个可以沿X方向具有近似像T的剖面形状。
图21A是图19F的剖视图(a)中由“D21”指示的区域的放大图，也是图19F的俯视图(c)中由“D22”指示的区域的沿线A-A'截取的局部剖视图，图21B是图19F的俯视图(c)中由“D22”指示的区域的沿线FC-FC'截取的局部剖视图。
参照图19F、21A和21B，在X方向即与字线118平行的方向上，导电插塞250的顶表面250T可以具有比导电插塞250的下部更大的宽度。因此，衬底110上的导电插塞250可以具有近似像T的剖面形状。
另一方面，如图21B所示，在沿Y方向即与位线BL平行的方向的剖面中，导电插塞250的侧壁当中彼此相反的两个侧壁可以沿着接触空间CS2的高度方向从其与位线BL相邻的部分没有台阶地平坦地延伸到其与绝缘盖图案136相邻的部分。因此，导电插塞250可以具有接触绝缘障碍物244的平坦侧壁。在一些实施方式中，导电插塞250可以沿着接触空间CS2的高度方向具有恒定宽度。此外，在绝缘障碍物244的侧壁当中，在Y方向即与位线BL平行的方向上彼此相反的两个侧壁可以不被上绝缘间隔物252覆盖。因此，在导电插塞250的顶表面250T中可以确保相对较大的接触面积。
参照图19G，以与参照图13M描述的方式类似的方式，金属硅化物膜172在由多个接触空间CS2暴露的多个导电插塞250的每个上形成，并且多个导电着落垫LP的每个在金属硅化物膜172上形成。导电插塞250和金属硅化物膜172可以构成图1所示的掩埋接触BC的至少一部分。绝缘膜180可以填充多个导电着落垫LP周围的空间。接着，可电连接到多个导电着落垫LP的多个电容器底电极可以在绝缘膜180上形成。
依照根据本发明构思的一些示例实施方式的制造集成电路器件的方法，如参照图19A至19G所述，在形成掩埋接触BC(其是在多个位线BL之间连接到衬底110的每个有源区域ACT的接触结构)中，多个上部线空间ULS通过在沿着X方向即字线118的长度方向的两个横向方向上扩大每个线空间LS的上部宽度而形成，接着，多个线空间LS和多个上部线空间ULS通过多个绝缘障碍物244被分成多个接触空间CS2，随后形成位于多个接触空间CS2的每个中具有相对较大表面面积的顶表面的导电插塞250，然后，金属硅化物膜172在导电插塞250的顶表面250T上形成。因此，可以使形成金属硅化物膜172的工艺相对容易，并且可以相对大幅增加金属硅化物膜172的表面面积，从而有助于减小包括金属硅化物膜172的接触结构的接触电阻。
图22A和22B是示出当每个包括绝缘衬垫140A、第一绝缘间隔物140B和第二绝缘间隔物140C的多个绝缘间隔物240像图14C所示的示例中那样形成时在已参照图19A至19G描述的制造集成电路器件的方法中在导电插塞250根据图19F的工艺形成之后可获得的结构的一示例的局部剖视图。
图22A是本示例的与对于图19F的俯视图(c)中由“D22”指示的区域沿线A-A'截取的剖面区域对应的局部剖视图，图22B是本示例的与对于图19F的俯视图(c)中由“D22”指示的区域沿线FC-FC'截取的剖面区域对应的局部剖视图。
参照图22A和22B，在X方向即与字线118平行的方向上，上绝缘间隔物252的宽度小于绝缘间隔物240的宽度。上绝缘间隔物252可以布置为垂直地重叠绝缘间隔物240的第一绝缘间隔物140B。根据已参照图19A至19G描述的制造集成电路器件的方法，包括图7A至7C所示的三层结构的绝缘间隔物SPC6的集成电路器件200A可以通过参考参照图22A和22B进行的描述被制造。
为了制造图8所示的集成电路器件200B，可以使用参照图22A和22B描述的方法。然而，在用于形成图19G的结构的工艺中，在多个导电着落垫LP形成之后，在用绝缘膜180填充其周围的空间之前，该方法还可以包括通过去除图22A所示的第一绝缘间隔物140B而形成下空气间隔物140AS的工艺。结果，包括绝缘衬垫140A、下空气间隔物140AS和第二绝缘间隔物140C的绝缘间隔物SPC7可以留在线空间LS的下部中。
图23A和23B是示出根据本发明构思的一些示例实施方式的制造集成电路器件的方法的顺序工艺的剖视图。图23A是本示例的与对于图19F的俯视图(c)中由“D22”指示的区域沿线A-A'截取的剖面区域对应的局部剖视图，图23B是本示例的与对于图19F的俯视图(c)中由“D22”指示的区域沿线FC-FC'截取的剖面区域对应的局部剖视图。将参照图23A和23B描述制造图9A所示的集成电路器件200C的方法。
参照图23A，制造图9A所示的集成电路器件200C的方法与参照图19A至19G以及图22A和22B描述的方法基本相同。然而，代替参照图19D描述的上绝缘间隔物252，包括两个层的上绝缘间隔物262被形成。更具体地，为了形成上绝缘间隔物262，可以参考已参照图18A和18B描述的形成上绝缘间隔物162的方法。然而，上绝缘间隔物262可以具有沿着位线BL的延伸方向长地线形延伸的形状。
上绝缘间隔物262可以包括覆盖绝缘衬垫140A的氧化物间隔物262A和在氧化物间隔物262A上的氮化物间隔物262B，氮化物间隔物262B覆盖绝缘衬垫140A。氧化物间隔物262A和氮化物间隔物262B的每个可以具有沿着位线BL的延伸方向长地线形延伸的形状。图23A所示的绝缘间隔物240可以构成图9A所示的绝缘间隔物SPC8。
为了制造图10A和图10B所示的集成电路器件200D，可以使用参照图23A和23B描述的方法。然而，在用于形成图19G的结构的工艺中，在多个导电着落垫LP形成之后，在用绝缘膜180填充其周围的空间之前，该方法还可以包括通过去除图23A所示的第一绝缘间隔物140B和氧化物间隔物262A而形成下空气间隔物140AS和上空气间隔物262AS的工艺。下空气间隔物140AS和上空气间隔物262AS可以彼此连通。在X方向即与字线118平行的方向上，上空气间隔物262AS的宽度小于下空气间隔物140AS的宽度。因此，由于当绝缘膜180在后续工艺中形成时，绝缘膜180覆盖具有相对较窄入口的上空气间隔物262AS，所以上空气间隔物262AS可以被相对容易地封闭。因此，包括沿着位线BL的延伸方向长地延伸的下空气间隔物140AS和上空气间隔物262AS的集成电路器件200D可以被容易地制造。
图24A和24B是示出根据本发明构思的一些示例实施方式的制造集成电路器件的方法的顺序工艺的剖视图。将参照图24A和24B描述制造图11A和11B所示的集成电路器件200E的方法。
参照图24A，与参照图19A至19C描述的工艺类似的工艺被执行，由此由每个线空间LS(见图19A)在入口侧处的上部空间暴露的多个绝缘间隔物240的每个被至少部分地去除，并且在沿着X方向的两个横向方向上被扩大宽度的多个上部线空间ULS分别在多个绝缘盖图案136之间形成。然而，在本示例中，与参照图19A进行的描述中不同，在第二绝缘膜124的顶表面被掩埋绝缘膜120上方的线空间LS(见图19A)暴露的同时执行后续工艺，而没有在其上形成绝缘间隔物240的掩埋绝缘膜120的顶表面上形成多个凹陷线120R。
在多个上部线空间ULS形成之后，多个模制物242被去除，从而暴露在多个线空间LS(见图19B)的每个的下部中的绝缘间隔物240的侧壁。这里，绝缘间隔物240可以包括图20C所示的绝缘衬垫240A、第一绝缘间隔物240B和第二绝缘间隔物240C，并且第二绝缘间隔物240C的侧壁可以在多个模制物242被去除之后暴露在多个线空间LS的每个中。
氮化物衬垫240DL在其中去除了多个模制物242的结果产物上形成，氮化物衬垫240DL共形地覆盖暴露在线空间LS的下部中的绝缘间隔物240以及暴露在线空间LS的上部中的绝缘衬垫240A。在线空间LS的底部中，氮化物衬垫240DL可以形成为接触绝缘衬垫240A，同时填充第一绝缘间隔物240B和第二绝缘间隔物240C的底表面与第二绝缘膜124的顶表面之间的空间。因此，第一绝缘间隔物240B和第二绝缘间隔物240C的底表面可以接触氮化物衬垫240DL。
参照图24B，氮化物衬垫240DL通过回蚀刻被部分地去除，由此，自氮化物衬垫240DL的剩余部分，覆盖第二绝缘间隔物240C的侧壁的第三绝缘间隔物240D1在线空间LS的下部中形成，并且覆盖绝缘衬垫240A的上绝缘间隔物240D2在线空间LS的上部中形成。结果，包括绝缘衬垫240A、第一绝缘间隔物240B、第二绝缘间隔物240C和第三绝缘间隔物240D1的四层结构的绝缘间隔物240X留在线空间LS的下部中。在绝缘间隔物240X中，第三绝缘间隔物240D1的底部240DB可以水平地延伸以在线空间LS的底部中接触绝缘衬垫240A。此外，第一绝缘间隔物240B和第二绝缘间隔物240C的每个的底表面可以接触第三绝缘间隔物240D1的底部240DB。绝缘间隔物240X可以构成图11A和11B所示的绝缘间隔物SPC10。在一些实施方式中，第三绝缘间隔物240D1和上绝缘间隔物240D2的每个可以包括硅氮化物膜。
接着，以与参照图19E描述的相同的方式，多个线空间LS和多个上部线空间ULS通过形成多个绝缘障碍物244而被分成多个接触空间CS2，随后以与参照图19F描述的相同的方式，在多个接触空间CS2中分别形成多个导电插塞250。接着，参照图19G描述的工艺可以被执行，从而制造图11A和11B所示的集成电路器件200E。
图25是示出根据本发明构思的一些示例实施方式的制造集成电路器件的方法的顺序工艺的剖视图。将参照图25描述制造图12A和12B所示的集成电路器件200F的方法。
参照图25，与参照图24A和24B描述的工艺类似的工艺被执行。然而，在形成参照图24A描述的氮化物衬垫240DL之前，覆盖绝缘衬垫240A的氧化物间隔物262A在线空间LS的上部中形成。接着，以与图24A的工艺类似的方式，氮化物衬垫240DL在其中形成氧化物间隔物262A的结果产物上形成，随后以与参照图24B描述的方式类似的方式执行氮化物衬垫240DL的回蚀刻，由此，自氮化物衬垫240DL的剩余部分，覆盖第二绝缘间隔物240C的侧壁的第三绝缘间隔物240D1可以在线空间LS的下部中形成，并且覆盖氧化物间隔物262A的氮化物间隔物262B可以在线空间LS的上部中形成。
接着，以与参照图19E描述的相同的方式，多个线空间LS和多个上部线空间ULS通过形成多个绝缘障碍物244被分成多个接触空间CS2，随后以与参照图19F描述的相同的方式，在多个接触空间CS2中分别形成多个导电插塞250。接着，参照图19G描述的工艺可以被执行。这里，在多个导电着落垫LP形成之后，在用绝缘膜180填充其周围的空间之前，图25所示的第一绝缘间隔物240B和氧化物间隔物262A可以被去除，从而形成图12B所示的下空气间隔物240AS、以及与下空气间隔物240AS连通的上空气间隔物262AS。结果，包括绝缘衬垫240A、下空气间隔物240AS、第二绝缘间隔物240C和第三绝缘间隔物240D1的四层结构的绝缘间隔物SPC11可以留在线空间LS的下部中。此外，包括绝缘衬垫240A、上空气间隔物262AS和氮化物间隔物262B的上绝缘间隔物262Y可以留在线空间LS的上部中。
在X方向即与字线118平行的方向上，上空气间隔物262AS的宽度小于下空气间隔物240AS的宽度。因此，由于当绝缘膜180在后续工艺中形成时，绝缘膜180覆盖具有相对较窄入口的上空气间隔物240AS，所以上空气间隔物262AS可以被相对容易地封闭。因此，包括如图12A和12B所示的沿着位线BL的延伸方向长地延伸的下空气间隔物240AS和上空气间隔物262AS的集成电路器件200F可以被容易地制造。
至此，虽然已参照图13A至25描述了制造图2A至12B所示的集成电路器件的方法，但是本领域技术人员将理解，自参照图13A至25进行的描述，各种修改和改变结构的集成电路器件可以通过进行各种各样的修改和改变被制造而不背离本发明构思的精神和范围。
虽然已经参照本发明构思的实施方式具体显示和描述了本发明构思，但是将理解，可以在其中进行形式和细节上的各种改变而不背离所附权利要求的精神和范围。
本申请要求享有2017年9月22日在韩国知识产权局提交的韩国专利申请第10-2017-0122881号的权益，其公开通过引用全文合并于此。

Claims (25)

1.一种集成电路器件，包括：
成对的线结构，所述成对的线结构包括：
在第一水平方向上在衬底之上延伸的成对的导电线，以及
分别覆盖所述成对的导电线的成对的绝缘盖图案；
导电插塞，其在所述成对的线结构之间，所述导电插塞在所述成对的导电线之间具有第一宽度并且在所述成对的绝缘盖图案之间具有第二宽度，所述第一宽度和所述第二宽度在垂直于所述第一水平方向的第二水平方向上，所述第二宽度大于所述第一宽度；以及
金属硅化物膜，其在所述成对的绝缘盖图案之间接触所述导电插塞的顶表面。
2.根据权利要求1所述的集成电路器件，其中所述导电插塞在所述成对的导电线之间具有第三宽度并且在所述成对的绝缘盖图案之间具有第四宽度，所述第三宽度和所述第四宽度在所述第一水平方向上，所述第四宽度小于所述第三宽度。
3.根据权利要求1所述的集成电路器件，其中所述导电插塞包括：
下导电插塞，其在所述成对的导电线之间，所述下导电插塞具有隔离于与所述金属硅化物膜的直接接触的顶表面，以及
扩大导电插塞，其在所述成对的绝缘盖图案之间，所述扩大导电插塞具有：
接触所述下导电插塞的所述顶表面的底表面，以及
接触所述金属硅化物膜的顶表面。
4.根据权利要求1所述的集成电路器件，其中，在所述导电插塞的侧壁当中，是在所述第一水平方向上彼此相反的两个侧壁的第一侧壁和第二侧壁的每个从所述成对的导电线之间的区域没有台阶地平坦地延伸到所述成对的绝缘盖图案之间的区域。
5.根据权利要求1所述的集成电路器件，其中
所述导电插塞的所述顶表面接触所述金属硅化物膜，以及
所述导电插塞从所述成对的导电线之间的空间一体地延伸到所述成对的绝缘盖图案之间的空间。
6.根据权利要求1所述的集成电路器件，还包括：
下绝缘间隔物，其在每个导电线与所述导电插塞之间；以及
上绝缘间隔物，其在每个绝缘盖图案与所述导电插塞之间，
其中所述上绝缘间隔物在所述第二水平方向上的宽度小于所述下绝缘间隔物在所述第二水平方向上的宽度。
7.根据权利要求6所述的集成电路器件，其中
所述下绝缘间隔物具有在所述第一水平方向上与所述成对的导电线并排延伸的线形状，以及
所述上绝缘间隔物具有围绕所述导电插塞的环形状。
8.根据权利要求6所述的集成电路器件，其中所述下绝缘间隔物和所述上绝缘间隔物的每个具有在所述第一水平方向上与所述成对的导电线并排延伸的线形状。
9.根据权利要求6所述的集成电路器件，其中
所述下绝缘间隔物包括下空气间隔物，
所述上绝缘间隔物包括与所述下空气间隔物连通的上空气间隔物，以及所述上空气间隔物在所述第二水平方向上的宽度小于所述下空气间隔物在所述第二水平方向上的宽度。
10.根据权利要求9所述的集成电路器件，其中
所述下空气间隔物具有在所述第一水平方向上与所述成对的导电线并排延伸的线形状，以及
所述上空气间隔物具有围绕所述导电插塞的环形状。
11.根据权利要求9所述的集成电路器件，其中所述下空气间隔物和所述上空气间隔物的每个具有在所述第一水平方向上与所述成对的导电线并排延伸的线形状。
12.根据权利要求1所述的集成电路器件，还包括：
在所述成对的导电线之间的成对的绝缘障碍物，所述成对的绝缘障碍物分别接触所述导电插塞的侧壁当中在所述第一水平方向上彼此相反的第一侧壁和第二侧壁。
13.根据权利要求12所述的集成电路器件，其中所述成对的绝缘障碍物在所述成对的绝缘盖图案之间的至少部分区域中不接触所述导电插塞。
14.根据权利要求12所述的集成电路器件，其中
所述导电插塞包括：
下导电插塞，其在所述成对的导电线之间，以及
扩大导电插塞，其在所述成对的绝缘盖图案之间，以及
所述扩大导电插塞包括：
在所述扩大导电插塞的底侧处的横向凸起，所述横向凸起沿着所述第一水平方向朝所述成对的绝缘障碍物凸出以接触所述成对的绝缘障碍物，以及
在所述第一水平方向上具有比所述横向凸起更小的宽度并且接触所述金属硅化物膜的顶表面。
15.根据权利要求14所述的集成电路器件，还包括：
下绝缘间隔物，其在每个导电线与所述导电插塞之间；以及
上绝缘间隔物，其在每个绝缘盖图案与所述导电插塞之间，所述上绝缘间隔物在所述第二水平方向上具有比所述下绝缘间隔物的宽度更小的宽度，
其中所述上绝缘间隔物包括在所述扩大导电插塞的所述顶表面与每个绝缘障碍物之间的部分。
16.一种集成电路器件，包括：
成对的线结构，所述成对的线结构包括：
在第一水平方向上在衬底之上延伸的成对的导电线，以及
分别覆盖所述成对的导电线的成对的绝缘盖图案；
多个接触结构，所述多个接触结构在所述成对的线结构之间布置成行；以及
多个绝缘障碍物，所述多个绝缘障碍物在所述成对的线结构之间顺序地布置在所述多个接触结构中的相邻接触结构之间，
其中所述多个接触结构中的每个接触结构包括：
导电插塞，其在第二水平方向上在所述成对的导电线之间具有第一宽度并且在所述第二水平方向上在所述成对的绝缘盖图案之间具有第二宽度，所述第二水平方向垂直于所述第一水平方向，所述第二宽度大于所述第一宽度；以及
金属硅化物膜，其接触所述导电插塞的顶表面。
17.根据权利要求16所述的集成电路器件，其中所述导电插塞包括：
下导电插塞，其隔离于与所述金属硅化物膜的直接接触；以及
扩大导电插塞，其接触所述金属硅化物膜并且在所述第二水平方向上具有比所述下导电插塞的宽度更大的宽度。
18.根据权利要求17所述的集成电路器件，其中所述扩大导电插塞的顶表面在所述第二水平方向上的宽度大于所述下导电插塞的顶表面在所述第二水平方向上的宽度。
19.根据权利要求16所述的集成电路器件，其中
所述导电插塞包括接触所述多个绝缘障碍物当中两个相邻的绝缘障碍物的两个侧壁，以及
所述两个侧壁中的每个侧壁从所述成对的导电线之间的区域平坦地延伸到所述成对的绝缘盖图案之间的区域。
20.根据权利要求16所述的集成电路器件，其中
所述导电插塞从所述成对的导电线之间的空间一体地延伸到所述成对的绝缘盖图案之间的空间。
21.根据权利要求16所述的集成电路器件，还包括：
下绝缘间隔物，其在每个导电线与所述多个接触结构的每个之间，所述下绝缘间隔物具有与每个导电线并排延伸的线形状；以及
多个上绝缘间隔物，所述多个上绝缘间隔物中的每个上绝缘间隔物具有构造为围绕所述多个接触结构中的每个接触结构的所述导电插塞的环形状，并且在所述第二水平方向上具有比所述下绝缘间隔物的宽度更小的宽度。
22.根据权利要求16所述的集成电路器件，还包括：
下绝缘间隔物，其在每个导电线与所述多个接触结构中的每个接触结构之间，所述下绝缘间隔物具有与每个导电线并排延伸的线形状；以及
上绝缘间隔物，其在每个绝缘盖图案与所述多个接触结构中的每个接触结构之间，所述上绝缘间隔物具有构造为与每个导电线并排延伸的线形状，并且在所述第二水平方向上具有比所述下绝缘间隔物的宽度更小的宽度。
23.根据权利要求22所述的集成电路器件，其中
所述下绝缘间隔物包括绝缘衬垫、空气间隔物、第二绝缘间隔物和第三绝缘间隔物，
所述绝缘衬垫、所述空气间隔物、所述第二绝缘间隔物和所述第三绝缘间隔物沿着所述第二水平方向顺序地安置在每个导电线的侧壁与所述导电插塞之间的空间中，
所述第三绝缘间隔物包括水平地延伸以在每个导电线的底表面附近接触所述绝缘衬垫的底部，以及
所述空气间隔物的在每个导电线的所述底表面附近的端部由所述绝缘衬垫、所述第二绝缘间隔物和所述第三绝缘间隔物的所述底部围绕。
24.根据权利要求22所述的集成电路器件，其中
所述下绝缘间隔物包括下空气间隔物，所述下空气间隔物具有与每个导电线并排延伸的线形状，
所述上绝缘间隔物包括上空气间隔物，所述上空气间隔物具有构造为围绕所述导电插塞的环形状并且与所述下空气间隔物连通，以及
所述上空气间隔物在所述第二水平方向上的宽度小于所述下空气间隔物在所述第二水平方向上的宽度。
25.根据权利要求22所述的集成电路器件，其中
所述下绝缘间隔物包括下空气间隔物，所述下空气间隔物具有与每个导电线并排延伸的线形状，
所述上绝缘间隔物包括上空气间隔物，所述上空气间隔物具有构造为与每个导电线并排延伸的线形状并且与所述下空气间隔物连通，以及
所述上空气间隔物在所述第二水平方向上的宽度小于所述下空气间隔物在所述第二水平方向上的宽度。
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