CN109478559A - 碳化硅半导体装置及其制造方法 - Google Patents

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Abstract

半导体层(2)由碳化硅形成，具有元件区域(RE)和元件区域(RE)的外侧的终端区域(RT)，具有n型。多个场限环区域(5)设置于半导体层(2)的终端区域(RT)，具有p型，相互分离地配置。场绝缘膜(7)设置于半导体层(2)的终端区域(RT)上，与场限环区域(5)以及半导体层(2)相接。场限环区域(5)各自包括与场绝缘膜(7)相接且含有卤素族原子的含卤素场限环部(5h)。

Description

碳化硅半导体装置及其制造方法
技术领域
本发明涉及碳化硅半导体装置及其制造方法。
背景技术
针对逆变器等功率电子设备，始终要求进一步的节能化。因此，要求在其中所使用的功率用半导体元件的低损耗化。具体而言，要求绝缘栅双极性晶体管(Insulated GateBipolar Transistor：IGBT)、金属氧化物半导体场效应晶体管(Metal OxideSemiconductor Field Effect Transistor：MOSFET)、正-本征-负(Positive intrinsicNegative：PiN)二极管、肖特基势垒二极管(Schottky Barrier Diode：SBD)等的低损耗化。作为用于降低损耗的高效的方法，研究使用碳化硅(SiC)来代替作为最常用的半导体材料的硅(Si)的方法，例如在铁路领域等中已开始实用化。能够利用SiC具有比Si高的绝缘破坏电场这一特性，进一步减小元件的厚度，由此能够降低损耗。而且，通过使用SiC能够进行高温动作，所以对于用于冷却半导体元件的设备的小型化而言也是有用的。因此，认为SiC器件会随着其低成本化的发展而在市场中进一步得到普及。
预计在几百V～几十kV的耐电压区域中使用SiC器件。在这样的器件中，为了确保充分的耐电压，典型地是设置有被称为场限环(Field limiting Ring：FLR)或者保护环的终端构造。
已知在SiC与SiO2(二氧化硅)等绝缘体之间的界面，可能存在某种程度的固定电荷。根据非专利文献1，记载了在具有面取向(0001)的p型SiC与通过干式氧化而形成的SiO2膜之间的界面存在+2.4×1012cm-2的正电荷。根据非专利文献2，记载了在通过干式氧化来形成氧化膜的情况下，在具有面取向(0001)的n型SiC与SiO2之间的界面存在-1.4×1012cm-2的负电荷。
固定电荷会对器件特性造成影响。在专利文献1中，通过在p型保护环层之间设置低浓度的p型的表面电荷补偿区域，减小氧化物与半导体之间的正的表面电荷的影响。在专利文献2中，利用通过干式氧化来形成正的固定电荷层这一点以及通过湿式氧化以及湿式再氧化来形成负的固定电荷层这一点，从而通过SiC与界面固定电荷层之间的耗尽层来得到电场缓和效果。
现有技术文献
专利文献1：日本特开2013-62518号公报
专利文献2：日本特开2003-282888号公报
非专利文献1：M.Noborio et al.，IEEE Trans.Electron Devices，vol.56，no.9，pp.1953-1958，Sep.2009.
非专利文献2：T.Kimoto et al.，Jpn.J.Appl.Phys.，vol.44，no.3，pp.1213-1218，2005
发明内容
固定电荷对作为对于功率用半导体装置而言重要的特性之一的耐电压特性也可能造成影响。关于这点，我们研究了具有作为终端构造的p型场限环的n型器件。图1以及图2分别是关于耐电压和用于形成场限环的剂量的关系将测定结果和仿真结果进行比较的曲线图。在仿真中，假设为在场限环与场绝缘膜之间的界面没有固定电荷。图1是场限环上的场绝缘膜为SiO2的情况，图2是场限环上的场绝缘膜为聚酰亚胺的情况。不论在哪一种情况下，测定结果都与仿真结果不同。具体而言，相比于仿真结果，在测定结果中观察到剂量向正侧(图中右侧)偏移(以下称为“剂量偏移”)。在图1的情况下观察到约2.5×1012cm-2的剂量偏移，在图2的情况下观察到约6.5×1012cm-2的剂量偏移。由于剂量偏移，能够得到设计上的耐电压值的离子注入量发生变动。
这样，在作为半导体材料使用SiC的情况下，终端构造受到固定电荷的影响。其结果，实际的耐电压值与假设为没有固定电荷时的设计上的值不同。特别是，在为了低成本化而以能够增加每个晶片的芯片数的方式缩小终端构造区域时，耐电压的余量变窄。因此，固定电荷的影响有可能变得更大。另外，有时从外部向半导体装置中取入固定电荷，由此耐电压值有可能变动。在半导体装置的制造过程中、在使用所制造的半导体装置的模块的装配过程中、以及在半导体装置的使用过程中的任一个中，都可能从外部取入固定电荷。
通过专利文献1的方法也能够将氧化物与半导体之间的表面电荷补偿某种程度。然而，由于耐电压设计的关系，无法使表面电荷补偿区域成为高浓度，所以能够补偿的正的表面电荷量被限制。另外，保护环层/绝缘膜界面的正的固定电荷无法补偿。
在专利文献2的方法中，在由热氧化膜形成固定电荷层时，固定电荷量的控制是困难的，在SiC表面均匀地形成固定电荷层，无法单独地控制n型层以及p型层上的固定电荷量。因此，由于过度补偿固定电荷，从而得到设计上的耐电压的最佳的离子注入量有时变动过度。另外，在n型器件的制造中，在通过湿式氧化来形成场氧化膜时，由于发生凹坑而表面变得粗糙，从而半导体装置的可靠性可能降低。
本发明是鉴于上述问题而完成的，其目的在于提供一种能够提高耐电压性能的鲁棒性的碳化硅半导体装置及其制造方法。
本发明的碳化硅半导体装置具有半导体基板、半导体层、多个场限环区域以及场绝缘膜。半导体层设置于半导体基板上，由碳化硅形成，具有元件区域和元件区域的外侧的终端区域，具有n型。多个场限环区域设置于半导体层的终端区域，具有p型，相互分离地配置。场绝缘膜设置于半导体层的终端区域上，与场限环区域以及半导体层相接。场限环区域各自包括与场绝缘膜相接且含有卤素族原子的含卤素场限环部。
本发明的碳化硅半导体装置的制造方法具有以下的工序。在半导体基板上形成半导体层，其中，该半导体层由碳化硅形成，具有元件区域和元件区域的外侧的终端区域，具有n型。在半导体层的终端区域中，通过注入受主离子而形成具有p型且相互分离地配置的多个场限环区域。进行使受主离子电气性地活性化的活性化退火。通过对场限环区域各自的一部分注入卤素族原子，形成含卤素场限环部。在半导体层的终端区域上形成场绝缘膜。
根据本发明，场限环区域各自包括与场绝缘膜相接且含有卤素族原子的含卤素场限环部。卤素族原子具有大的电负性，所以易于带负电荷。由于该负电荷，在p型的场限环区域与场绝缘膜之间的界面存在的正的固定电荷被补偿。由此，该正的固定电荷对耐电压造成的影响被缓和。因此，能够抑制耐电压性能的变动。换言之，能够提高耐电压性能的鲁棒性。
本发明的目的、特征、方案以及优点通过以下的详细的说明和附图会变得更加清楚。
附图说明
图1是在场绝缘膜的材料是二氧化硅的情况下关于用于形成场限环的剂量和耐电压的关系，比较测定结果和仿真结果的曲线图。
图2是在场绝缘膜的材料是聚酰亚胺的情况下关于用于形成场限环的剂量和耐电压的关系，比较测定结果和仿真结果的曲线图。
图3是概略地示出本发明的实施方式1中的作为碳化硅半导体装置的SBD的结构的部分剖面图。
图4是概略地示出图1的SBD的制造方法的一个工序的部分剖面图。
图5是概略地示出图1的SBD的制造方法的一个工序的部分剖面图。
图6是概略地示出图1的SBD的制造方法的一个工序的部分剖面图。
图7是概略地示出图1的SBD的制造方法的一个工序的部分剖面图。
图8是概略地示出图1的SBD的制造方法的一个工序的部分剖面图。
图9是概略地示出图1的SBD的制造方法的一个工序的部分剖面图。
图10是概略地示出图1的SBD的制造方法的一个工序的部分剖面图。
图11是概略地示出图1的SBD的制造方法的一个工序的部分剖面图。
图12是概略地示出图1的SBD的制造方法的一个工序的部分剖面图。
图13是说明图1的SBD的制造方法的流程图。
图14是说明实施方式2中的作为碳化硅半导体装置的SBD的制造方法的流程图。
图15是说明实施方式2的变形例中的SBD的制造方法的流程图。
图16是概略地示出本发明的实施方式3中的作为碳化硅半导体装置的SBD的结构的部分剖面图。
图17是说明图16的SBD的制造方法的流程图。
图18是概略地示出本发明的实施方式4中的作为碳化硅半导体装置的SBD的结构的部分剖面图。
图19是说明图18的SBD的制造方法的流程图。
图20是概略地示出本发明的实施方式5中的作为碳化硅半导体装置的SBD的结构的部分剖面图。
图21是概略地示出本发明的实施方式5的变形例中的作为碳化硅半导体装置的SBD的结构的部分剖面图。
图22是概略地示出本发明的实施方式6中的作为碳化硅半导体装置的SBD的结构的部分剖面图。
图23是概略地示出本发明的实施方式6的变形例中的作为碳化硅半导体装置的SBD的结构的部分剖面图。
图24是概略地示出本发明的实施方式7中的作为碳化硅半导体装置的MOSFET的结构的部分剖面图。
图25是概略地示出图24的MOSFET的制造方法的一个工序的部分剖面图。
图26是概略地示出图24的MOSFET的制造方法的一个工序的部分剖面图。
图27是概略地示出图24的MOSFET的制造方法的一个工序的部分剖面图。
图28是概略地示出图24的MOSFET的制造方法的一个工序的部分剖面图。
图29是概略地示出图24的MOSFET的制造方法的一个工序的部分剖面图。
图30是概略地示出图24的MOSFET的制造方法的一个工序的部分剖面图。
图31是概略地示出图24的MOSFET的制造方法的一个工序的部分剖面图。
图32是概略地示出图24的MOSFET的制造方法的一个工序的部分剖面图。
图33是概略地示出图24的MOSFET的制造方法的一个工序的部分剖面图。
图34是概略地示出图24的MOSFET的制造方法的一个工序的部分剖面图。
图35是概略地示出图24的MOSFET的制造方法的一个工序的部分剖面图。
图36是概略地示出图24的MOSFET的制造方法的一个工序的部分剖面图。
图37是概略地示出本发明的实施方式8中的作为碳化硅半导体装置的MOSFET的结构的部分剖面图。
图38是说明图37的MOSFET的制造方法的流程图。
图39是概略地示出本发明的实施方式9中的作为碳化硅半导体装置的MOSFET的结构的部分剖面图。
图40是概略地示出本发明的实施方式9的变形例中的作为碳化硅半导体装置的MOSFET的结构的部分剖面图。
图41是概略地示出本发明的实施方式10中的作为碳化硅半导体装置的MOSFET的结构的部分剖面图。
图42是概略地示出本发明的实施方式10的变形例中的作为碳化硅半导体装置的MOSFET的结构的部分剖面图。
(符号说明)
RE：元件区域；RT：终端区域；101～107：SBD(碳化硅半导体装置)；201～206：MOSFET(碳化硅半导体装置)；1：半导体基板；2：漂移层(半导体层)；2h：含卤素半导体部；3：背面欧姆电极；4：阴极电极；5：FLR区域(场限环区域)；5a：高浓度区域；5h：含卤素场限环部；5ah：含卤素高浓度部；7：场绝缘膜；7a：热氧化膜；7b：CVD膜(堆积膜)；7h、7ah、7hn、7hp、7ahn、7ahp：含卤素场绝缘部；8：肖特基电极；9：阳极电极；10：保护绝缘膜；11：阱区域；12：终端阱区域；12a：高浓度终端阱区域；12h：含卤素终端阱部；12ah：含卤素高浓度终端阱部；13：高浓度阱区域；14：源极区域；16：源极接触电极；17：层间绝缘膜；18：源极接触孔；18a：终端阱接触孔；19：源电极；20：栅电极；21：栅极绝缘膜；22：栅极布线；23：栅极接触孔；24：场截止区域(field stop region)；54：漏电极；61～66、71～76：固定电荷层。
具体实施方式
以下，根据附图，说明本发明的实施方式。此外，在以下的附图中，对相同或者相当的部分附加相同的参照编号，不重复其说明。
<实施方式1>
图3是概略地示出本实施方式中的SBD(碳化硅半导体装置)101的结构的部分剖面图。SBD101具有漂移层(半导体层)2、多个FLR区域(场限环区域)5以及场绝缘膜7。
半导体基板1由SiC形成。SiC优选为具有4H的多型(polytype)。半导体基板1具有n型。半导体基板1的杂质浓度是例如1×1019cm-3程度。半导体基板1具有上表面(第1面)和下表面(与第1面相反的第2面)。半导体基板1的厚度是例如50μm以上且500μm以下。半导体基板1的上表面例如相对于面取向(0001)而具有某种程度的倾斜角。
漂移层2设置于半导体基板1的上表面上。漂移层2由SiC形成，具有n型。漂移层2具有元件区域RE以及元件区域RE的外侧的终端区域RT。终端区域RT配置于元件区域RE外，典型地是包围元件区域RE。用于得到作为SBD101的元件自身的功能、具体而言作为二极管元件的功能的构造形成于漂移层2的元件区域RE。根据耐电压的规格来决定漂移层2的杂质浓度以及厚度。例如，杂质浓度是5×1014cm-3以上且1×1018cm-3以下，厚度是4μm以上且100μm以下。
多个FLR区域5设置于漂移层2的终端区域RT。多个FLR区域5相互分离地配置。FLR区域5各自远离半导体基板1。FLR区域5各自在平面布局中具有环状的形状。FLR区域5由SiC形成。FLR区域5通过添加受主(acceptor)而具有p型。作为受主，例如使用铝或者硼。FLR区域5具有作为电场缓和层的功能。最内周的FLR区域5在平面布局中包围元件区域RE。最内周的FLR区域5也可以具有阱状地设置的高浓度区域5a。高浓度区域5a具有比FLR区域5中的高浓度区域5a以外的部分更高的杂质浓度。
场绝缘膜7设置于终端区域RT上，与FLR区域5以及漂移层2相接。场绝缘膜7例如由二氧化硅形成。场绝缘膜7的内侧端部(图中左端部)配置于高浓度区域5a上，从高浓度区域5a的两端分离地配置。场绝缘膜7的厚度例如是0.5μm以上且3μm以下程度。
FLR区域5各自包括与场绝缘膜7相接且含有卤素族原子的含卤素场限环部5h。含卤素场限环部5h的深度小于FLR区域5的深度，例如是0.2μm以上且1μ以下程度。含卤素场限环部5h包括作为高浓度区域5a的一部分的含卤素高浓度部5ah。含卤素高浓度部5ah的内侧端部(图中左端部)比高浓度区域5a的内侧端部更靠外侧地配置。由含卤素高浓度部5ah构成的含卤素场限环部5h的内侧端部的位置与场绝缘膜7的内侧端部的位置一致。含卤素场限环部5h通过含有卤素族原子而形成负的固定电荷层61。作为卤素族原子，例如能够使用氟(F)原子或者氯(Cl)原子。
此外，SBD101还具有半导体基板1、背面欧姆电极3、阴极电极4、肖特基电极8、阳极电极9以及保护绝缘膜10。肖特基电极8与漂移层2的元件区域RE进行肖特基接合。肖特基电极8的端部延伸至终端区域RT内，配置于场绝缘膜7上。阳极电极9直接设置于肖特基电极8上。阳极电极9具有比肖特基电极8的面积更大的面积，覆盖肖特基电极8。保护绝缘膜10覆盖阳极电极9的缘部、场绝缘膜7、以及漂移层2的缘部。背面欧姆电极3与半导体基板1的下表面进行欧姆接合。阴极电极4与背面欧姆电极3相接。
根据本实施方式的SBD101，FLR区域5各自包括与场绝缘膜7相接且含有卤素族原子的含卤素场限环部5h。卤素族原子具有大的电负性，所以易于带负电荷。通过由该负电荷形成的固定电荷层61，在p型的FLR区域5与场绝缘膜7之间的界面存在的正的固定电荷被补偿。由此，该正的固定电荷对耐电压造成的影响被缓和。具体而言，通过抑制剂量偏移(参照图1以及图2)，可得到与假设为没有固定电荷时的设计耐电压接近的耐电压。因此，能够抑制由制造工艺或者制造环境引起的耐电压性能的变动。换言之，能够提高耐电压性能的鲁棒性。
接下来，以下说明SBD101的制造方法。
参照图4，在半导体基板1上形成漂移层2。为此，例如通过化学气相沉积(ChemicalVapor Deposition：CVD)法进行外延生长。
参照图5，形成FLR区域5。为此，在漂移层2的表面侧上注入铝或者硼等用于得到p型的杂质离子、即受主离子。离子注入的深度不超过漂移层2的厚度，例如为0.2μm以上且3μm以下程度。
参照图6，在最内周的FLR区域5上形成高浓度区域5a。为此，向形成有FLR区域5的漂移层2的表面上，进行使用注入掩模的局部的离子注入(图13：步骤S10)。该离子注入的深度小于FLR区域5的深度。作为注入掩模，能够使用通过照相制版形成的抗蚀剂掩模或者硬掩模。硬掩模能够通过利用CVD法的二氧化硅膜的成膜以及利用干蚀刻的构图来形成。注入的离子例如是铝或者硼。高浓度区域5a具有特别高的杂质浓度，因此为此的离子注入温度优选为150℃以上。由此，能够形成具有低的薄层电阻的高浓度区域5a。
接下来，进行用于使如上所述注入的导电型杂质电气性地活性化的高温退火(活性化退火)(图13：步骤S20)。例如，在氩环境等惰性化环境下，在1500℃～2000℃的温度范围中，将活性化退火进行30秒至1小时的期间。在活性化退火时，为了防止表面粗糙，也可以用碳膜覆盖漂移层2的表面。
参照图7，对FLR区域5的表层部注入卤素族原子(图13：步骤S30)。由此，形成含卤素场限环部5h。为了将卤素族原子选择性地注入到FLR区域5上，使用注入掩模即可。注入掩模能够通过照相制版来形成。通过离子注入来进行注入。离子注入的加速电压例如是30keV以上且700keV以下。以使基于所注入的卤素族原子的负的固定电荷密度成为1×1012cm-2以上且1×1013cm-2以下、优选成为2×1012cm-2程度的方式，决定离子注入量。卤素族原子的注入深度不超过FLR区域5的厚度，设为0.2μm以上且1μm以下程度。根据负的固定电荷的导入量，也可以将离子注入温度设为150℃以上。
参照图8，形成场绝缘膜7(图13：步骤S40)。为此，进行利用CVD法的堆积工序、照相制版工序以及蚀刻工序。
参照图9，接下来，在半导体基板1的下表面上形成背面欧姆电极3。具体而言，形成Ni等的金属膜，为了得到欧姆连接，针对该金属膜实施600℃以上且1100℃以下的热处理。该热处理对于使由于上述卤素原子的离子注入而损伤的半导体的结晶性恢复也能够作出贡献。
参照图10，接下来形成肖特基电极8。为此，在漂移层2的表面上通过溅射法来堆积Ti、Ni或者Mo等，进行照相制版处理和蚀刻处理。
参照图11，接下来在肖特基电极8上形成阳极电极9。为此，在肖特基电极8上通过溅射法来堆积Al等，进行照相制版处理和蚀刻处理。
参照图12，接下来以覆盖阳极电极9的一部分和漂移层2的方式形成保护绝缘膜10。为此，进行绝缘体的堆积、照相制版处理以及蚀刻处理。
再次参照图3，接下来在背面欧姆电极3上形成阴极电极4。具体而言，通过溅射法或者蒸镀法来形成Ti、Ni、Ag、Au或者Al等的金属膜。由此，完成SBD101。
根据本制造方法，在作为高温并且长时间的热处理的活性化退火(图13：步骤S20)之后，进行卤素族原子的离子注入(图13：步骤S30)。由此，避免所注入的卤素族原子在活性化退火时脱离。
此外，在由SiC形成的区域与场绝缘膜7的界面形成的固定电荷密度取决于场绝缘膜7的材料。因此，根据场绝缘膜7的材料，调整卤素族原子的离子注入量。
<实施方式2>
在上述实施方式1中，在活性化退火(图13：步骤S20)之后进行卤素族原子的离子注入(图13：步骤S30)，但也可以变更其顺序。即使在该情况下，也能够形成固定电荷层61(图3)而得到基于此的效果。具体而言，参照图14，也可以在导电型杂质的注入(步骤S10)之后且在活性化退火(步骤S20)之前，进行卤素族原子的离子注入(步骤S30)。或者，参照图15，也可以在导电型杂质的注入(步骤S10)以及活性化退火(步骤S20)之后，进行卤素族原子的离子注入(步骤S30)。
<实施方式3>
图16是概略地示出本实施方式中的SBD(碳化硅半导体装置)102的结构的部分剖面图。在SBD102中，场绝缘膜7具有热氧化膜7a和CVD膜7b(堆积膜)。热氧化膜7a设置于终端区域RT上，与FLR区域5以及漂移层2相接。CVD膜7b设置于热氧化膜7a上。
参照图17，在本实施方式中，形成场绝缘膜7的工序包括形成热氧化膜7a的工序(步骤S41)和形成CVD膜7b的工序(步骤S42)。例如，在步骤S41中，通过干式环境中的热氧化而在漂移层2上形成膜厚10nm～50nm的热氧化膜7a。在1000℃～1200℃的温度范围中进行该热氧化工序。该热氧化工序兼具使由于用于形成固定电荷层61的卤素族原子的离子注入而引起损伤的结晶性恢复的工序。在步骤S42中，通过CVD法，在热氧化膜7a上堆积由二氧化硅构成的CVD膜7b。之后，通过照相制版处理以及蚀刻，对热氧化膜7a以及CVD膜7b的层叠体赋予图案。
此外，上述以外的结构与上述实施方式1或者2的结构大致相同，所以对相同或者对应的要素附加相同的符号，不重复其说明。
<实施方式4>
图18是概略地示出本实施方式中的SBD(碳化硅半导体装置)103的结构的部分剖面图。与SBD102(图16：实施方式3)同样地，在SBD103中，场绝缘膜7也具有热氧化膜7a。在本实施方式中，与实施方式3不同，热氧化膜7a具有含卤素场绝缘部7ah。含卤素场绝缘部7ah含有卤素族原子，位于含卤素场限环部5h上。因此，在SBD103中，基于卤素族原子的负的固定电荷层62具有由含卤素场限环部5h形成的部分以及由含卤素场限环部5h上的含卤素场绝缘部7ah形成的部分。
参照图19，在本实施方式中，与实施方式3不同，在热氧化膜7a的形成(步骤S41)之后进行卤素族原子的注入(步骤S30)。因此，卤素族原子经由热氧化膜7a被注入到漂移层2中。其结果，不仅形成含卤素场限环部5h，而且在热氧化膜7a中形成含卤素场绝缘部7ah。之后，在热氧化膜7a上形成CVD膜7b。之后，通过照相制版处理以及蚀刻，对热氧化膜7a以及CVD膜7b的层叠体赋予图案。
此外，上述以外的结构与上述实施方式3的结构大致相同，所以对相同或者对应的要素附加相同的符号，不重复其说明。
根据本实施方式，场绝缘膜7包括位于含卤素场限环部5h上且含有卤素族原子的含卤素场绝缘部7h。在该情况下，能够通过经由场绝缘膜7、具体而言热氧化膜7a的离子注入，形成含卤素场限环部5h。由此，避免由于形成场绝缘膜7时的影响、特别是热处理的影响而使卤素族原子从含卤素场限环部5h脱离。
此外，在本实施方式中，用于形成热氧化膜7a的热处理无法兼具使由于卤素族原子的离子注入而引起损伤的结晶性恢复的工序。另一方面，在卤素族原子的注入后进行用于形成背面欧姆电极3的热处理，所以在本实施方式中也能够对结晶性的恢复作出贡献。
<实施方式5>
图20是概略地示出本实施方式中的SBD(碳化硅半导体装置)104的结构的部分剖面图。在SBD104中，漂移层2具有含卤素半导体部2h。含卤素半导体部2h含有卤素族原子，在FLR区域5之间与场绝缘膜7相接。因此，在SBD104中，基于卤素族原子的负的固定电荷层63具有由含卤素场限环部5h形成的部分以及由与含卤素场限环部5h邻接的含卤素半导体部2h形成的部分。
此外，上述以外的结构与上述实施方式1的结构大致相同，所以对相同或者对应的要素附加相同的符号，不重复其说明。通过本实施方式，也可得到与实施方式1大致同样的效果。
而且根据本实施方式，基于卤素族原子的负的固定电荷层63具有漂移层2中的含卤素半导体部2h。由此，漂移层2中的施主离子所引起的正电荷被补偿。因此，漂移层2中的施主浓度有效地变低。因此，耗尽层易于向漂移层2中扩展。因此，FLR区域5各自的边缘部处的电场集中被缓和。在由于离子注入偏差而FLR区域5的杂质浓度变高时特别易于引起FLR区域5的边缘部处的电场集中，根据本实施方式，针对这样的工艺偏差的鲁棒性得到提高。
另外，即使正电荷从外部进入到场绝缘膜7与漂移层2之间的界面，来自该正电荷的电力线被含卤素半导体部2h中的负电荷所终结。由此，不用改变构成FLR区域5的受主离子的注入量，而能够抑制由来自外部的正电荷所引起的耐电压的变动。
参照图21，变形例的SBD(碳化硅半导体装置)105与实施方式4同样地，场绝缘膜7具有热氧化膜7a以及CVD膜7b，热氧化膜7a具有含卤素场绝缘部7ah。因此，在SBD105中，基于卤素族原子的负的固定电荷层64具有由含卤素场绝缘部7ah形成的部分。此外，也可以与实施方式3同样地，在热氧化膜7a中不设置含卤素场绝缘部7ah。
<实施方式6>
图22是概略地示出本实施方式中的SBD(碳化硅半导体装置)106的结构的部分剖面图。在SBD106中，含卤素半导体部2h具有比含卤素场限环部5h所具有的负的固定电荷密度更大的负的固定电荷密度。因此，在SBD106中，基于卤素族原子的负的固定电荷层65具有由含卤素场限环部5h形成的部分以及由与含卤素场限环部5h邻接的含卤素半导体部2h形成的部分，后者的部分具有更高的负的固定电荷密度。此外，优选固定电荷层65中的任意部分的固定电荷密度都处于1×1012cm-2以上且1×1013cm-2以下的范围。
用于形成含卤素半导体部2h的剂量优选大于用于形成含卤素场限环部5h的剂量。换言之，含卤素半导体部2h中的每单位面积的卤素族原子密度优选大于含卤素场限环部5h中的每单位面积的卤素族原子密度。
根据本实施方式，含卤素半导体部2h具有比含卤素场限环部5h所具有的负的固定电荷密度更大的负的固定电荷密度。由此，能够提高在实施方式5中说明的FLR区域5各自的边缘部处的电场集中的缓和效果。另外，能够提高在实施方式5中说明的由来自外部的正电荷所引起的耐电压的变动的抑制效果。
参照图23，变形例的SBD(碳化硅半导体装置)107与实施方式4同样地，场绝缘膜7具有热氧化膜7a以及CVD膜7b。热氧化膜7a具有形成基于卤素族原子的负的固定电荷层66的一部分的含卤素场绝缘部。该含卤素场绝缘部具有含卤素场限环部5h上的含卤素场绝缘部7ahp、以及含卤素半导体部2h上的含卤素场绝缘部7ahn。含卤素场绝缘部7ahn的负的固定电荷密度大于含卤素场绝缘部7ahp的负的固定电荷密度。此外，也可以与实施方式3同样地，在热氧化膜7a中不设置含卤素场绝缘部7ahp以及含卤素场绝缘部7ahn。
<实施方式7>
图24是概略地示出本实施方式中的MOSFET(碳化硅半导体装置)201的结构的部分剖面图。MOSFET 201与SBD101(图3：实施方式1)大致同样地，具有半导体基板1、漂移层2、背面欧姆电极3、多个FLR区域5、场绝缘膜7以及保护绝缘膜10。在MOSFET 201中也与SBD101同样地，由FLR区域5中的含卤素场限环部5h形成负的固定电荷层71。由此，与实施方式1大致同样地，能够提高耐电压性能的鲁棒性。
此外，MOSFET 201还具有阱区域11、终端阱区域12、高浓度阱区域13、源极区域14、源极接触电极16、层间绝缘膜17、源电极19、栅电极20、栅极绝缘膜21、栅极布线22、场截止区域24以及漏电极54。
终端阱区域12设置于漂移层2的元件区域RE中的与终端区域RT邻接的部分上。终端阱区域12与半导体基板1分离，具有0.2μm～3μm程度的深度。终端阱区域12与最内周的FLR区域5的内侧邻接地配置。终端阱区域12由SiC形成。终端阱区域12通过添加受主而具有p型。作为受主，例如使用铝或者硼。终端阱区域12具有比FLR区域5的杂质浓度更高的杂质浓度。终端阱区域12具有阱状地设置的高浓度终端阱区域12a。高浓度终端阱区域12a具有比终端阱区域12中的高浓度终端阱区域12a以外的部分更高的杂质浓度。
负的固定电荷层71除了由含卤素场限环部5h形成的部分以外，也可以包括由含卤素终端阱部12h形成的部分。含卤素终端阱部12h是终端阱区域12中的与场绝缘膜7相接且含有卤素族原子的部分。含卤素终端阱部12h也可以包括作为高浓度终端阱区域12a的一部分的含卤素高浓度终端阱部12ah。
阱区域11设置于漂移层2的元件区域RE上，与MOSFET的各部件单元对应地配置。阱区域11与半导体基板1分离，具有0.2μm～3μm程度的深度。阱区域11由SiC形成。阱区域11通过添加受主而具有p型。作为受主，例如使用铝或者硼。阱区域11具有比FLR区域5的杂质浓度高的杂质浓度，例如具有1×1015cm-3～1×1019cm-3的范围的值。阱区域11也可以具有与终端阱区域12的杂质浓度相同的杂质浓度。在阱区域11上，选择性地形成有p型的高浓度阱区域13和n型的源极区域14。在高浓度阱区域13以及源极区域14上，欧姆连接有源极接触电极16。源电极19经由设置于层间绝缘膜17的源极接触孔18，与阱区域11上的源极接触电极16连接。另外，源电极19经由设置于层间绝缘膜17以及场绝缘膜7的终端阱接触孔18a，与终端阱区域12上的源极接触电极16连接。
栅电极20隔着栅极绝缘膜21而配置于阱区域11上。栅电极20具有配置在场绝缘膜7上的部分。该部分隔着场绝缘膜7而配置于含卤素终端阱部12h上，更具体而言，隔着场绝缘膜7而配置于含卤素高浓度终端阱部12ah上。栅极绝缘膜21的厚度是100μm以下。
层间绝缘膜17设置于栅电极20上。栅极布线22经由栅极接触孔23而与栅电极20中的配置于场绝缘膜7上的部分连接。场截止区域24具有n型。场截止区域24设置于MOSFET201的芯片端部。场截止区域24与最外周的FLR区域5分离，并将其包围。在本实施方式中，保护绝缘膜10覆盖源电极19、场绝缘膜7上的层间绝缘膜17、栅极布线22以及漂移层2。漏电极54与背面欧姆电极3相接。
接下来，以下说明MOSFET 201的制造方法。
参照图25，与上述实施方式1同样地，在半导体基板1上形成漂移层2。接下来，在漂移层2的表面，通过照相制版处理以及干蚀刻，形成对准标志(未图示)。参照图26，接下来，在漂移层2的表面，通过照相制版处理而形成抗蚀剂掩模(未图示)。接下来，与实施方式1同样地进行将该抗蚀剂掩模用作注入掩模的局部的离子注入。由此，形成FLR区域5。
参照图27，重新制作注入掩模(未图示)，进行使用该注入掩模的局部的离子注入。由此，形成阱区域11以及终端阱区域12。可以同时形成两者。
参照图28，重新制作注入掩模(未图示)，进行使用该注入掩模的局部的离子注入。由此，形成源极区域14以及场截止区域24。可以同时形成两者。注入的离子是施主离子，例如是氮或者磷。注入的离子的浓度是1×1018cm-3～1×1021cm-3的范围，设为超过具有相反的导电类型的阱区域11的杂质浓度。另外，离子注入的深度设为小于阱区域11的厚度。
参照图29，重新制作注入掩模(未图示)，进行使用该注入掩模的局部的离子注入。由此，形成高浓度阱区域13以及高浓度终端阱区域12a。可以同时形成两者。作为注入掩模，虽然还能够使用利用照相制版处理的抗蚀剂掩模，但优选使用硬掩模。硬掩模例如是通过CVD法和干蚀刻而形成的二氧化硅膜。离子注入温度优选为150℃以上，由此得到薄层电阻低的高浓度阱区域13以及高浓度终端阱区域12a。离子注入的深度设为不超过阱区域11或者终端阱区域12的厚度。
接下来，与实施方式1同样地进行用于使如上所述注入的导电型杂质电气性地活性化的高温退火(活性化退火)。此外，上述多个离子注入工序的顺序是任意的。
参照图30，对FLR区域5的表层部以及终端阱区域12中的与FLR区域5邻接的部分的表层部，注入卤素族原子。由此，形成含卤素场限环部5h以及含卤素终端阱部12h。通过离子注入进行注入。以使基于所注入的卤素族原子的负的固定电荷密度成为1×1012cm-2以上且5×1012cm-2以下、优选成为2×1012cm-2程度的方式，决定离子注入量。卤素族原子的注入深度不超过FLR区域5或者终端阱区域12的厚度，成为0.2μm以上且1μm以下程度。根据负的固定电荷的导入量，离子注入温度也可以为150℃以上。通过上述卤素族原子的注入而形成负的固定电荷层71。负的固定电荷层71仅配置于通过后述的工序形成的场绝缘膜7下。因此，在终端阱区域12中的内周侧，未形成固定电荷层71。在这样未形成固定电荷层71的区域中，包括高浓度终端阱区域12a中的内周侧。
参照图31，形成场绝缘膜7。具体而言，通过CVD法来堆积二氧化硅膜。然后，通过照相制版处理以及蚀刻对该膜赋予图案。
参照图32，例如使用热氧化或者CVD法，形成由二氧化硅构成的栅极绝缘膜21。接下来，形成栅电极20。具体而言，通过CVD法来堆积多晶硅膜。然后，通过照相制版处理以及蚀刻对该膜赋予图案。
参照图33，在设置有场绝缘膜7、栅极绝缘膜21以及栅电极20的半导体层上，例如使用CVD法来堆积层间绝缘膜17。然后，通过照相制版处理以及蚀刻对该膜赋予图案。由此，形成源极接触孔18。另外，在该构图中，还形成贯通层间绝缘膜17以及场绝缘膜7而到达高浓度终端阱区域12a的终端阱接触孔18a。
参照图34，在源极接触孔18以及终端阱接触孔18a的底部，形成源极接触电极16。具体而言，首先形成Ni等的金属膜。之后，通过600℃～1100℃的热处理，形成镍硅化物膜。之后，通过蚀刻，去除层间绝缘膜17上的未反应的金属膜。由此，得到源极接触电极16。通过同样的方法，在半导体基板1的背面上形成背面欧姆电极3。
参照图35，在层间绝缘膜17上形成源电极19以及栅极布线22。具体而言，首先通过照相制版处理以及蚀刻来形成栅极接触孔23。之后，通过溅射法或者蒸镀法，形成例如由铝构成的金属膜。再次进行照相制版处理以及蚀刻，从而对该金属膜赋予图案。由此，得到源电极19以及栅极布线22。
参照图36，通过成膜和使用照相制版处理及蚀刻的构图，形成保护绝缘膜10。
再次参照图24，在背面欧姆电极3上，通过溅射法或者蒸镀法而形成钛、镍、银、金、铝等的金属膜。由此，形成漏电极54。通过以上，完成MOSFET 201。
根据本实施方式，在MOSFET中得到与实施方式1大致同样的效果。另外，根据上述制造方法，由于卤素族原子的注入工序(图30)而引起的结晶性的损伤通过之后进行的带加热的工序而被恢复。作为按照对结晶性的恢复有效的程度带加热的工序，有用于形成栅极绝缘膜21的热氧化工序、用于形成源极接触电极16以及背面欧姆电极3的硅化工序等。
<实施方式8>
图37是概略地示出本实施方式中的MOSFET(碳化硅半导体装置)202的结构的部分剖面图。在MOSFET 202中，与MOSFET 201(图24：实施方式7)不同，场绝缘膜7具有含卤素场绝缘部7h。含卤素场绝缘部7h含有卤素族原子，位于含卤素场限环部5h以及含卤素终端阱部12h上。因此，在MOSFET 202中，基于卤素族原子的负的固定电荷层72具有由含卤素场限环部5h形成的部分以及由含卤素场限环部5h上的含卤素场绝缘部7h形成的部分。
而且参照图38，在MOSFET 202的制造中，在场绝缘膜7的形成(步骤S40)和栅极绝缘膜21及栅电极20的形成(步骤S45)之后、且在层间绝缘膜17的形成(步骤S50)之前，进行卤素族原子的注入(步骤S30)。此外，在上述实施方式7中，在场绝缘膜7的形成(步骤S40)之前，进行卤素族原子的注入(步骤S30)。在场绝缘膜7的形成之后进行的卤素族原子的注入工序中，所注入的卤素族原子的一部分需要贯通场绝缘膜7。因此，在本实施方式中，场绝缘膜7需要薄到卤素族原子可充分地贯通的程度，优选具有例如100nm以上且500nm以下程度的厚度。
根据本实施方式，与实施方式7不同，在卤素族原子的注入后，不进行形成栅极绝缘膜21以及栅电极20的工序。由此，能够避免由该工序引起的卤素族原子的脱离。特别是在为了形成栅极绝缘膜21而利用伴随长时间的高温处理的热氧化工序的情况下，当设为在这以前注入有卤素族原子时，易于产生卤素族原子的脱离。
此外，在本实施方式中，用于形成栅极绝缘膜21的热氧化工序无法对由卤素族原子的注入工序引起的结晶性的损伤的恢复作出贡献。然而，通过用于形成源极接触电极16以及背面欧姆电极3的硅化工序中的加热，结晶性的损伤被恢复某种程度。
<实施方式9>
图39是概略地示出本实施方式中的MOSFET(碳化硅半导体装置)203的结构的部分剖面图。在MOSFET 203中，与SBD104(图20：实施方式5)同样地，漂移层2具有含卤素半导体部2h。因此，在MOSFET 203中，基于卤素族原子的负的固定电荷层73包括由与含卤素场限环部5h邻接的含卤素半导体部2h形成的部分。通过该结构，在MOSFET中得到与实施方式5大致同样的效果。
参照图40，变形例的MOSFET(碳化硅半导体装置)204的场绝缘膜7在含卤素场限环部5h以及含卤素半导体部2h上具有含卤素场绝缘部7h。因此，在MOSFET 204中，基于卤素族原子的负的固定电荷层74包括由含卤素场绝缘部7h形成的部分。能够通过与在实施方式8中说明的制造方法大致同样的方法来制造MOSFET 204。因此，能够抑制所注入的卤素族原子的脱离。
<实施方式10>
图41是概略地示出本实施方式中的MOSFET(碳化硅半导体装置)205的结构的部分剖面图。在MOSFET 204中，与SBD106(图22：实施方式6)同样地，含卤素半导体部2h具有比含卤素场限环部5h具有的负的固定电荷密度更大的负的固定电荷密度。因此，在MOSFET 205中，基于卤素族原子的负的固定电荷层75具有由含卤素场限环部5h形成的部分以及由与含卤素场限环部5h邻接的含卤素半导体部2h形成的部分，后者的部分具有更高的负的固定电荷密度。通过该结构，在MOSFET中可得到与实施方式6大致同样的效果。
参照图42，变形例的MOSFET(碳化硅半导体装置)206的场绝缘膜7在含卤素场限环部5h以及含卤素终端阱部12h上具有含卤素场绝缘部7hp。另外，场绝缘膜7在含卤素半导体部2h上具有含卤素场绝缘部7hn。因此，在MOSFET 206中，基于卤素族原子的负的固定电荷层76包括含卤素场绝缘部7hp以及含卤素场绝缘部7hn。含卤素场绝缘部7hn的负的固定电荷密度大于含卤素场绝缘部7ahp的负的固定电荷密度。能够通过与在实施方式8中说明的制造方法大致同样的方法来制造MOSFET 204。因此，能够抑制所注入的卤素族原子的脱离。
在上述实施方式1～6中说明了SBD101～107，但作为变形例，也可以构成SBD以外的二极管元件。具体而言，也可以通过在作为活性区域的肖特基电极8下的漂移层2的一部分中设置p型半导体层区域，构成结势垒肖特基(Junction Barrier Schottky：JBS)二极管。或者，也可以构成肖特基电极8具有与漂移层2肖特基接合的部分以及欧姆接合的部分这两方的混合正-本征-负肖特基(Merged PiN Schottky：MPS)二极管。或者，也可以通过在作为活性区域的肖特基电极8下的漂移层2中设置p型半导体区域，并且代替肖特基电极8而设置欧姆接触电极，从而构成正-本征-负(PiN)二极管。
在上述实施方式7～10中说明了平面型MOSFET 201～205，但作为变形例，也可以构成沟槽型MOSFET。或者，也可以构成MOSFET以外的金属绝缘体半导体场效应晶体管(Metal Insulator Semiconductor Field Effect Transistor：MISFET)。或者，也可以代替MISFET而构成结FET(JFET)或者金属半导体场效应晶体管(Metal Semiconductor FieldEffect Transistor：MESFET)。或者，也可以代替FET而构成IGBT。
另外，在上述各实施方式中，说明了作为半导体材料使用SiC的半导体装置，但只要在半导体/绝缘膜的界面存在固定电荷，则也可以应用SiC以外的其它半导体材料，例如能够应用GaN等化合物半导体材料。
此外，本发明能够在本发明的范围内自由地组合各实施方式或者将各实施方式适当变形、省略。虽然详细说明了本发明，但上述说明在所有方面只是例示，本发明不限于此。应理解为不脱离本发明的范围而能够设想未例示的无数的变形例。

Claims (9)

1.一种碳化硅半导体装置，具备：
半导体基板(1)；
半导体层(2)，设置于所述半导体基板(1)上，由碳化硅形成，具有元件区域(RE)和所述元件区域(RE)的外侧的终端区域(RT)，具有n型；
多个场限环区域(5)，设置于所述半导体层(2)的所述终端区域(RT)，具有p型，所述多个场限环区域相互分离地配置；以及
场绝缘膜(7)，设置于所述半导体层(2)的所述终端区域(RT)上，与所述场限环区域(5)及所述半导体层(2)相接，
所述场限环区域(5)各自包括与所述场绝缘膜(7)相接且含有卤素族原子的含卤素场限环部(5h)。
2.根据权利要求1所述的碳化硅半导体装置，其中，
所述场绝缘膜(7)包括位于所述含卤素场限环部(5h)上且含有卤素族原子的含卤素场绝缘部(7h、7ah、7hn、7hp、7ahn、7ahp)。
3.根据权利要求1或者2所述的碳化硅半导体装置，其中，
所述半导体层(2)包括在所述场限环区域(5)之间与所述场绝缘膜(7)相接且含有卤素族原子的含卤素半导体部(2h)。
4.根据权利要求3所述的碳化硅半导体装置，其中，
所述含卤素半导体部(2h)具有比所述含卤素场限环部(5h)具有的负的固定电荷密度更大的负的固定电荷密度。
5.一种碳化硅半导体装置的制造方法，具备：
在半导体基板(1)上形成半导体层(2)的工序，其中，所述半导体层由碳化硅形成，具有元件区域(RE)和所述元件区域(RE)的外侧的终端区域(RT)，具有n型；
在所述半导体层(2)的所述终端区域(RT)中，通过注入受主离子来形成具有p型且相互分离地配置的多个场限环区域(5)的工序；
进行使所述受主离子电气性地活性化的活性化退火的工序；
通过对所述场限环区域(5)各自的一部分注入卤素族原子来形成含卤素场限环部(5h)的工序；以及
在所述半导体层(2)的所述终端区域(RT)上形成场绝缘膜(7)的工序。
6.根据权利要求5所述的碳化硅半导体装置的制造方法，其中，
在形成所述含卤素场限环部(5h)的工序之前，执行进行使所述受主离子电气性地活性化的活性化退火的工序。
7.根据权利要求5所述的碳化硅半导体装置的制造方法，其中，
在形成所述含卤素场限环部(5h)的工序之后，执行进行使所述受主离子电气性地活性化的活性化退火的工序。
8.根据权利要求5至7中的任意一项所述的碳化硅半导体装置的制造方法，其中，
所述场绝缘膜(7)是热氧化膜(7a)。
9.根据权利要求5至8中的任意一项所述的碳化硅半导体装置的制造方法，其中，
在形成所述含卤素场限环部(5h)的工序之前形成所述场绝缘膜(7)的至少一部分，在形成所述含卤素场限环部(5h)的工序中，经由所述场绝缘膜(7)的至少一部分而注入所述卤素族原子。
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