CN108461529A - 一种阵列基板及其制备方法、显示装置 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 143
- 238000002360 preparation method Methods 0.000 title claims abstract description 11
- 239000010410 layer Substances 0.000 claims description 193
- 239000010409 thin film Substances 0.000 claims description 71
- 238000000034 method Methods 0.000 claims description 55
- 239000004020 conductor Substances 0.000 claims description 29
- 239000011229 interlayer Substances 0.000 claims description 25
- 239000000463 material Substances 0.000 claims description 22
- 238000000059 patterning Methods 0.000 claims description 21
- 239000004065 semiconductor Substances 0.000 claims description 14
- 238000004519 manufacturing process Methods 0.000 claims description 13
- 230000000149 penetrating effect Effects 0.000 claims description 12
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 11
- 239000000203 mixture Substances 0.000 claims description 8
- 239000002346 layers by function Substances 0.000 claims description 5
- 238000003860 storage Methods 0.000 abstract description 33
- 239000003990 capacitor Substances 0.000 description 38
- 101100489584 Solanum lycopersicum TFT1 gene Proteins 0.000 description 14
- 101100214491 Solanum lycopersicum TFT3 gene Proteins 0.000 description 10
- 101100214488 Solanum lycopersicum TFT2 gene Proteins 0.000 description 9
- 238000005530 etching Methods 0.000 description 8
- 229910001257 Nb alloy Inorganic materials 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 239000010408 film Substances 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- DTSBBUTWIOVIBV-UHFFFAOYSA-N molybdenum niobium Chemical compound [Nb].[Mo] DTSBBUTWIOVIBV-UHFFFAOYSA-N 0.000 description 4
- 239000007769 metal material Substances 0.000 description 3
- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical compound COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
- H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
- H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/126—Shielding, e.g. light-blocking means over the TFTs
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Liquid Crystal (AREA)
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Abstract
本发明实施例提供一种阵列基板及其制备方法、显示装置，涉及显示技术领域，可在有限的驱动电路排布区域中增大存储电容的电容量，满足高PPI的显示需要。该阵列基板包括设置在衬底基板上的多个像素单元；像素单元包括：第一薄膜晶体管；第一薄膜晶体管包括：第一有源图案、第一源极、第一漏极和第一栅极，第一栅极位于第一有源图案远离衬底基板的一侧设置，第一源极和第一漏极位于第一栅极远离衬底基板的一侧设置，且分别通过不同的过孔与第一有源图案相连；第一电极，与第一有源图案同层设置；第二电极，与第一栅极同层设置；第一电极与第一漏极相连；第一电极、第二电极、第一漏极中的任意两个在衬底基板上的正投影存在重叠区域。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板及其制备方法、显示装置。
背景技术
为实现更优的画面显示效果，显示装置中单个像素单元(Pixel)的尺寸在不断减少。像素单元中通常设置的多个薄膜晶体管(Thin Film Transistor，TFT)占用了像素单元中的较多区域，留给存储电容的排布区域过小，导致存储电容面积减少，从而产生存储电容的电容值难以满足高PPI(pixels per inch，每英寸的像素单元数量)的显示需求的问题。
发明内容
鉴于此，为解决现有技术的问题，本发明的实施例提供一种阵列基板及其制备方法、显示装置，可在有限的存储电容的排布区域中增大存储电容的电容量，满足高PPI的显示需要。
为达到上述目的，本发明的实施例采用如下技术方案：
第一方面、本发明实施例提供了一种阵列基板，包括设置在衬底基板上的多个像素单元；所述像素单元包括：第一薄膜晶体管；所述第一薄膜晶体管包括：第一有源图案、第一源极、第一漏极和第一栅极，所述第一栅极位于所述第一有源图案远离所述衬底基板的一侧设置，所述第一源极和所述第一漏极位于所述第一栅极远离所述衬底基板的一侧设置，且分别通过不同的过孔与所述第一有源图案相连；所述像素单元还包括：第一电极，与所述第一有源图案同层设置；第二电极，与所述第一栅极同层设置；其中，所述第一电极与所述第一漏极相连；所述第一电极、所述第二电极、所述第一漏极中的任意两个在所述衬底基板上的正投影存在重叠区域。
可选的，所述像素单元还包括：相对于所述第一电极靠近所述衬底基板的一侧设置的第三电极；所述第三电极、所述第一电极、所述第二电极、所述第一漏极中的任意两个在所述衬底基板上的正投影存在重叠区域。
可选的，所述像素单元还包括：第二薄膜晶体管；其中，所述第二薄膜晶体管包括：第二有源图案、第二源极、第二漏极和第二栅极，所述第二源极、所述第二漏极分别通过不同的过孔与所述第二有源图案相连；所述第二有源图案与所述第一有源图案同层设置；所述第二源极、所述第二漏极、所述第一源极、所述第一漏极同层设置；所述第二栅极与所述第一栅极同层设置；所述第二漏极与所述第二电极、所述第三电极相连。
可选的，所述像素单元还包括：遮光图案；所述遮光图案与所述第三电极同层设置，且所述第一有源图案和所述第二有源图案在所述衬底基板上的正投影位于所述遮光图案在所述衬底基板上的正投影内。
可选的，所述第一有源图案的材料为氧化物半导体，所述第一电极的材料为氧化物导体；和/或，所述第一栅极与所述第二电极的材料相同；和/或，所述遮光图案与所述第三电极的材料相同，所述遮光图案的材料为金属。
可选的，所述第三电极与所述遮光图案设置在所述衬底基板上；所述第三电极、所述遮光图案通过缓冲层与所述第一有源图案、所述第二有源图案、所述第一电极相隔离；所述第一有源图案、所述第二有源图案、所述第一电极通过栅绝缘层与所述第一栅极、所述第二栅极、所述第二电极相隔离；所述第一栅极、所述第二栅极、所述第二电极通过层间绝缘层与所述第一源极、所述第一漏极、所述第二源极、所述第二漏极相隔离；其中，所述第二漏极通过贯穿所述层间绝缘层的第一过孔与所述第二电极相连，并通过贯穿所述层间绝缘层、所述栅绝缘层和所述缓冲层的第二过孔与所述第三电极相连；所述第一漏极通过贯穿所述层间绝缘层、所述栅绝缘层的第三过孔与第一电极相连。
可选的，所述像素单元还包括：第三薄膜晶体管和像素电极；其中，所述第三薄膜晶体管的第三栅极与所述第二电极相连，所述第三薄膜晶体管的第三漏极、所述第一薄膜晶体管的所述第一漏极与所述像素电极相连。
可选的，所述像素单元还包括：依次设置在所述像素电极上的发光功能层和第四电极。
第二方面、本发明实施例还提供了一种阵列基板的制备方法，所述制备方法包括：在衬底基板上方形成同层设置的第一电极、第一有源图案；形成同层设置的第二电极、第一栅极；形成与所述第一有源图案通过不同过孔分别相连的第一源极和第一漏极；其中，所述第一有源图案、所述第一栅极、所述第一源极和所述第一漏极构成第一薄膜晶体管；所述第一电极与所述第一源极相连；所述第一电极、所述第二电极、所述第一漏极中的任意两个在所述衬底基板上的正投影存在重叠区域。
可选的，所述在衬底基板上方形成同层设置的第一电极、第一有源图案之前，所述制备方法还包括：在所述衬底基板上形成第三电极；其中，所述第三电极、所述第一电极、所述第二电极、所述第一漏极中的任意两个在所述衬底基板上的正投影存在重叠区域。
可选的，所述在衬底基板上方形成同层设置的第一电极、第一有源图案还包括：形成第二有源图案；所述形成同层设置的第二电极、第一栅极还包括：形成第二栅极；所述形成与所述第一有源图案通过不同过孔分别相连的第一源极和第一漏极还包括：形成与所述第二有源图案通过不同过孔分别相连的第二源极和第二漏极；其中，所述第二有源图案、所述第二栅极、所述第二源极和所述第二漏极构成第二薄膜晶体管；所述第二漏极与所述第二电极、所述第三电极相连。
可选的，所述在所述衬底基板上形成第三电极还包括：通过一次构图工艺，在形成第三电极的同时，形成遮光图案；所述遮光图案的材料为金属；其中，待形成的第一有源图案和第二有源图案在所述衬底基板上的正投影位于所述遮光图案在所述衬底基板上的正投影内。
可选的，所述第一电极由对预设电极图案进行导体化处理后形成的氧化物导体构成；所述预设电极图案的材料为氧化物半导体，且所述预设电极图案至少与所述第一有源图案采用同一次构图工艺形成。
可选的，所述第二电极至少与所述第一栅极采用同一次构图工艺形成。
第三方面、本发明实施例还提供了一种显示装置，包括上述的阵列基板。
基于此，由于本发明实施例提供的阵列基板中像素单元内的存储电容至少是由沿阵列基板所在平面的垂直方向上交错设置的第一电极、第二电极以及第一漏极的相互重叠的部分构成的，每层电极之间的绝缘层厚度相比于现有技术的存储电容的两层结构之间的多层绝缘层的厚度更小；同时，交错设置的各电极相当于在垂直于阵列基板的方向上扩大了电容的有效正对面积，从而在有限的像素单元中能够有效地增加存储电容的电容量，满足高PPI的设计需求。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种阵列基板的局部俯视结构示意图；
图2为本发明实施例提供的一种阵列基板沿图1中剖视线(虚线)方向的剖面结构示意图；
图3为现有技术提供的一种阵列基板的局部俯视结构示意图；
图4为现有技术提供的一种阵列基板沿图3中剖视线(虚线)方向的剖面结构示意图；
图5为本发明实施例提供的一种阵列基板中像素单元的等效电路图；
图6为本发明实施例提供的一种阵列基板的具体制备过程示意图一；
图7为本发明实施例提供的一种阵列基板的具体制备过程示意图二；
图8为本发明实施例提供的一种阵列基板的具体制备过程示意图三；
图9为本发明实施例提供的一种阵列基板的具体制备过程示意图四；
图10为本发明实施例提供的一种阵列基板的具体制备过程示意图五；
图11为本发明实施例提供的一种阵列基板的具体制备过程示意图六；
图12为本发明实施例提供的一种阵列基板的具体制备过程示意图七；
图13为本发明实施例提供的一种阵列基板的具体制备过程示意图八。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
示例的，本发明专利申请说明书以及权利要求书中所使用的术语“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，仅是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“上/上方”、“下/下方”、等指示的方位或位置关系的术语为基于附图所示的方位或位置关系，仅是为了便于说明本发明的技术方案的简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
如图1和图2所示，本发明实施例提供了一种阵列基板01，包括设置在衬底基板10上的多个像素单元；该像素单元包括：第一薄膜晶体管TFT1；第一薄膜晶体管TFT1包括：第一有源图案A1、第一源极S1、第一漏极D1和第一栅极G1，第一栅极G1位于第一有源图案A1远离衬底基板10的一侧设置，第一源极S1和第一漏极D1位于第一栅极G1远离衬底基板10的一侧设置，且分别通过不同的过孔与第一有源图案A1相连；上述像素单元还包括：第一电极11，与第一有源图案A1同层设置；第二电极12，与第一栅极G1同层设置；其中，第一电极11与第一漏极D1相连；第一电极11、第二电极12、第一漏极D1中的任意两个在衬底基板10上的正投影存在重叠区域。
需要说明的是，第一、由于在底栅结构的TFT(Bottom Gate)中，源极、漏极通常是直接搭接在有源图案上的，阵列基板中各导电材料层之间的绝缘层较少，难以在较少的绝缘层上设计出更多的可构成存储电容的电极。而在顶栅结构的TFT中，各导电材料层之间具有更多的绝缘层，能够在较多的绝缘层之间利用合适的电极图案以形成电容，从而可在像素单元中有限的面积内形成电容量更大的存储电容，满足高PPI的显示需求。
因此，本发明实施例提供的上述阵列基板中，第一薄膜晶体管TFT1具体为栅极设置在有源图案(即有源图案)上方的顶栅结构的TFT(Top Gate)。
图2为沿图1中各段剖视线(虚线)方向的剖面展开后的结构示意图，各段剖视线分别标记为A-A、B-B、C-C和D-D。
进一步参考图2所示，在顶栅结构的TFT中，源极和漏极位于栅极的上方，故在上述第一晶体管TFT1中，其第一源极S1和第一漏极D1分别通过不同的过孔与下方的第一有源图案A1相连。
可以理解的是，过孔是贯穿第一源极S1、第一漏极D1与第一有源图案A1之间的绝缘层(具体层数不作限定)设置的。
参考图2所示，第一源极S1、第一漏极D1与第一有源图案A1之间的绝缘层可以包括依次远离衬底基板10设置的栅绝缘层13和层间绝缘层14，本发明实施例对此不作限定。
第二、上述的同层设置，是指将至少两种图案可以通过同一次成膜工艺制作形成或者至少两种图案与同一膜层接触设置。
示例的，参考图2所示，在本发明实施例提供的上述阵列基板中的像素单元中即为：第一电极11与第一有源图案A1同层设置在缓冲层15上，第二电极12与第一栅极G1同层设置在栅绝缘层13上。
第三、在上述像素单元中，由于第一电极11、第二电极12、第一漏极D1这三层导电材料位于阵列基板中的不同层上，且第一电极11、第二电极12、第一漏极D1中的任意两个在衬底基板10上的正投影存在重叠区域；并且，沿衬底基板10所在平面的垂直方向，第二电极12上下两侧的第一电极11与第一漏极D1相连，从而使得这三层导电材料相互重叠的部分可以形成电容，共同构成了像素单元中的一个存储电容Cs。
第四、图1所示的俯视图中未示意出各电极层之间的绝缘层。
如图3和图4所示，提供一种阵列基板的俯视结构示意图和剖面结构示意图。
其中参考图3所示，电源线(VDD)21、数据线(Data)22、相邻的两根栅线(Gate)23、24交叉定义出一个像素单元，像素单元中包括有两个TFT。
参考图4所示，阵列基板中设置在衬底基板10上的各层结构依次为：遮光层(LS层)16、缓冲层(Buffer层)15、各TFT的有源图案A0、栅绝缘层13、各TFT的栅极G0、层间绝缘层(ILD层)14、各TFT的源极S0和漏极D0、平坦层17以及像素电极(Pixel ITO)18；其中，有源图案A0中与源极S0、漏极D0相连的部分可以为经过导体化处理的氧化物导体，在上述图4中标记为a1，其余部分为氧化物半导体，在上述图4中标记为a2。
可以看出，上述实施例的像素单元中的存储电容是由两层导电材料相互重叠的部分及中间的绝缘层构成的，这两层导电材料示例的可以分别为金属材料的遮光层16与其中一个TFT的漏极D。然而，当驱动电路的排布区域越来越小时，两层结构重叠区域的面积也会随之减少，即导致存储电容的电容量减小，难以满足高PPI的显示需求。
相比之下，在本发明实施例提供的上述阵列基板中，在阵列基板中已有的层中增加与第一薄膜晶体管TFT1的第一有源图案A1同层设置的第一电极11、增加与第一薄膜晶体管TFT1的第一栅极G1同层设置第二电极12，并使得第一电极11、第二电极12、第一薄膜晶体管TFT1的第一漏极D1中的任意两个具有重叠，从而使得这三层导电材料相互重叠的部分可以形成电容，共同构成了像素单元中的一个存储电容Cs。
基于此，由于本发明实施例提供的上述存储电容Cs至少是由沿阵列基板所在平面的垂直方向上交错设置的第一电极11、第二电极12以及第一漏极D1的相互重叠的部分构成的，每层电极之间的绝缘层厚度相比于现有技术的存储电容的两层结构之间的多层绝缘层(通常由缓冲层、栅绝缘层以及层间绝缘层构成)的厚度更小；同时，交错设置的各电极相当于在垂直于阵列基板的方向上扩大了电容的有效正对面积，从而在有限的像素单元中能够有效地增加存储电容的电容量，满足高PPI的设计需求。
为进一步提高存储电容Cs的电容量，参考图2所示，本发明提供的另一些实施例中上述像素单元还包括：第三电极19，第三电极19相对于第一电极11靠近衬底基板10的一侧设置，且第三电极19、第一电极11、第二电极12、第一漏极D1中的任意两个在衬底基板10上的正投影存在重叠区域。
可以理解的是，上述第三电极19相对于第一电极11靠近衬底基板10的一侧设置，是指相对于衬底基板10而言，第三电极19设置在第一电极11的下方。
由于第三电极19、第一电极11、第二电极12、第一漏极D1中的任意两个在衬底基板10上的正投影存在重叠区域，且交错开的第一电极11与第一漏极D1相连，交错开的第三电极19与第二电极12相连，从而使得第三电极19与第一漏极D1之间形成一部分电容、第一电极11与第二电极12之间形成另一部分电容、第二电极12与第一漏极D1之间形成再一部分电容，故像素单元中的存储电容进一步是由第三电极19、第一电极11、第二电极12、第一漏极D1这四层导电材料相互重叠的部分构成的电容，相比于仅由第一电极11、第二电极12、第一漏极D1这三层导电材料相互重叠的部分构成时具有更大的电容量。
进一步的，上述像素单元还包括：第二薄膜晶体管TFT2；其中：第二薄膜晶体管TFT2包括：第二有源图案A2、第二源极S2、第二漏极D2和第二栅极G2，第二源极S2、第二漏极D2分别通过不同的过孔与第二有源图案A2相连；第二有源图案A2与第一有源图案A1同层设置；第二源极S2、第二漏极D2、第一源极S1、第一漏极D1同层设置；第二栅极G2与第一栅极G1同层设置；第二漏极D2与第二电极12、第三电极19相连。
需要说明的是，上述第二薄膜晶体管TFT2具体为顶栅结构的TFT，其各层均与前述的第一薄膜晶体管TFT1同层设置。
第二薄膜晶体管TFT2的第二源极S2和第二漏极D2分别通过不同的过孔与下方的第二有源图案A2相连。
这里，过孔具体是设置在第二源极S2、第二漏极D2与第二有源图案A2之间的绝缘层(具体层数不作限定)上的。
参考图2所示，第二源极S2、第二漏极D2与第二有源图案A2之间的绝缘层具体可以为依次远离衬底基板10设置的栅绝缘层13和层间绝缘层14，本发明实施例对此不作限定。
进一步的，参考图2所示，由于第一薄膜晶体管TFT1和第二薄膜晶体管TFT2中的有源图案通常为氧化物半导体材料(如IGZO)，容易受到光照影响，参考图2所示，因此本发明提供的另一些实施例中，上述像素单元还包括：遮光图案20；遮光图案20与第三电极19同层设置，且第一有源图案A1和第二有源图案A2在衬底基板10上的正投影位于遮光图案20在衬底基板10上的正投影内。
这里，参考图2所示，遮光图案20可以为与第三电极19同层设置但相互独立的结构；或者，遮光图案20也可以与第三电极19连接在一起，形成一体结构，本发明实施例对此不作限定。
在上述基础上，第一薄膜晶体管TFT1的第一有源图案A1的材料为氧化物半导体，第一电极11的材料为氧化物导体，该氧化物导体可以为对氧化物半导体进行导体化处理获得的导体，以使第一电极11的图案可以与第一有源图案A1在同一次构图工艺下形成；和/或，第一薄膜晶体管TFT1的第一栅极G1与第二电极12的材料相同，以使二者可以在同一次构图工艺下形成；和/或，上述遮光图案20与第三电极19的材料相同，遮光图案20的材料为金属，以使二者可以在同一次构图工艺下形成。
在上述基础上，各个电极层之间的绝缘层和连接过孔的设置方式具体为：
参考图2所示，第三电极19与遮光图案20设置在衬底基板10上，该衬底基板10具体可以为玻璃基板或PI基板；第三电极19、遮光图案20通过缓冲层15与第一有源图案A1、第二有源图案A2、第一电极11相隔离；第一有源图案A1、第二有源图案A2、第一电极11通过栅绝缘层13与第一栅极G1、第二栅极G2、第二电极12相隔离；第一栅极G1、第二栅极G2、第二电极12通过层间绝缘层14与第一源极S1、第一漏极D1、第二源极S2、第二漏极D2相隔离；其中：第二漏极D2通过贯穿层间绝缘层14的第一过孔V1与第二电极12相连，第二漏极D2并通过贯穿层间绝缘层14、栅绝缘层13和缓冲层15的第二过孔V2与第三电极19相连；第一漏极D1通过贯穿层间绝缘层14、栅绝缘层13的第三过孔V3与第一电极11相连。
这里，当衬底基板10为由PI等柔性材料构成的基板时，受阵列基板制备过程中各膜层制程高温的影响，柔性材料容易产生杂质离子逸出，影响上方各TFT有源图案的性能。在此情况下，覆盖在衬底基板10上的缓冲层15还可起到隔离逸出的杂质离子的作用。
参考图1所示，上述像素单元还包括：第三薄膜晶体管TFT3和像素电极18；其中，第三薄膜晶体管TFT3的第三栅极G3与第二电极12相连，用于当存储电容充满电后开启第三薄膜晶体管TFT3；参考图2所示，第三薄膜晶体管TFT3的第三漏极D3、第一薄膜晶体管TFT1的第一漏极D1具体通过平坦层17上的第四过孔V4、第五过孔V5与像素电极18相连。
进一步的，本发明实施例提供的上述像素单元还包括：依次设置在像素电极上的发光功能层和第四电极；其中，像素电极、发光功能层和第四电极构成发光元件。其中，上述的第三薄膜晶体管TFT3即为驱动发光元件进行发光的驱动晶体管。
即本发明实施例提供的上述阵列基板具体为应用于OLED显示装置(OrganicLight-Emitting Display，有机电致发光显示装置)中的OLED阵列基板，其中像素电极即为发光元件的阳极(Anode)、第四电极即为发光元件的阴极。
示例的，上述发光元件具体可以为OLED器件。
当然，上述阵列基板中还包括有设置在平坦层上的像素界定层，像素界定层上设置有露出下方像素电极的镂空区域，对应于一个发光元件的发光功能层设置在镂空区域内，以隔离相邻像素单元的发光功能层。
本发明实施例对以上涉及像素电极、第四电极以及像素界定层的具体设置不作限定。
以上述像素单元具体包括第一薄膜晶体管TFT1、第二薄膜晶体管TFT2以及第三薄膜晶体管TFT3为例，参考图1所示，上述阵列基板还包括：与各薄膜晶体管的源极和漏极同层设置的电源线21、数据线22；与各薄膜晶体管的栅极同层设置的第一扫描线23、第二扫描线24，电源线21、数据线22、第一扫描线23和第二扫描线24交叉限定出像素单元。
其中，第一薄膜晶体管TFT1的第一源极S1与数据线22相连、第一漏极D1通过第三过孔V3与第一电极11相连、第一栅极G1与第二扫描线24相连；第二薄膜晶体管TFT2的第二源极S2与数据线22相连(第二源极S2可以是数据线22上的一部分)、第二漏极D2分别通过第一过孔V1、第二过孔V2与第二电极12、第三电极19相连、第二栅极G2与第一扫描线23相连；第三薄膜晶体管TFT3的第三源极S3与电源线21相连(第三源极S3可以是电源线21上的一部分)、第三漏极D3、第一漏极D2分别通过第四过孔V4、第五过孔V5与像素电极18相连、第三栅极G3与同层设置的第二电极12相连，用于当存储电容充满电后开启第三薄膜晶体管TFT3。
如图5所示，为本发明实施例提供的上述阵列基板中像素单元的等效电路图。其中，Data表示数据线、ELVDD表示电源线；GateA、GateB分别表示第一扫描线、第二扫描线；Cs表示由第三电极、第一电极、第二电极、第一漏极这四层导电材料相互重叠的部分构成的存储电容；OLED表示发光元件；02表示外部补偿IC，其中，DAC表示数字模拟转换器(Digitalto Analog Converter)，是指将数字信号转换为模拟信号的器件；Sw Ref表示参照电流的开关；ADC表示模数转换器(Analog-to-Digital Converter)，是指将连续变化的模拟信号转换为离散的数字信号的器件；Sw Samp表示实际电流的开关；C1表示外部补偿电路中接地的电容，本发明实施例不对外部补偿IC的具体形式和结构进行限定，图5仅为示例。
在显示阶段：TFT1和TFT2开启，对Cs进行充电，充电完成后Cs将TFT3打开，发光元件的电源线上输入的电压ELVDD大于数据线上输入的电压Vdata，驱动OLED发光；在补偿阶段：TFT3给OLED的阳极供电时，TFT1通过外部IC对阳极进行数据补偿。即TFT1将Vth(阈值电压)传输给外部IC，外部IC会根据Vth与参考值的差值对OLED器件的驱动电压进行补偿，以补偿由于阈值电压漂移量不同而导致的各像素单元显示亮度差异，从而达到对OLED器件实时补偿的效果。
在上述基础上，本发明实施例进一步还提供了一种上述阵列基板的制备方法，该制备方法包括但不限于以下步骤：
步骤S1、在衬底基板10上方形成同层设置的第一电极11、第一有源图案A1；
步骤S2、形成同层设置的第二电极12、第一栅极G1；
步骤S3、形成与第一有源图案A1通过不同过孔分别相连的第一源极S1和第一漏极D1；
其中，第一有源图案A1、第一栅极G1、第一源极S1和第一漏极D1构成第一薄膜晶体管TFT1；第一电极11与第一源极S1相连；第一电极11、第二电极12、第一漏极D1中的任意两个在衬底基板10上的正投影存在重叠区域。
需要说明的是，在上述步骤S1中，第一电极11、第一有源图案A1只要设置在衬底基板10上方即可，第一电极11、第一有源图案A1与衬底基板10之间还可以设置有其他图案和/或其他膜层，本发明实施例对此不作限定。
由于第一电极11、第二电极12、第一漏极D1这三层导电材料是形成于阵列基板中的不同层上，且第一电极11、第二电极12、第一漏极D1中的任意两个在衬底基板10上的正投影存在重叠区域；并且，形成在第二电极12上下两侧的第一电极11与第一漏极D1通过过孔相连，从而使得这三层导电材料相互重叠的部分可以形成电容，共同构成了像素单元中的一个存储电容Cs。
为进一步提高存储电容Cs的电容量，在步骤S1之前，上述制备方法还包括：
步骤S1'、在衬底基板10上形成第三电极19；第三电极19、第一电极11、第二电极12、第一漏极D1中的任意两个在衬底基板10上的正投影存在重叠区域。
这样一来，由于第三电极19、第一电极11、第二电极12、第一漏极D1中的任意两个在衬底基板10上的正投影存在重叠区域，且交错开的第一电极11与第一漏极D1相连，交错开的第三电极19与第二电极12相连，从而使得第三电极19与第一漏极D1之间形成一部分电容、第一电极11与第二电极12之间形成另一部分电容、第二电极12与第一漏极D1之间形成再一部分电容，故像素单元中的存储电容进一步是由第三电极19、第一电极11、第二电极12、第一漏极D1这四层导电材料相互重叠的部分构成的电容，相比于仅由第一电极11、第二电极12、第一漏极D1这三层导电材料相互重叠的部分构成时具有更大的电容量。
进一步的，上述步骤S1还包括：形成第二有源图案A2。
步骤S2还包括：形成第二栅极G2。
步骤S3还包括：形成与第二有源图案A2通过不同过孔分别相连的第二源极S2和第二漏极D2。
其中，第二有源图案A2、第二栅极G2、第二源极S2和第二漏极D2构成第二薄膜晶体管TFT2；第二漏极D2与第二电极12、第三电极19相连。
由于第一薄膜晶体管TFT1和第二薄膜晶体管TFT2中的有源图案通常为氧化物半导体材料(如IGZO)，容易受到光照影响。
因此，上述步骤S1'还包括：通过一次构图工艺，在形成第三电极19的同时，形成遮光图案20，遮光图案20的材料为金属；
其中，待形成的第一有源图案A1和第二有源图案A2在衬底基板10上的正投影位于遮光图案20在衬底基板10上的正投影内。
在上述基础上，各个电极层之间的绝缘层和连接过孔的形成方式具体为：
形成隔离第三电极19、遮光图案20与第一有源图案A1、第二有源图案A2、第一电极11的缓冲层15；
形成隔离第一有源图案A1、第二有源图案A2、第一电极11与第一栅极G1、第二栅极G2、第二电极12的栅绝缘层13；
形成隔离第一栅极G1、第二栅极G2、第二电极12与第一源极S1、第一漏极D1、第二源极S2、第二漏极D2的层间绝缘层14。
其中，第二漏极D2通过贯穿层间绝缘层14的第一过孔V1与第二电极12相连，第二漏极D2并通过贯穿层间绝缘层14、栅绝缘层13和缓冲层15的第二过孔V2与第三电极19相连；第一漏极通过贯穿层间绝缘层14、栅绝缘层13的第三过孔V3与第一电极11相连。
进一步的，上述制备方法还包括以下步骤：
在形成第一有源图案A1、第二有源图案A2的同时形成第三有源图案A3；
在形成第一栅极G1、第二栅极G2的同时形成第三栅极G3；
在形成第一源极S1、第一漏极D1、第二源极S2、第二漏极D2的同时形成第三源极S3、第三漏极D3。
其中，第三有源图案A3、第三栅极G3、第三源极S3及第三漏极D3构成第三薄膜晶体管TFT3。第三薄膜晶体管TFT3的第三栅极G3与第二电极12相连，用于当存储电容Cs充满电后开启第三薄膜晶体管TFT3。
形成覆盖各源极和各漏极的平坦层17；在平坦层17上形成像素电极18，像素电极18分别通过平坦层17上的第四过孔V4、第五过孔V5与第三漏极D3、第一漏极D1相连。
进一步的，本发明实施例提供的上述制备方法还包括：依次形成在像素电极上的发光功能层和第四电极；其中，像素电极、发光功能层和第四电极构成发光元件。
在上述基础上，上述第一电极11具体是由对预设电极图案进行导体化处理后形成的氧化物导体构成；该预设电极图案的材料为氧化物半导体，且该预设电极图案至少与上述的第一有源图案A1采用同一次构图工艺形成。
上述的第二电极12至少与上述的第一栅极G1采用同一次构图工艺形成。
这里，典型的构图工艺是指应用一次掩膜板(Mask)，通过对膜层表面的光刻胶进行曝光(Photo)、显影、刻蚀(Etch)光刻胶露出的部分以形成特定图案并去除光刻胶的工艺。
以上述像素单元包括第一薄膜晶体管TFT1、第二薄膜晶体管TFT2及第三薄膜晶体管TFT3为例，当第三电极19与遮光图案20采用同一次构图工艺形成、用于形成第一电极11的预设电极图案与各有源图案采用同一次构图工艺形成、第二电极12与各栅极以及扫描线采用同一次构图工艺形成时，可以进一步在不增加阵列基板原有构图工艺数量(即采用的Mask次数)的前提下，解决具有多TFT结构的像素单元中存储电容严重不足的问题。
下面提供一个具体的制备过程，用于详细描述上述阵列基板的制备过程。
步骤a、如图6所示，采用一次构图工艺在衬底基板10上形成遮光图案20和作为第一层存储电容电极的第三电极19。
遮光图案20和第三电极19的材料可以为金属钼(Mo)，厚度示例的可以为
步骤b、如图7所示，沉积缓冲层15和氧化物半导体层；对氧化物半导体层采用一次构图工艺处理，形成第一有源图案A1、第二有源图案A2、第三有源图案A3以及预设电极图案11a。
其中，构图工艺中采用的刻蚀工艺优选为形成的图案精度更高的干法刻蚀(DryEtch)。
第一有源图案A1、第二有源图案A2、第三有源图案A3下方均对应有遮光图案20，预设电极图案11a下方对应有第三电极19。
步骤c、如图8所示，对预设电极图案11a进行导体化处理以形成作为第二层存储电容电极的第一电极11。
示例的，导体化处理可以是以离子掺杂(或离子注入)的方式对氧化物半导体进行处理以形成氧化物导体的过程。离子掺杂的方式包括但不限于通过干法刻蚀(Dry Etch)或等离子体增强化学气相沉积法(Plasma Enhanced Chemical Vapor Deposition，PECVD)设备中的NH3等离子体(Plasma)。
步骤d、如图9所示，沉积栅绝缘层13和Gate金属层；对Gate金属层采用一次构图工艺处理，形成第一栅极G1、第二栅极G2、第三栅极G3以及作为第三层存储电容电极的第二电极12。
其中，用于形成各栅极及第二电极12的Gate金属层可以为多层结构，例如为由钼铌合金(MoNb，厚度为)/铝铌合金(AlNd，)/钼铌合金(MoNb，厚度为)构成的三层结构。
构图工艺中采用的刻蚀工艺优选为对金属材料刻蚀效率更高的湿法刻蚀(WetEtch)。
步骤e、如图10所示，利用各栅极作为遮挡，对各栅极下方的有源图案未与栅极重叠的区域进行导体化处理，形成氧化物导体部分a1，以提高各有源图案后续与对应的源极、漏极相连时的欧姆接触，提高TFT的导通性能。各有源图案中与栅极在垂直于衬底基板10的方向上存在重叠的部分为未处理的氧化物半导体部分a2。
步骤f、如图11所示，沉积层间绝缘层14，并通过一次构图工艺处理，形成贯穿层间绝缘层14和栅绝缘层13的各TFT的源极过孔Vs和漏极过孔Vd、贯穿层间绝缘层14以露出第二电极12的第一过孔V1、贯穿层间绝缘层14、栅绝缘层13和缓冲层15以露出第三电极19的第二过孔V2、贯穿层间绝缘层14和栅绝缘层13以露出第一电极11的第三过孔V3。
步骤g、如图12所示，沉积SD金属层，并对SD金属层进行一次构图工艺处理，以形成第一源极S1、第一漏极D1、第二源极S2、第二漏极D2、第三源极S3、第三漏极D3。
其中，各源极、漏极分别通过源漏极过孔与对应的有源图案中的氧化物导体部分a1相连，从而形成第一薄膜晶体管TFT1、第二薄膜晶体管TFT2以及第三薄膜晶体管TFT3。第一薄膜晶体管TFT1的第一漏极D1通过第三过孔V3与下方的第一电极11相连，第一漏极D1即作为第四层存储电容电极；第二薄膜晶体管TFT2的第二漏极D2分别通过第一过孔V1、第二过孔V2与下方的第二电极12、第三电极19相连。
用于形成各源极、漏极的SD金属层可以为多层结构，例如为由钼铌合金(MoNb，厚度为)/铝铌合金(AlNd，)/钼铌合金(MoNb，厚度为)构成的三层结构。
构图工艺中采用的刻蚀工艺优选为对金属材料刻蚀效率更高的湿法刻蚀(WetEtch)。
步骤h、如图13所示，沉积平坦层17，并通过构图工艺处理在平坦层17上形成分别露出下方第三漏极D3、第一漏极D1的第四过孔V4、第五过孔V5。
这里，平坦层17的具体层数不作限定，不限于一层。例如，可以在完成上述步骤g后，依次沉积PVX层和PLN层，PVX层材料通常为非光刻胶的绝缘层材料，PLN层材料通常为光刻胶材料。通过掩膜板对其进行曝光(Photo)、显影处理后，形成贯穿PLN层的第四过孔V4、第五过孔V5的第一部分；再通过刻蚀工艺(Dry Etch)对露出的PVX层进行刻蚀，即可在与PLN层的过孔具有同一位置处形成贯穿PVX层的第四过孔V4、第五过孔V5的第二部分，从而构成贯穿整个平坦层17的第四过孔V4、第五过孔V5。这样一来可以利用光刻胶材料作为平坦层17的一部分，而省去了常规过孔的构图处理中最后所需的光刻胶灰化去除的工艺，简化制备工艺。
步骤i、在平坦层17上形成像素电极18，参考图1所示，像素电极18分别通过下方的第四过孔V4、第五过孔V5与第三漏极D3、第一漏极D3相连。
后续在像素电极18上形成发光功能层和第四电极，以构成发光元件，此处不再赘述。
采用上述制备方法形成的阵列基板具体为顶发光型的OLED基板，即发光元件发出的光相对于衬底基板10向上射出，故上述像素电极18具体可以采用ITO材料与反射材料(如银、Ag)层叠设计的结构，以提高发光元件的出光效率。
示例的，像素电极18的具体结构可以为ITO/Ag/ITO的层叠结构。
通过以上制备方法可以进一步在不增加阵列基板原有构图工艺数量(即采用的Mask次数)的前提下，解决具有多TFT结构的像素单元中存储电容严重不足的问题。
在上述基础上，本发明实施例还提供了一种显示装置，包括上述的阵列基板。
该显示装置具体为OLED显示装置，可以为OLED显示器、OLED电视、手机、平板电脑、智能手表、数码相框、导航仪等具有任何显示功能的产品或者部件。
需要说明的是，尽管在本发明所有实施例中，是以第一薄膜晶体管的第一源极与数据线相连、第一薄膜晶体管的第一漏极与第一电极相连、第二薄膜晶体管的第二源极与数据线相连、第二薄膜晶体管的第二漏极与第二电极、第三电极相连、第三薄膜晶体管的第三源极与电源线相连、第三薄膜晶体管的第三漏极、第一薄膜晶体管的第一漏极与像素电极相连为例进行了说明，然而本领域的技术人员应当明白，由于薄膜晶体管的源极和漏极在结构和组成上的可互换性，也可以设置为：将第一薄膜晶体管的第一漏极与数据线相连、第一薄膜晶体管的第一源极与第一电极相连、第二薄膜晶体管的第二漏极与数据线相连、第二薄膜晶体管的第二源极与第二电极、第三电极相连、第三薄膜晶体管的第三漏极与电源线相连、第三薄膜晶体管的第三源极与像素电极相连，这属于本发明的上述实施例的等同变换。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (15)
1.一种阵列基板，包括设置在衬底基板上的多个像素单元；所述像素单元包括：第一薄膜晶体管；所述第一薄膜晶体管包括：第一有源图案、第一源极、第一漏极和第一栅极，所述第一栅极位于所述第一有源图案远离所述衬底基板的一侧设置，所述第一源极和所述第一漏极位于所述第一栅极远离所述衬底基板的一侧设置，且分别通过不同的过孔与所述第一有源图案相连；其特征在于，所述像素单元还包括：
第一电极，与所述第一有源图案同层设置；
第二电极，与所述第一栅极同层设置；
其中，所述第一电极与所述第一漏极相连；所述第一电极、所述第二电极、所述第一漏极中的任意两个在所述衬底基板上的正投影存在重叠区域。
2.根据权利要求1所述的阵列基板，其特征在于，所述像素单元还包括：相对于所述第一电极靠近所述衬底基板的一侧设置的第三电极；
所述第三电极，且所述第三电极、所述第一电极、所述第二电极、所述第一漏极中的任意两个在所述衬底基板上的正投影存在重叠区域。
3.根据权利要求2所述的阵列基板，其特征在于，所述像素单元还包括：第二薄膜晶体管；其中，
所述第二薄膜晶体管包括：第二有源图案、第二源极、第二漏极和第二栅极，所述第二源极、所述第二漏极分别通过不同的过孔与所述第二有源图案相连；
所述第二有源图案与所述第一有源图案同层设置；所述第二源极、所述第二漏极、所述第一源极、所述第一漏极同层设置；所述第二栅极与所述第一栅极同层设置；
所述第二漏极与所述第二电极、所述第三电极相连。
4.根据权利要求3所述的阵列基板，其特征在于，所述像素单元还包括：遮光图案；所述遮光图案与所述第三电极同层设置，且所述第一有源图案和所述第二有源图案在所述衬底基板上的正投影位于所述遮光图案在所述衬底基板上的正投影内。
5.根据权利要求4所述的阵列基板，其特征在于，
所述第一有源图案的材料为氧化物半导体，所述第一电极的材料为氧化物导体；
和/或，所述第一栅极与所述第二电极的材料相同；
和/或，所述遮光图案与所述第三电极的材料相同，所述遮光图案的材料为金属。
6.根据权利要求4所述的阵列基板，其特征在于，
所述第三电极与所述遮光图案设置在所述衬底基板上；
所述第三电极、所述遮光图案通过缓冲层与所述第一有源图案、所述第二有源图案、所述第一电极相隔离；
所述第一有源图案、所述第二有源图案、所述第一电极通过栅绝缘层与所述第一栅极、所述第二栅极、所述第二电极相隔离；
所述第一栅极、所述第二栅极、所述第二电极通过层间绝缘层与所述第一源极、所述第一漏极、所述第二源极、所述第二漏极相隔离；
其中，所述第二漏极通过贯穿所述层间绝缘层的第一过孔与所述第二电极相连，并通过贯穿所述层间绝缘层、所述栅绝缘层和所述缓冲层的第二过孔与所述第三电极相连；
所述第一漏极通过贯穿所述层间绝缘层、所述栅绝缘层的第三过孔与第一电极相连。
7.根据权利要求5所述的阵列基板，其特征在于，所述像素单元还包括：第三薄膜晶体管和像素电极；其中，所述第三薄膜晶体管的第三栅极与所述第二电极相连，所述第三薄膜晶体管的第三漏极、所述第一薄膜晶体管的所述第一漏极与所述像素电极相连。
8.根据权利要求7所述的阵列基板，其特征在于，所述像素单元还包括：依次设置在所述像素电极上的发光功能层和第四电极。
9.一种阵列基板的制备方法，其特征在于，所述制备方法包括：
在衬底基板上方形成同层设置的第一电极、第一有源图案；
形成同层设置的第二电极、第一栅极；
形成与所述第一有源图案通过不同过孔分别相连的第一源极和第一漏极；
其中，所述第一有源图案、所述第一栅极、所述第一源极和所述第一漏极构成第一薄膜晶体管；
所述第一电极与所述第一源极相连；
所述第一电极、所述第二电极、所述第一漏极中的任意两个在所述衬底基板上的正投影存在重叠区域。
10.根据权利要求9所述的阵列基板的制备方法，其特征在于，所述在衬底基板上方形成同层设置的第一电极、第一有源图案之前，所述制备方法还包括：
在所述衬底基板上形成第三电极；
其中，所述第三电极、所述第一电极、所述第二电极、所述第一漏极中的任意两个在所述衬底基板上的正投影存在重叠区域。
11.根据权利要求10所述的阵列基板的制备方法，其特征在于，
所述在衬底基板上方形成同层设置的第一电极、第一有源图案还包括：形成第二有源图案；
所述形成同层设置的第二电极、第一栅极还包括：形成第二栅极；
所述形成与所述第一有源图案通过不同过孔分别相连的第一源极和第一漏极还包括：形成与所述第二有源图案通过不同过孔分别相连的第二源极和第二漏极；
其中，所述第二有源图案、所述第二栅极、所述第二源极和所述第二漏极构成第二薄膜晶体管；
所述第二漏极与所述第二电极、所述第三电极相连。
12.根据权利要求11所述的阵列基板的制备方法，其特征在于，所述在所述衬底基板上形成第三电极还包括：通过一次构图工艺，在形成第三电极的同时，形成遮光图案；所述遮光图案的材料为金属；
其中，待形成的第一有源图案和第二有源图案在所述衬底基板上的正投影位于所述遮光图案在所述衬底基板上的正投影内。
13.根据权利要求11所述的阵列基板的制备方法，其特征在于，所述第一电极由对预设电极图案进行导体化处理后形成的氧化物导体构成；
所述预设电极图案的材料为氧化物半导体，且所述预设电极图案至少与所述第一有源图案采用同一次构图工艺形成。
14.根据权利要求11所述的阵列基板的制备方法，其特征在于，所述第二电极至少与所述第一栅极采用同一次构图工艺形成。
15.一种显示装置，其特征在于，包括如权利要求1至8任一项所述的阵列基板。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810270135.8A CN108461529A (zh) | 2018-03-29 | 2018-03-29 | 一种阵列基板及其制备方法、显示装置 |
| PCT/CN2019/080383 WO2019185011A1 (zh) | 2018-03-29 | 2019-03-29 | 阵列基板及其制备方法、显示装置 |
| US16/711,972 US11189679B2 (en) | 2018-03-29 | 2019-12-12 | Array substrate and manufacturing method therefor, and display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810270135.8A CN108461529A (zh) | 2018-03-29 | 2018-03-29 | 一种阵列基板及其制备方法、显示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN108461529A true CN108461529A (zh) | 2018-08-28 |
Family
ID=63238219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810270135.8A Pending CN108461529A (zh) | 2018-03-29 | 2018-03-29 | 一种阵列基板及其制备方法、显示装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US11189679B2 (zh) |
| CN (1) | CN108461529A (zh) |
| WO (1) | WO2019185011A1 (zh) |
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| CN110114885A (zh) * | 2019-03-29 | 2019-08-09 | 京东方科技集团股份有限公司 | 显示基板及其制备方法、显示面板 |
| CN110112193A (zh) * | 2019-04-29 | 2019-08-09 | 上海天马微电子有限公司 | 有机发光显示面板和有机发光显示装置 |
| WO2019185011A1 (zh) * | 2018-03-29 | 2019-10-03 | 京东方科技集团股份有限公司 | 阵列基板及其制备方法、显示装置 |
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Also Published As
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|---|---|
| US11189679B2 (en) | 2021-11-30 |
| US20200119120A1 (en) | 2020-04-16 |
| WO2019185011A1 (zh) | 2019-10-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20180828 |