CN1082239A - 多端口存储系统 - Google Patents

Abstract

用各可触发顺序脉冲发生器寻址存储器阵列的 读列导线和写列导线，发生器在收到各触发脉冲时， 给阵列各列导线提供相应的读和写地址脉冲。待存 储的数据按写顺序脉冲发生器所确定的速率每次一 列并行写入存储单元，并按读顺序脉冲发生器确定的 速率每次一列地复原。最好选取读/写速率比对视 频数据时间压缩、时间扩展或使其恒定延迟；还可同 时读写数据而不产生总线争用的问题；寻址简化，只 要定时给脉冲发生器提供触发脉冲无需将二进制寻 址数据加到存储器。

Description

本发明涉及存储器，特别涉及适合电视用途的多端口存储器。

为对图象进行处理，迄今提出了各种各样存储器。如下面将谈到的那样，这些周知的存储器大体上是在其复杂程度方面视其具体用途的不同而异。

复杂程度低的存储器有简单的移位寄存器、电荷耦合器件和提供固定量延迟的玻璃延迟线。这类器件例如可用于行梳状滤波器滤波将亮度信号和色度信号分开的用途上。作为另一个例子，这些器件还可用于逐行扫描处理系统中，用以进行竖向内插或“行均化”，以产生额外的图象行供显示之用。此外，在逐行扫描的应用中，一行移位寄存器还可以以其双倍输入速率加以“读取”或加上“时钟脉冲”（clocked），从而使其具备图象行的时间压缩功能。然而，这类器件的编址能力有限。

在要有相当大延时的应用场合中，可以将许多串行移位寄存器和并行移位寄存器组合起来，如例如在1973年10月2日颁发给P.K.Weimer题为“数字和模拟数据处理器件”的美国专利，3763，480中所述的那样。在Weimer存储器的一个实施例中，串行输入信号用串行输入并行输出（SIPO）移位寄存器转换成并行形式。一旦处于并行的形式，数据就依次由多个并行寄存器加以延迟，最后一个并行寄存器的输出耦合到一个并行输入串行输出（PISO）移位寄存器，以便将数据转换成原来的串行形式。可是这种结构不适用于需要在不同的时钟频率下同时读取和书写的场合。

人们知道，有一些双端口图象存储器，其特点是能进行全地址编址，即可以写（存入）或读（复原）任何存储单元中的任何象素。这种传统的图象RAM（随机存取存储器），其操作或读和写是同时进行的。这类器件特别适用于计算机的图象图表处理和电视接收机中的“画中画”处理。双端口图象RAM的例子有Motorola公司出品的MCM68HC34型存储器，例如1988年出版（第二次印刷）的Motorola数据手册《存储器》第5章第3-10页上即介绍了这种存储器。但这种存储器有这样一个问题，读/写寻址需要许多地址线和复杂的解码器来访问随机存取存储器（RAM）中的各存储单元，而且各地址必须以二进制的形式提供，需要许多写地址位输入和许多读地址位输入。

按例如1989年4月11日颁发给Christopher等人题为“具有位串行地址输入端口的双端口图象存储系统”的美国专利4，821，226中所述的那样，将二进制地址数据串行传输到上述存储器可以将上述寻址问题减少到一定的程度。在Christopher等人的存储系统的一个实施例中，读和写地址数据以及控制信号都串行存入移位寄存器中。地址排序电路将读和写地址值转移到综合读/写地址寄存器（integral    read    and    write    address    registers）中，然后根据控制值启动相应的读和/或写操作。尽管这种系统中的寻址是略微简化了，但寻址实质上仍然按二进制码进行，而且需用较复杂的地址解码器和存储寄存器。

本发明的目的在于满足对能力在上述简单和复杂的存储器之间的多端口存储系统的需要。更具体地说，本发明的目的在于提供一种多端口图象存储器：（1）该存储器的读和写操作可以同时进行，（2）该存储器可在不同的时钟频率下写和读，（3）该存储器的特点是，寻址过程简化了，无需读/写地址的多位数字输入。

实施本发明的一个双端口存储系统有一个存储器阵列，该阵列有两个行导线和两个列导线供各存储单元用，各存储单元有第一端子、第二端子、第三输入端子和第四输入端，第一端子接数据输入行导线，第二端子接数据输出行导线，第三输入端接写地址列导线，第四输入端接读地址列导线。输入装置是为将待存储的数据加到所述数据输入行导线上而设的，输出装置则是为从所述数据输出行导线复原所存储的数据而设的。各存储单元由第一可触发顺序脉冲发生器加以寻址，该发生器有一个触发输入端和多个与所述写地址列导线相耦接的输出端，发生器本身则根据加到所述触发输入端的写触发脉冲顺次地将存储单元地址信号以预定的第一速率加到所述写列导线上。第二可触发顺序脉冲发生器是为读寻址而设的，该第二发生器有一个触发输入端和多个与所述读地址列导线相耦接的输出端，发生器本身则根据加到所述触发输入端的读触发脉冲顺次地将存储单元读地址信号以预定的第二速率加到所述读列地址导线上。读/写周期由按定时关系产生所述读和写触发脉冲的控制信号发生器来控制。

按照本发明的另一个特点，可以选取预定速率的相对值，从而可以对所复原的数据进行时间压缩、时间扩展或定时延迟。

附图中示出了本发明的上述和其它特点，其中类似的元件用类似的编号表示。

图1是本发明实施例的一个双端口图象存储系统。

图2是说明图1系统操作过程的时序图。

图3是适用于图1系统的存储单元的电路图。

图4是用以按定时关系给图1的系统提供预充电脉冲和读脉冲定时脉冲的设备的方框图。

图5是适合图1存储系统使用的预充电和锁存电路图。

图1的存储系统10对这样的一些应用场合特别有用，即不需要对“位映象”（bit    mapped）的象素进行寻址但可能需要同时读/写而无须对读/写时钟频率加以限制且简化寻址有利的应用场合。举例说，这里所公开的存储系统可用作简单的1H（一水平线）延迟线，用在象用梳状滤波器分离亮度和色度信号或垂直行内插之类的应用场合。如即将说明的那样，只要将存储器的读/写线结合在一起接到公用的时钟信号源即可达到这种应用方式。在其它用途中，例如进行图象时间压缩时，只需要提供频率高于写时钟脉冲的读时钟脉冲即可。这正是逐行扫描系统的情况，这种系统中的各存储器一般是以两倍写时钟频率读出以进行2∶1的时间压缩。另一种用途是用可调节的读和/或写时钟频率进行图象时基校正。

就本发明所公开的存储系统综合起来讲，在所有上述应用实例中，存储器寻址的简化措施是在存储器阵列12中采用特殊形式的动态存储单元14，同时采用独立的读/写顺序脉冲发生器。该动态存储单元具有能有效地将读和写列导线隔离开来因而使读/写操作可独立进行的存储节点（storage    node）。这些独立的读/写顺序脉冲发生器收到相应的读/写“启动“或“触发”脉冲时按预定的相应速率顺次产生单元地址。由于单元节点的隔离作用，因而读和写列导线之间不会有“总线争用”的问题。此外，读/写行导线系接到存储单元不同的端口上。上述措施综合起来就得出如上所述的存储系统，该系统中的读操作和写操作可以同时进行，按（压缩、非压缩或图象扩展）不同的时钟频率进行读/写，而且可以避免各个（“位映象”）存储单元寻址复杂化。

更详细地说，存入存储器阵列12的存储单元14中的数据是由视频源16提供的，视频源16经多路传输转换（MUX）开关18接锁存器20，锁存器20的输出端接多个行数据导线22。举例说，视频源16可以是模/数转换器或其它合适的数字视频数据源。为说明起见，假设数据在总线上由8位数据字节组成。多路传输转换开关有选择地将8位数据节经总线26加到锁存器电路20的多个锁存器的输入端。举例说，假设锁存器20有64个存储单元，因而可以存储8个字节各为8位的视频数据样品，并将得出的64位数据提供给写行导线22。转换器16、开关18和锁存器20的定时信号由控制信号发生器28提供，该发生器还提供存储系统其它元件的定时和控制信号。为说明清楚和简化附图起见，图中没有示出载送定时信号的各导线。一般说来，视频源16的取样时钟脉冲可以为视频彩色副载波频率的三或四倍，或水平扫描频率的数倍，足以满足视频源16所提供的特定视频信号的奈奎斯特准则。

在写操作过程中，控制信号发生器28产生“触发”脉冲或“写”脉冲WP，开始了存储系统10的写周期。写脉冲WP加到移位寄存器33第一级的“数据”输入端31上，移位寄存器则由写时钟脉冲发生器32加到时钟输入端35上的写时钟脉冲WC加以定时。寄存器33和时钟脉冲发生器32结合起来形成可触发的顺序脉冲发生器30（虚线框内），该发生器一经脉冲WP触发，就以时钟脉冲发生器32所确定的速率顺次寻址存储器阵列12的所有写列。

更详细地说，当写脉冲WP根据“移位”或写时钟脉冲WC通过移位寄存器33传送时，移位寄存器33顺次激励存储器阵列12的写列导线34，从而将锁存器20所提供的写数据存入存储器阵列12的存储单元14中。对写列导线的顺次寻址如图2中所示，且从图中可以看到，寻址一直持续到写脉冲已传到移位寄存器的所有各级为止，这样就顺次寻址了存储器阵列12的所有写列。

总之到此为止，当锁存器20充满64位待存储的数据时，写脉冲WP就加到移位寄存器33上。在第一写时钟脉冲WC时，脉冲WP输入（clocked    into）到移位寄存器的第一级，从而激励第一写列导线（图2中的第1列），进而使全部64位都存入阵列12的第一列中。收到下一个时钟脉冲WC时，原先在移位寄存器第一级中的脉冲向前到达第二级，于是激励下一写列导线（图2中的第2列）（驱动到高电平），下一个64位的写数据就存入阵列第2列的存储单元中。这样依次持续进行下去，直到阵列的所有存储单元存有所存储的数据为止。

这里有这样的好处，从以上所述可以看到，写操作只需用写脉冲或“触发”脉冲来启动对写列导线的顺次寻址，不需要任何特定的二进制地址数据。

虽然出于简单的原因，可触发顺序脉冲发生器最好如图中所示的那样由移位寄存器与时钟脉冲源的结合而成，但也可以采用其它形式的顺序脉冲发生器30。例如，可以采用“触发”或写时钟脉冲WC来启动这样的一个计数器，该计数器经解码的输出耦合到各列导线上，且最后的列导线经反馈通路耦接，从而在所有写列导线已全部被寻址时使计数器停止计数并复位。

存储器的读操作与存储器的写操作类似，只是需要另外给存储器的行读导线42进行预充电的附加操作。在读操作的过程中，脉冲发生器28给为来自读时钟脉冲发生器的42的读时钟脉冲RC所定时的读移位寄存器43的输入端提供读脉冲RP。寄存器43和时钟脉冲发生器42结合起来，形成第二可触发的顺序脉冲发生器40（在虚线方框中），该发生器一经脉冲RP触发就顺次以时钟脉冲发生器42所确定的速率寻址阵列12的所有读列44，从而复原存储器阵列12各列存储单元14中所存储的数据。

前面已就顺序写列寻址方面加以讨论的图2也示出了顺序读列寻址的过程。读操作时，时钟脉冲波形表示读时钟脉冲，其它波形表示读列波形。有第一时钟脉冲RC时，脉冲RP输入（clocked    into）到移位寄存器43的第一级，从而激励第一读列导线（图2中第一列），进而复原所有存储在阵列12的第一列中的64位，然后加到读行导线42上，读行导线42则耦接预充电和锁存电路46。预充电和锁存电路46对数据读行导线42进行预充电，并锁存所复原的数据。预充电和锁存电路46的输出加到多路分解开关48上，多路分解开关48于是就在输出总线50上以八个8位字节一组的形式顺次输出自各列读出的64位。

上述读操作与读写操作不同的地方在于，“预充电脉冲”在存储器实际的读行导线42激励之前。若存储单元14是静态式的则不一定非要如此不可。但在所示的实施例中，存储单元14（稍后将说明）是动态式的，而且在读之前采用对读行导线42的预充电。如图4的例子所示的那样，预充电脉冲可以这样产生：用使读移位寄存器的输出信号延迟一个读时钟脉冲周期的延迟电路使读移位寄存器级104的输出延迟。该电路所提供的即时信号可用作预充电信号PC，经延迟的信号可用以寻址读列导线，并作为预充电和锁存电路46（稍后将说明）的读启动信号RE。

至于图1存储系统的其它一般操作，通过存储器阵列12的最大延迟量可以这样获得：往读位移寄存器43的输入端加上读脉冲RP，然后紧接着往写移位寄存器33的输入端加上写脉冲WP。通过这个措施，阵列中最旧的数据在即将为新数据所代替之前可加以读出。改变读脉冲RP和写脉冲WP的相对定时，可以改变视频信号的延迟量。但要最大限度地利用存储器阵列的存储能力就要在读出之后即刻写入。

这里有这样的好处，即改变读和写的时钟脉冲频率可以对视频信号进行压缩或扩展。举例说，选取高于写时钟脉冲频率的读时钟脉冲频率就可以按时钟脉冲频率比值压缩视频信号。选取低于写时钟脉冲频率的读时钟脉冲频率就可以扩展视频信号。使读和写时钟脉冲频率彼此相等就可以使延迟量不变。这样，在延迟量恒定的情况下，可以用公用的时钟脉冲信号源作为图中所示的独立信号源。

图3是适用于存储器阵列12的读/写列（地址）输入端分开、读/写行（数据）输入端也分开的存储单元14的电路图。该存储单元有三个N沟道MOS（金属氧化物半导体）晶体管Q1、Q2和Q3。晶体管Q1在端子302处的漏极接存储单元的写数据行导线22，晶体管Q1的栅极（经端子304）接存储单元的写地址列导线34。Q1的源极接N沟道晶体管Q2的栅极，栅极的栅极电容305用作存储单元的存储节点。晶体管Q2的源极接地，其漏极与第三N沟道晶体管Q3串联地耦接到端子306，以便接到存储单元的读数据行导线42。晶体管Q3的栅极接端子308，以便与存储单元的读地址列导线44相连接。

工作时，N沟道晶体管Q2的栅极电容形成存储节点305。接端子304的写地址列上的正电压在接端子302的写数据输入行导线处于“高”状态（即为正）时启动晶体管Q1对存储节点305的充电，在接端子302的写数据输入行处于“低”状态（即接地或为负）时会使存储节点305放电。存储节点305的状态（即高或低）由源极接地的N沟道晶体管Q2检测，晶体管Q2的漏极借助N沟道晶体管Q3的导通通路接端子306，以便接存储单元的读数据行导线。晶体管Q3的栅极接端子308，以便接存储单元的读地址列导线。当正电压加到读地址列导线上时，晶体管Q3会导通。记得读行导线是原先已充电过的。因此，若节点305处的电压为正，晶体管Q2和Q3都会导通，于是存储单元的读行导线会放电。相反，若存储在节点305处的电压为零，则晶体管Q2截止，因而预充在行导线上的电荷在读操作过程中不会通过Q3-Q2的通路放电。

上述存储单元的结构使读/写操作可同时进行而没有读/写总线争用的问题。在这方面，由于存储节点305实际上与读出线分隔开，因而存储单元14可以同时读和写。举例说，假设写地址列处于高态。在此情况下，存储单元的存储节点305会处于充电状态或放电状态，这视乎写地址晶体管Q1导通时端子302处的写数据而定。存储节点305没有其它供充电/放电的通路。因此，无论写操作是否在进行中，都可以令晶体管Q3导通来读取存储单元的状态。

图5是适合作为图1的存储系统中的电路46的预充电和锁存电路的详细电路图。各读行导线都配备有一个这种电路。P沟道晶体管P1和P2以及n沟道晶体管N1和N2，它们的导通通路按电源端子502（其上加有正电源电压Vdd）与地端子504之间命名的顺序串联耦接。晶体管N1的漏极与晶体管P2的漏极两者的连线接输出端子512。晶体管P1和N2的栅极经端子508接存储单元读行导线，且经预充电P沟道晶体管P3的导通通路接电源端子502。晶体管P3和N1的栅极接输入端子506，以接收预充电脉冲PE。晶体管P2的栅极接输入端子510，以便接收读启动脉冲PE。

工作时，正电源电压Vdd加到电源端子502上。预充电读行导线，于是读周期就如上面所述的那样开始了。预充电是通过往端子506上加地电平预充电脉冲进行的。这就使预充电晶体管Q3导通，从而将连接端子508的读行导线42充电到电压Vdd。与此同时，晶体管N1截止，晶体管P1也截止，因而晶结管P1至N2的导通通路中没有电流流通。当预充电脉冲回到高（Vdd）电平时，相关的存储单元的晶体管Q3导通。发生这种情况时，若存储节点305处于充电状态，晶体管Q2和Q3会使行导线放电，不然行导线仍然保持充电状态。与此同时，由于存储单元处于允许（enabled）状态（Q3导通），因而端子510处的读启动线会变成低电位，从而使晶体管P2导通。在此情况下，当行导线上的电压低时输出端子会接收来自晶体管P1和P2的充电电流，相反，当行导线上的电压高时，输出端子会通过晶体管N1和N2接收放电电流。输出端520处的输出电荷储存在下一个MOS晶体管（图中未示出）的栅极电容中。读启动信号终了时（即假设读脉冲终了时处于低电平），晶体管P2会截止，从而将输出节点（端子512）的电压锁定在行导线在读周期之前的状态所确定的值。

综上所述，预充电信号PE在读周期之前通常处于高电平，在即将进入读周期之前变低，从而对行导线预充电。预充电之后，相关的存储单元的晶体管Q3就马上导通，从而使储储单元对读行导线放电或不放电，视乎存储在存储单元节点305处的电荷而定。与此同时，读启动信号变低，从而使晶体管P2导通，这时输出节点（端子512）不是为晶体管P1和P2所充电就是为晶体管N1和N2所放电。读启动信号终止时，晶体管P2的截止锁定了输出节点512的放电状态。为确保电荷储存在端子410处，可将端子510接到象CMOS倒相器之类的的MOS型缓冲级上。串联连接的一对CMOS倒相器可确保输出数据不倒相，因而是值得推荐的。

到此为止，已介绍了一种双端口视频存储器，这种存储器可以同时进行读/写操作，可按不同的时钟脉冲频率读和写，且具有寻址简化无需多位专用的读或写二进制地址和有关的解码器的特点。在不脱离本发明在所附权利要求书中所述的范围的前提下是可以对这里所述的本发明的具体实施例进行各种更改和修正的。如前面所述的那样，例如可触发的顺序脉冲发生器30和/或40可以采用移位寄存器和时钟以外的装置，例如前面详细加介绍的可复位的计数器/解码器装置。此外，存储器阵列的各存储单元只要能独立进行读/写寻址而不致丢失数据也可以采用静态式（而不采用动态式）。至于视频信号的处理，所举的动态存储单元的例子存储时间充分，无需任何“刷新”（即重写数据），只需要三个晶体管。在要求处理频率较低的信号（无需刷新）的应用场合，只要能满足所示实施例中所述的能同时读/写数据的要求，则采用静态存储单元有好处。在给定的应用中，可以将存储器的输出按常规反馈到其输入端，从而“刷新”存储单元的电压，进而将时钟脉冲频率的下限扩大到任意期望值。

Claims (4)

1、一种多端口存储系统，包括：

一个存储器阵列(12)，每行存储单元有两个行导线(22，42)，每列存储单元有两个列导线(34，44)，各存储单元有第一端子、第二端子、第三输入端和第四输入端，所述第一端子接数据输入行导线(22)，所述第二端子接数据输出行导线(42)，所述第三输入端接写地址列导线(34)，所述第四输入端接读地址列导线(44)；

输入装置(16，18，20)，用以将待存储的数据加到所述数据输入行导线上；和

输出装置(46，48)，用以从所述数据输出行导线复原所存储的数据；其特征在于：

第一可触发顺序脉冲发生器(30)，该发生器有一个触发输入端和多个耦接所述写地址列导线(34)的输出端，所述发生器根据加到所述触发输入端的写触发脉冲(WP)顺次将存储单元地址信号以第一预定速率加到所述写列导线上；

第二可触发顺序脉冲发生器(40)，该发生器有一个输入端子和多个耦接所述读地址列导线(44)的输出端子，所述发生器根据加到所述触发输入端的读触发脉冲(RP)顺次将存储单元读地址信号以第二预定速率加到所述读列地址导线上；和

控制信号发生器(28)，用以按定时关系产生所述读和写触发脉冲。

2、如权利要求1所述的多端口存储系统，其特征在于，压缩数据时，所述第二预定速率大于所述第一预定速率。

3、如权利要求1所述的多端口存储系统，其特征在于，使数据恒定延迟时，所述预定速率彼此相等。

4、如权利要求1所述的多端口存储系统，其特征在于，扩展数据时，所述第二预定速率小于所述第一预定速率。

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