CN1556980A - 使用单端口存储器的数字行延时 - Google Patents

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Abstract

提供了用于延时在发送设备与接收设备之间的视频行数据的设备(100)。该设备包括单端口随机存取存储器(“RAM”)(110)和处理装置，该处理装置包括被耦合到RAM(110)的第一存储装置(700)和被耦合到RAM(110)的第二存储装置(650)。

Description

使用单端口存储器的数字行延时
优先权
本专利申请要求2001年9月19日提交的、题目为“使用单端口存储器的视频延时行”的、美国临时专利申请No.60/323,238的利益，该专利申请在此引用，以供参考。
发明领域
本发明涉及数字信号处理领域。
发明背景
传统的视频信号包含一系列帧。每个帧包含一系列行，以及每行包含多个象素。需要视频行延时(或“视频延时行”)来执行垂直格式变换和图象信号改进。其他数字信号处理应用(诸如音频滤波)和其他计算机有关的应用也需要把数字数据延时确定的数目的时钟周期。典型的行延时是通过使用先进先出队列(“FIFO”)构建的，行数据被馈送到FIFO的输入端，以及以取决于所需要的延时量和FIFO大小的速率经时钟控制传送到FIFO输出端。
典型地，当数据量足够大，使得随机存取存储器(“RAM”)实施方案比起替换方案(触发器或锁存器)更实际时，RAM被使用于FIFO。对于在互相无关的时间写数据到RAM和从RAM读出数据的系统，典型地使用双端口RAM。双端口RAM具有独立的读和写端口。特别是，双端口允许数据被写入到一个RAM地址以及同时从另一个地址读数据，这易于实行延时设计。然而，双端口RAM的缺点是它们的硅面积。双端口RAM可以比起可比较的单端口RAM大100％。另外，双端口RAM是非常昂贵的。
本发明针对克服这个问题。
发明概要
用于延时在发送设备与接收设备之间的视频行数据的设备包括单端口随机存取存储器(“RAM”)和处理装置。处理装置被配置成从RAM的存储单元读出该数据的第一多个部分之一和该数据的第二多个部分之一(相应于先前的视频行)、把该数据的第一多个部分之一输出到接收设备、把该数据的第二多个部分之一存储到第一存储装置、把该数据的第三多个部分之一(相应于现在的视频行)存储到第二存储装置、把来自第二存储装置的该数据的第三多个部分之一和来自发送设备的该数据的第四多个部分之一(也相应于现在的视频行)写入到该存储单元、以及把来自第一存储装置的该数据的第二多个部分之一输出到该接收设备。
附图简述
图上：
图1是按照本发明的示例性数字行延时的方框图；
图2是图1的示例性数字行延时的有限状态机(”FSM”)的示例性运行的状态图；
图3是图1的数字行延时的示例性运行的流程图；以及
图4是图1的数字行延时的示例性运行的时序图。
优选实施例详细描述
通过作为例子给出的以下的说明，将更加明白本发明的特征和优点。
图1是按照本发明的示例性数字行延时100的方框图。行延时100包括M个字、每字2N比特的单端口RAM110。当用在这里时，术语“字节”相应于N比特的数据，以及术语“字”相应于2N比特的数据。在传统的视频应用中，一行视频数据典型地由1,920个象素组成。因此，对于视频应用，M可以是960和N可以是8，因此RAM110可以是960×16。应当看到，这样的配置假定：RAM110可保持每个象素8比特的视频数据的一行的有用成分(即，960字乘以每字2象素＝1,920象素＝1行)。然而，应当指出，在替换实施例中，M和N可以是任何其他适当的数值，这样，RAM110被配置成适合于特定应用的存储容量。RAM110包括时钟输入端120、1个字或2N比特宽(N是以上讨论的)数据输入端130、Y比特宽地址输入端140(其中M是以上讨论的，以及Y≥log2M，这样接收的地址输入字的范围可以足够覆盖RAM110的M个地址)、读/写(“R/W”)控制输入端150、和1个字或2N比特宽的数据输出端160。而且，在这里描述的示例性实施例中，RAM110是静态RAM(“SRAM”)。然而，应当看到，在替换实施例中，RAM110可以是动态RAM(“DRAM”)或任何其他适用的类型的单端口RAM。
行延时100还包括处理装置180。处理装置180包括有限状态机(“FSM”)200。FSM被配置成调节或控制行延时100的运行，正如下面更详细地讨论的。FSM200包括控制输出端210、时钟输入端220、复位输入端230、和使能输出端240。
处理装置180还包括地址计数装置300。计数装置300被配置成提供指定RAM100的地址的RAM地址号，在该地址行数据被交替地读和写，正如下面进一步讨论的。计数装置300包括二进制计数器380，它具有使能输入端390、复位输入端400、时钟输入端410、和Y比特宽(Y是以上讨论的)输出端420。计数装置300还包括反相器500，它具有输入端510和输出端520。计数装置300还包括二进制计数器550，它具有使能输入端560、复位输入端570、时钟输入端580、和Y比特宽输出端590。另外，计数装置300包括数据开关或复接器600，它具有Y比特宽数据输入端610、Y比特宽数据输入端620、Y比特宽数据输出端630、和控制输入端640。复接器600被配置成当在它的控制输入端640处接收逻辑1时，把在它的输入端610处接收的数据传送到它的输出端630，否则，把在它的输入端620处接收的数据传送到它的输出端630。
处理装置180还包括N个(N是以上讨论的)D触发器650的组或库，它们具有一组N个各个D输入端660、一组N个各个使能输入端670、一组N个各个时钟输入端680、和一组N个各个Q输出端690。处理装置180还包括N个D触发器700的组或库，它们具有一组N个各个D输入端710、一组N个各个使能输入端720、一组N个各个时钟输入端730、和一组N个各个Q输出端740。使能输入端670和使能输入端720都被耦合到逻辑1。
处理装置180还包括数据开关或复接器750，它具有N比特宽数据输入端760、N比特宽数据输入端770、N比特宽数据输出端780、和控制输入端790。复接器750被配置成当在它的控制输入端790处接收逻辑1时，把在它的输入端760处接收的数据传送到它的输出端780，否则，把在它的输入端770处接收的数据传送到它的输出端780。另外，处理装置180包括N个D触发器800的组或库，它们具有一组N个各个D输入端810、一组N个各个使能输入端820、一组N个各个时钟输入端830、和一组N个各个Q输出端840。
处理装置180还包括导线900，它把控制输入端210耦合到RAM110的R/W控制输入端150、计数器380的使能输入端390、反相器500的输入端510、复接器600的控制输入端640、和复接器750的控制输入端790。处理装置180还包括导线920，它把反相器500的输出端520耦合到计数器550的使能输入端560。处理装置180还包括导线930，它把计数器380的复位输入端400耦合到计数器550的复位输入端570和FSM200的复位输入端230。处理装置180还包括垂直复位输入端940。导线930也把复位输入端400、复位输入端570、和复位输入端230耦合到垂直复位输入端940。
处理装置180还包括Y导线960的组或库(Y是以上讨论的)，它们把计数器380的每个各个Q输出端420耦合到复接器600的输入端610的各个比特。处理装置180还包括Y导线970的组或库，它们把计数器550的每个各个Q输出端590耦合到复接器600的输入端620的各个比特。处理装置180还包括导线980的组或库，它们把复接器600的每个各个输出端630耦合到RAM110的地址输入端140的各个比特。
处理装置180还包括N比特宽(N是以上讨论的)数据入端口990和N导线1000的组或库，它们把数据入端口990的比特耦合到RAM110的数据输入端130的各个(N-1)∶0比特。导线1000也把数据入端口990的比特耦合到D触发器650的各个D输入端660。处理装置180还包括N导线1010的组或库，它们把D触发器650的Q输出端690耦合到RAM110的数据输入端130的各个(2N-1)∶N比特。
处理装置180还包括N导线1020的组或库(N是以上讨论的)，它们把来自RAM110的数据输出端160的各个输出(2N-1)∶N耦合到复接器750的输入端760。处理装置180还包括N导线1030的组或库，它们把来自RAM110的数据输出端160的各个输出(N-1)∶0耦合到D触发器700的D输入端710。处理装置180还包括N导线1040的组或库，它们把D触发器700的Q输出端740耦合到复接器750的各个输入端770。而且，处理装置180包括N导线1050的组或库，它们把复接器750的N比特宽输出端780耦合到D触发器800的各个D输入端810。处理装置180还包括导线1060，它把FSM200的使能输出端240耦合到D触发器800的所有的使能输入端820。另外，处理装置180还包括N比特宽行存储器输出端1070和N导线1080的组或库，它们把D触发器800的Q输出端840耦行存储器输出端1070。
图2是图1的示例性数字行延时100的FSM的示例性运行1200的状态图。在该示例性实施例中，FSM200只有两个状态：读状态1210和写状态1220。在运行时，示例性FSM200在它的控制输出端210处提供CONTROL(控制)信号，以及在它的使能输出端240处提供ENABLE(使能)信号。在读状态1210，FSM使得CONTROL信号成为逻辑1，以及使得ENABLE信号变成或保持逻辑1。在写状态1220，FSM使得CONTROL信号变成逻辑0，以及使得ENABLE信号变成或保持逻辑1。而且，FSM在检测到通过垂直复位输入端940和导线930从外部设备(未示出)接收的惯用的视频垂直复位信号(“V_RST_DR”)的逻辑1状态或脉冲后从写状态1200重新启动或复位。虽然示例性实施例的一个好处是FSM200只有两个状态，但应当看到，在替换实施例中，FSM200可以执行附加运行，因此，可以具有比起图2所示的更多的状态，和/或具有比起图1所示的更多的输入端或输出端。
图3是图1的数字行延时100的示例性运行1250的流程图。在运行时，外部系统时钟(未示出)以熟知的方式提供惯用的同步时钟信号(“CLOCK”)到行延时100的各个部件(经过时钟输入端120、时钟输入端220、时钟输入端410、时钟输入端580、时钟输入端680、时钟输入端730、时钟输入端830等，-见图1)。应当看到，当CLOCK信号同步地驱动行延时100的各个部件时，行延时100在CLOCK信号的每个周期或脉冲内或多或少同时地执行运行的一个迭代，因此，流程图1250仅仅是从CLOCK周期到CLOCK周期的运行的概念性特性的例子，并不意味着把本发明限制于在CLOCK周期的过程或范围期间特定的运行的序列或次序。
在步骤1260，行延时100以熟知的方式执行适当的电源接通初始化运行。在步骤1260运行后，行延时100进到步骤1270。在步骤1270，行延时100确定外部设备(未示出)是否调用了处理复位。在示例性实施例中，行延时100根据经过垂直复位输入端490从外部设备(未示出)接收的惯用的视频垂直复位信号，V_RST_DR，作出这个判决。如果复位被调用，则行延时100进到步骤1280；否则行延时100进到步骤1290。
在步骤1280，行延时100执行适当的处理复位运行。步骤1280的运行包括FSM200复位到它的写状态1220(见以上讨论的图2)。步骤1280的运行还包括行延时100以熟知的方式使得计数器380复位(即，所有的Q输出端420变成0)和使得计数器550复位(即，所有的Q输出端590变成0)。在步骤1280的运行后，行延时100循环回到步骤1270。
在步骤1290，行延时100从外部系统时钟(未示出)接收CLOCK信号的脉冲或过渡。在步骤1290的运行后，行延时100进到步骤1300。在步骤1300，行延时100确定CLOCK信号的现在的脉冲是奇数号脉冲(即，自从上一次处理复位以来接收的第一、第三、或第五，…等等脉冲)还是偶数号脉冲(即，自从上一次处理复位以来接收的第二、第四、或第六，…等等脉冲)。在示例性实施例中，这个判决由只有两个状态的FSM200实行(见图2)。FSM200在它接收到复位后的第一个时钟脉冲后假设读状态1210，在它接收到复位后的第二个时钟脉冲后假设写状态1220，等等，因为它分别对于奇数时钟脉冲和偶数时钟脉冲在读状态1210与写状态1220之间进行交替。当行延时100确定CLOCK信号提供奇数号脉冲时，行延时100进到步骤1320-1354；否则行延时100进到步骤1370-1384。
在步骤1320，行延时100从RAM110的地址号RD_ADDR读出数据的字(即，两个字节)。在该示例性实施例中，这是通过RAM110在它的地址输入端140处接收RD_ADDR号、通过RAM110在它的R/W控制输入端150处接收CONTROL信号、通过复接器750在输入端760处接收字的比特(2N-1)∶N、和通过D触发器700在D输入端710处接收字的比特(N-1)∶0，而实行的。在步骤1320的运行后，行延时100进到步骤1330。
在步骤1330，行延时100把在步骤1320读出的字的比特(2N-1)∶N(即，“高”字节)通过复按器750传送到D触发器800。应当看到，因为FSM200处在读状态1210，所以复接器750传送高字节(见以上讨论的步骤1300)，因此，在控制输入端790处的CONTROL信号对于这些运行是逻辑1。D触发器800缓存高字节，之后把它经过Q输出端840传送到行存储器输出端1070。然而，应当指出，通过D触发器800的这个缓存仅仅是示例性的，对于本发明并不重要。在其中D触发器800被省略的替换实施例中，行延时100把高字节直接传送到行存储器输出端1070。在步骤1330的运行后，行延时100进到步骤1340。
在步骤1340，行延时100把在步骤1320读出的字的比特(N-1)∶0(即，“低”字节)存储在D触发器700。于是，应当看到，D触发器700提供“读缓存器”，它存储或保持低字节，而高的字节进到复接器750。在步骤1340的运行后，行延时100进到步骤1350。
在步骤1350，行延时100也存储由外部设备(未示出)提供的进入的行数据的现在的字节。行延时100在数据入端口990接收数据的这个字节，以及把它存储在D触发器650。应当看到，虽然这个字节被包括在出现在RAM110的数据输入端130处的字中，但RAM110在步骤1350运行期间丢弃在数据输入端130处的字，因为RAM110在它的R/W控制输入端处接收到CONTROL信号是逻辑1(FSM200处在读状态1210)，这命令进行读运行。在步骤1350的运行后，行延时100进到步骤1354。
在步骤1354，行延时100使读地址(“RD_ADDR”)递增。RD_ADDR是由计数器380的Q输出端420表示的二进制数。在该示例性实施例中，这是通过FSM200在它的控制输出端210提供的CONTROL信号的状态实行的。当FSM200处在读状态1210时，CONTROL信号是逻辑1。当计数器380在使能输入端390处接收逻辑1的CONTROL信号时，计数器380被使能。计数器380也接收现在的CLOCK脉冲，随之使Q输出420递增。另外，响应于CONTROL信号的逻辑1状态，复接器600把RD_ADDR号传送到它的输出端630。在步骤1354的运行后，行延时100循环回到步骤1270。
在步骤1370，行延时100把由先前存储的数据的字节(见以上讨论的步骤1350)和来自外部设备的进入的行数据的新的现在的字节组成的字，分别作为比特(2N-1)∶N和(N-1)∶0写入到RAM110的地址号WR_ADDR。行延时100从D触发器650的Q输出端690检索先前存储的数据的字节。RAM110把字写入到地址号WR_ADDR，因为在这些运行期间FSM200处在写状态1220(见在以上讨论的步骤1300)，这使得RAM110在它的RW控制输入端150处接收到CONTROL信号是逻辑0，它命令进行写运行，以及因为复接器600把WR_ADDR号提供到地址输入端140。在步骤1370的运行后，行延时100进到步骤1380。
在步骤1380，行延时100把在步骤1320从D触发器700的Q输出端740读出的字的比特(N-1)∶0(即，“低”字节)通过复接器750传送到D触发器800。应当看到，因为FSM处在写状态1220，所以复接器750传送来自Q输出端740的低字节(见以上讨论的步骤1300)，因此，在控制输入端790处的CONTROL信号对于这些运行是逻辑0。像步骤1330那样，D触发器800缓存低字节，之后把它经过Q输出端840传送到行存储器输出端1070。再一次地，通过D触发器800的这个缓存仅仅是示例的，对于本发明并不重要。在其中D触发器800被省略的替换实施例中，行延时100把低字节直接传送到行存储器输出端1070。在步骤1380的运行后，行延时100进到步骤1384。
在步骤1384，行延时100使写地址(“WR_ADDR”)递增。WR_ADDR是由计数器550的Q输出端590表示的二进制数。在示例性实施例中，这是通过FSM200在它的控制输出端210提供的CONTROL信号的状态实行的。当FSM200处在写状态1220时，CONTROL信号是逻辑0。当逻辑0的CONTROL信号被反相器500反相和最终得到的逻辑1在计数器550的使能输入端560处被接收时，计数器550被使能。计数器550也接收现在的CLOCK脉冲，并随之使Q输出590递增。另外，响应于CONTROL信号的逻辑0状态，复接器600把WR_ADDR号传送到它的输出端630。在步骤1384的运行后，行延时100循环回到步骤1270。
图4是图1的数字行延时100的示例性运行1450的时间图。RD_ADDR从0开始，在奇数号CLOCK周期递增，范围从0到M(M是在以上讨论的)，复位到0，以及继续重复这个序列。WR_ADDR从0开始，在偶数号CLOCK周期递增，范围从0到M，复位到0，以及继续重复这个序列。RAM_ADDR从0开始，在奇数号CLOCK周期递增，范围从0到M，复位到0，以及继续重复这个序列。应当看到，行延时100在CONTROL信号处在逻辑1的每个CLOCK周期(FSM200处在读状态1210)，执行“读循环”(以上讨论的步骤1320-1354)，以及行延时100在CONTROL信号处在逻辑0的每个CLOCK周期(FSM200处在写状态1220)，执行“写循环”(以上讨论的步骤1370-1384)。因此，示例性行延时100在读和写运行之间时间复用单端口RAM110。另外，示例性FSM200仅仅用两个状态调节行延时100的运行。应当看到，在接通电源后由行延时100从RAM110首先全部读出或输出数据(即，在接通电源后第一组CLOCK周期，在此期间或者RD_ADDR或者WR_ADDR不是0)，提供在接通电源时在RAM110中任意出现的无论什麽数据。此后，因为示例性行延时100从RAM110的M地址的每个地址从最后的或先前的行读出存储的数据，此后把来自新的或现在的行的数据写入到该地址，所以，示例性行延时100提供一行延时。

Claims (15)

1.一种用于延时在发送设备与接收设备之间的视频行数据的设备(100)，该视频行数据包括相应于先前的视频行的数据和相应于现在的视频行的数据，相应于先前的视频行的数据包括第一数据部分和第二数据部分，以及相应于现在的视频行的数据包括第三数据部分和第四数据部分，该设备(100)包括：
单端口随机存取存储器(“RAM”)(110)，它包括多个存储单元；以及
处理装置(180)，它包括被耦合到RAM(110)的第一存储装置(700)和被耦合到RAM(110)的第二存储装置(650)，该处理装置(180)被配置成
从RAM(110)的一个存储单元读出第一数据部分和第二数据部分，
把来自RAM(110)的第一数据部分输出到接收设备，
把第二数据部分存储到第一存储装置(700)，
把来自发送设备的第三数据部分存储到第二存储装置(650)，
把来自第二存储装置(650)的第三数据部分和来自发送设备的第四个数据部分写入到RAM(110)的一个存储单元，以及
把来自第一存储装置(700)的第二数据部分输出到接收设备。
2.权利要求1的设备(100)，其中：
该处理装置(180)还被配置成同时
从RAM(110)的一个存储单元读出第一数据部分和第二数据部分，
把第一数据部分输出到接收设备，
把第二数据部分存储到第一存储装置(700)，以及
把第三数据部分存储到第二存储装置(650)，
以及该处理装置(180)还被配置成同时
把来自第二存储装置(650)的第三数据部分和来自发送设备的第四个数据部分写入到RAM(110)的一个存储单元，以及
把来自第一存储装置(700)的第二数据部分输出到接收设备。
3.权利要求2的设备(100)，其中：
该处理装置(180)还被配置成
从RAM(110)的一个存储单元读出第一数据部分和第二数据部分，
把第一数据部分输出到接收设备，
把第二数据部分存储到第一存储装置(700)，以及
把第三数据部分存储到第二存储装置(650)，
以及该处理装置(180)还被配置成交替地
把来自第二存储装置(650)的第三数据部分和来自发送设备的第四个数据部分写入到RAM(110)的一个存储单元，以及
把来自第一存储装置(700)的第二数据部分输出到接收设备。
4.权利要求3的设备(100)，其中：
处理装置(180)还被配置成以相应于时钟信号的速率
从RAM(110)的一个存储单元读出第一数据部分和第二数据部分，
把第一数据部分输出到接收设备，
把第二数据部分存储到第一存储装置(700)，以及
把第三数据部分存储到第二存储装置(650)，
以及处理装置(180)还被配置成，以大约相同的速率，
把来自第二存储装置(650)的第三数据部分和来自发送设备的第四个数据部分写入到RAM(110)的一个存储单元，以及
把来自第一存储装置(700)的第二数据部分输出到接收设备。
5.权利要求4的设备(100)，该其中处理装置(180)还包括用于顺序地递增第一地址的装置(200，380)、用于顺序地递增第二地址的装置(200，550)、以及用于交替地提供第一地址和第二地址到RAM(110)的装置(200、600)。
6.权利要求5的设备(100)，其中该处理装置(180)还包括有限状态机(200)，它被配置成对地址提供装置(200，600)进行控制。
7.权利要求1的设备(100)，其中：
第一存储装置(700)包括第一数目的D触发器(700)，
第二存储装置(650)包括第二数目的D触发器(650)，以及
D触发器(700)的第一数目等于D触发器(650)的第二数目。
8.权利要求1的设备(100)，其中RAM(110)包括动态RAM。
9.一种用于延时在发送设备与接收设备之间的视频行数据的方法(1250)，视频行数据包括相应于先前的视频行的数据和相应于现在的视频行的数据，相应于先前的视频行的数据包括第一数据部分和第二数据部分，以及相应于现在的视频行的数据包括第三数据部分和第四数据部分，该方法(1250)包括以下步骤：
从单端口随机存取存储器(“RAM”)(110)的一个存储单元读出(1320)第一数据部分和第二数据部分；
把第一数据部分输出(1330)到接收设备；
把第二数据部分存储(1340)到第一存储装置(700)；
把第三数据部分存储(1350)到第二存储装置(650)；
把来自第二存储装置(650)的第三数据部分和来自发送设备的第四个数据部分写入(1370)到RAM(110)的存储单元；以及
把来自第一存储装置(700)的第二数据部分输出(1380)到接收设备。
10.权利要求9的方法(1250)，其中：
读出(1320)第一数据部分和第二数据部分、输出(1330)第一数据部分、存储(1340)第二数据部分、和存储(1350)第三数据部分的步骤是同时执行的，以及
写入(1370)第三数据部分和第四数据部分以及输出(1380)第二数据部分的步骤是同时执行的。
11.权利要求10的方法(1250)，其中：
读出(1320)第一数据部分和第二数据部分、输出(1330)第一数据部分、存储(1340)第二数据部分、和存储(1350)第三数据部分的步骤是与写入(1370)第三数据部分和第四数据部分以及输出(1380)第二数据部分的步骤交替地执行的。
12.权利要求11的方法(1250)，其中：
读出(1320)第一数据部分和第二数据部分、输出(1330)第一数据部分、存储(1340)第二数据部分、和存储(1350)第三数据部分的步骤是以相应于时钟信号的速率执行的，以及写入(1370)第三数据部分和第四数据部分以及输出(1380)第二数据部分的步骤是以大约相同的速率执行的。
13.权利要求12的方法(1250)，还包括以下步骤：
顺序地递增(1354)第一地址；
顺序地递增(1384)第二地址；以及
把第一地址和第二地址交替地提供(1290，1300)到RAM(110)。
14.权利要求9的方法(1250)，其中：
存储(1350)第三数据部分的步骤包括把第三数据部分存储在多个D触发器(650)，以及
存储(1340)第二数据部分的步骤包括把第二数据部分存储在相等的数目的D触发器(700)。
15.权利要求9的方法(1250)，其中读出(1320)第一数据部分和第二数据部分的步骤包括从动态RAM中读出第一数据部分和第二数据部分。
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