KR100287562B1 - 피디피(pdp)데이터인터페이스장치 - Google Patents

피디피(pdp)데이터인터페이스장치 Download PDF

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Abstract

본 발명은 각 픽셀을 이루는 각 단위 셀로의 데이터 인터페이스 시에 소요되는 어드레싱 시간을 절감할 수 있도록 한 PDP 데이터 인터페이스 장치에 관한 것으로, 이를 위하여 본 발명은, PDP 패널의 한 방향에서 데이터를 어드레싱할 수 있도록 하는 전극 구조를 채용하고, 한 방향에서 시리얼로 각 데이터 전극들에 순차 인가되는 색 신호 데이터들을 기설정된 소정 갯수의 그룹으로 그룹핑하며, 이와 같이 n개의 색 신호 데이터가 그룹핑된 색 신호 데이터 그룹을 대응하는 n개의 데이터 전극(즉, n개의 단위셀 내 데이터 전극들)에 동시에 어드레싱 함으로써 전체 어드레싱 시간을 대폭적으로 절감할 수 있는 것이다.

Description

피디피(ＰＤＰ) 데이터 인터페이스 장치{DATA INTERFACE APPARATUS FOR PLASMA DISPLAY PANEL}
본 발명은 평판 디스플레이소자의 하나인 플라즈마 디스플레이 패널(Plasma Display Panel : 이하 PDP라 약칭함)에 관한 것으로, 더욱 상세하게는 형성된 형태의 전극 구조를 이용해 각 단위 셀로의 어드레싱을 위한 데이터 인터페이스를 고속으로 실현하는데 적합한 PDP 데이터 인터페이스 장치에 관한 것이다.
잘 알려진 바와 같이, PDP는 사이즈가 크고 높은 동작전압을 필요로 하는 표시장치의 대표주자격인 CRT를 대체하기 위한 디스플레이 소자의 일종인 것으로, 이러한 PDP에는 적어도 세 종류의 전극, 즉 유지 전극, 기입/유지 전극 및 어드레스 전극이 구비되는데, 여기에서 유지 전극은 외부에서 교번적으로 제공되는 정부(+,-)의 고전압(예를 들면, 180V 내지 300V)을 PDP의 각 단위 셀에 인가함으로써 다수의 각 단위 셀들 중 디스플레이를 위해 선택된 셀의 방전을 유지하는 기능을 수행하고, 기입/유지 전극은 데이터의 기입 및 셀의 유지 시에 유지 전극과 함께 선택된 셀의 방전을 유지하는 기능을 수행하며, 어드레스 전극은 데이터를 어드레스하기 위한 어드레스 신호를 각 단위 셀(R,G,B 단위 셀)에 제공하는 기능을 수행한다.
도 5는 PDP에 채용되는 전형적인 전극 구조도로써, 종래의 PDP 전극 구조는 벽전하의 생성 및 방전 유지를 위한 X 전극, 디지탈 R,G,B 신호가 입력될 라인을 스캔하고 방전을 유지(sustain)하기 위한 Y 전극(Y1 - Yn) 및 분리된 각 R,G,B의각 데이터를 어드레싱하는 Z 전극(또는 데이터 전극)을 포함한다. 또한, 종래의 전극 구조에서 R,G,B의 각 데이터를 어드레싱하기 위한 Z 전극은 실질적으로 PDP 패널(A)의 상측에 구비된 하나의 Z1 전극과 PDP 패널(A)의 하측에 구비된 다른 하나의 Z2 전극으로 된 이중 전극 구조를 갖는다.
따라서, 상기한 바와 같은 종래의 전극 구조를 갖는 PDP 디스플레이 장치는, 도시 생략된 R,G,B 신호 처리회로에서 분리되어 교번적으로 제공되는 R,G,B 신호 각각에 대해, Z1 전극을 통해 1R, 1B, 2G, - - - - nR, nB, nG 신호를 어드레싱하고, Z2 전극을 통해 1G, 2R, 2B, - - - - nG, nR, nB 신호를 어드레싱한다. 즉, 종래 PDP 전극 구조에서는 데이터 전극들의 인출 방향이 양쪽 방향(즉, 상측 및 하측 방향)으로 분기되어 있으며, 이러한 분기된 두 전극, 즉 Z1 전극 및 Z2 전극을 통해 R,G,B의 데이터를 어드레싱한다.
도 4는 종래의 전형적인 PDP 데이터 인터페이스 장치의 블록구성도로써, ADC(아날로그 - 디지탈 변환 블록)(402), 스위칭 블록(404), 동기 분리 블록(406), 제어 블록(408), 두 개의 프레임 메모리(410,412), 버퍼 메모리 블록(500) 및 데이터 출력 블록(600)을 포함한다. 또한, 버퍼 메모리 블록(500)은 제 1 내지 제 4 버퍼 메모리(414,416,418,420)로 구성되고, 데이터 출력 블록(600)은 두 개의 출력 데이터 선택 블록(422,424)으로 구성된다.
도 4를 참조하면, ADC(402)에서는 라인 L40을 통해 도시 생략된 매트릭스 블록으로부터 제공되는 아날로그 R,G,B 신호(예를 들면, NTSC 영상의 R,G,B 신호 등)를 기설정된 소정의 샘플링 클럭으로 샘플링하여 각 n 비트(예를 들면, R,G,B 각 8비트)의 디지탈 데이터로 각각 변환하며, 이와 같이, 변환된 R,G,B의 디지탈 데이터는 스위칭 블록(404)의 접점(a)으로 전달된다.
여기에서, 스위칭 블록(404)은 후술하는 제어 블록(408)으로부터 라인 L41을 통해 제공되는 절환 제어신호에 응답하여 그 출력 접점을 절환하는 것으로, 예를 들어 라인 L41 상에 하이 레벨의 절환 제어신호가 발생할 때 접점 a-b를 연결하고, 라인 L41 상에 로우 레벨의 절환 제어신호가 발생할 때 접점 a-c를 연결하며, 이러한 출력 접점의 절환은 프레임 단위로 수행된다. 즉, 한 프레임 동안에는 접점 a-b의 연결 상태를 유지하고, 이어지는 다음 프레임 동안에는 접점 a-c의 연결 상태를 유지함으로써, 시간적으로 연속하는 프레임 데이터를 제 1 프레임 메모리(410) 및 제 2 프레임 메모리(412)에 교번적으로 제공한다.
이때, 동기 분리 블록(406)에서는 라인 L40 상의 아날로그 영상신호에서 수평 및 수직 동기신호(Hsync, Vsync)를 추출하며, 여기에서 추출되는 동기신호는 제어 블록(408)으로 제공된다.
한편, 제어 블록(408)은, 데이터 인터페이스 장치의 각종 제어를 수행하는 마이크로 프로세서를 포함하는 것으로, 상기한 동기 분리 블록(406)으로부터 제공되는 수평 및 수직 동기신호에 의거하여 데이터 인터페이스에 필요로 하는 각종 제어신호를 발생한다.
보다 상세하게, 제어 블록(408)에서는 수평 및 수직 동기신호에 의거하여 제 1 및 제 2 프레임 메모리(410,412)로의 데이터 저장 및 인출(판독)을 위한 기록 및 판독 어드레스 신호를 라인 L42 및 L43 상에 각각 발생하거나 혹은 그 반대의 어드레스 신호를 라인 L42 및 L43 상에 각각 발생함으로써, 제 1 프레임 메모리(410)에 데이터가 기록중일 때 제 2 프레임 메모리(412)에서 저장된 데이터가 판독되도록 제어하거나 이와는 반대로 제 1 프레임 메모리(410)에서 데이터가 판독중일 때 제 2 프레임 메모리(412)에 데이터가 기록되도록 제어한다. 즉, 제 1 프레임 메모리(410)와 제 2 프레임 메모리(412)에서는 기록 동작과 판독 동작이 프레임 단위로 교번적으로 수행된다.
또한, 제어 블록(408)에서는 라인 L44를 통해 버퍼 메모리 블록(500)내 각 버퍼 메모리(414,416,418,420)에 데이터의 기록 및 판독을 위한 어드레스 신호를 각각 발생하며, 한 프레임에 저장된 데이터의 버퍼링을 위해 각각 구비된 하나의 버퍼 메모리 쌍(414,416) 또는 다른 버퍼 메모리 쌍(418,420)에서 데이터가 인출될 때 이를 선택하기 위한 출력 선택 제어신호(예를 들면, 하이 또는 로우 레벨의 논리신호)를 발생하여 라인 L45를 통해 데이터 출력 블록(600)으로 제공한다.
다른 한편, 종래 PDP 전극 구조의 경우, 도 5에 도시된 바와 같이, 데이터 전극이 상측 및 하측으로 양분된 구조, 즉 Z1 전극 및 Z2 전극으로 형성되는 데, 이러한 구조에 따라 R,G,B 데이터를 Z1 전극 및 Z2 전극으로 인터페이스하기 위해서는 R,G,B 데이터의 재배열을 필요로 한다. 즉, Z1 전극으로 인터페이스할 데이터와 Z2 전극으로 인터페이스할 데이터로 구분하여 재배열하는 데이터 버퍼링을 필요로 한다.
따라서, 종래 데이터 인터페이스 장치에서는 제 1 및 제 2 프레임 메모리(410,412)의 출력 측에 데이터 재배열(또는 버퍼링)을 위한 버퍼 메모리 블록(500)을 구비, 즉 제 1 프레임 메모리(410)에 저장된 데이터의 버퍼링을 위해 제 1 및 제 2 버퍼 메모리(414,416)를 구비하고, 제 2 프레임 메모리(412)에 저장된 데이터의 버퍼링을 위해 제 3 및 제 4 버퍼 메모리(418,420)를 구비한다.
즉, 제 1 프레임 메모리(410)에서 디스플레이를 위한 데이터 판독 동작이 수행될 때(이때, 제 2 프레임 메모리(412)는 기록 동작을 수행함), 제 1 프레임 메모리(410)에 저장된 프레임 데이터들 중 Z1 전극(즉, 상측 전극)으로 인터페이스하고자 하는 1R, 1B, 2G, - - - - nR, nB, nG 신호는 랜덤하게 인출되어 제 1 버퍼 메모리(414)에 저장되고, Z2 전극(즉, 하측 전극)으로 인터페이스하고자 하는 1G, 2R, 2B, - - - - nG, nR, nB 신호는 랜덤하게 인출되어 제 2 버퍼 메모리(416)에 저장된다. 마찬가지로, 제 2 프레임 메모리(412)에서 디스플레이를 위한 데이터 판독 동작이 수행될 때(이때, 제 1 프레임 메모리(410)는 기록 동작을 수행함), 제 2 프레임 메모리(412)에 저장된 프레임 데이터들 중 Z1 전극(즉, 상측 전극)으로 인터페이스하고자 하는 1R, 1B, 2G, - - - - nR, nB, nG 신호는 랜덤하게 인출되어 제 3 버퍼 메모리(418)에 저장되고, Z2 전극(즉, 하측 전극)으로 인터페이스하고자 하는 1G, 2R, 2B, - - - - nG, nR, nB 신호는 랜덤하게 인출되어 제 4 버퍼 메모리(420)에 저장된다.
또한, 종래 데이터 인터페이스 장치는 출력 측에 두 개의 데이터 선택 블록, 즉 Z1 전극으로의 데이터 인터페이스를 수행하는 제 1 출력 데이터 선택 블록(422)과 Z2 전극으로의 데이터 인터페이스를 수행하는 제 2 출력 데이터 선택 블록(424)을 구비하는 데, 제 1 및 제 3 버퍼 메모리(414, 418)에 저장되는 1R, 1B, 2G, - -- - nR, nB, nG 신호는 라인 L50 및 L52를 통해 제 1 출력 데이터 선택 블록(422)으로 제공되고, 제 2 및 제 4 버퍼 메모리(416, 420)에 저장되는 1G, 2R, 2B, - - - - nG, nR, nB 신호는 라인 L51 및 L53을 통해 제 2 출력 데이터 선택 블록(424)으로 제공된다.
따라서, 제 1 출력 데이터 선택 블록(422)에서는, 라인 L45 상의 출력 선택 제어신호에 응답하여, 라인 L50 또는 L52를 통해 제공되는 1R, 1B, 2G, - - - - nR, nB, nG 신호를 도 5에 도시된 상측 데이터 전극(Z1 전극)으로 순차 제공(즉, 어드레싱)하고, 제 2 출력 데이터 선택 블록(424)에서는 라인 L51 또는 L53을 통해 제공되는 1G, 2R, 2B, - - - - nG, nR, nB 신호를 도시 생략된 하측 데이터 전극(Z2 전극)으로 순차 제공(즉, 어드레싱)한다.
한편, 종래 PDP 인터페이스 장치에 있어서, 벽전하를 생성하고, 스캔을 통해 데이터를 입력하고자하는 수평 라인을 선택(또는 지정)하며, 서스테인 주기 동안에 방전을 유지(또는 지속)함으로써, 소망하는 영상을 PDP 패널 상에 디스플레이하는 데, 이때 서브 필드 구간은 일반적으로, 일 예로서 도 6에 도시된 바와 같이, 대략 0.04㎳의 준비 시간(rt), 1.44㎳의 어드레스 시간(at), 0.6㎳의 서스테인 시간(st)을 갖는다.
여기에서, 서스테인 시간은 PDP 패널에 디스플레이되는 영상의 밝기 레벨을 결정하는 가장 큰 요인이다. 따라서, 서스테인 시간을 길게 하면 할수록 디스플레이되는 영상의 밝기를 향상시킬 수 있다. 그러나, 제한된 시간 주기의 서브 필드 구간에서 필요로 하는 준비 시간(rt)과 어드레싱 시간(at)으로 인해 서스테인시간(st)을 늘리는데 한계를 가질 수밖에 없다.
일 예로써, PDP 패널이 640×3×480의 사이즈를 갖는다고 가정할 때, 하나의 단위 데이터씩 순차 어드레싱하는 종래 데이터 인터페이스 장치의 경우, 1번 데이터(R 데이터)에서부터 1920번 데이터(B 데이터)까지 어드레싱을 하려면 대단히 긴 어드레싱 시간을 필요로 하므로, 서스테인 시간을 늘려 디스플레이되는 영상의 밝기 레벨을 향상시키는데 한계를 가질 수밖에 없었다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 각 픽셀을 이루는 각 단위 셀로의 데이터 인터페이스 시에 소요되는 어드레싱 시간을 절감할 수 있는 PDP 데이터 인터페이스 장치를 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 각 n비트의 디지탈로 변환된 영상 프레임의 R,G,B 색신호 데이터들을 두 개의 프레임 메모리를 이용하는 교번적인 기록 및 판독을 통해 N×M개의 픽셀들로 구성된 PDP 패널의 각 단위 셀 내 각 데이터 전극들에 어드레싱하는 PDP 데이터 인터페이스 장치에 있어서, 상기 데이터 전극들은 각 어드레싱 접점이 한 방향으로 병렬 연결된 구조를 가지며, 상기 데이터 인터페이스 장치는: 상기 두 개의 프레임 메모리 중 판독 모드를 실행중인 프레임 메모리에서 인출되는 R,G,B 색 신호 데이터들을 기설정된 n개씩 그룹핑하여 m개의 색 신호 데이터 그룹을 생성하는 수단; 및 상기 그룹핑된 색 신호 데이터 그룹을 그 생성 순서에 따라 각각 대응하는 n개의 단위 셀 내 n개의 데이터 전극들에 동시에 어드레싱하는 수단을 포함하는 것을 특징으로 하는 PDP 데이터 인터페이스 장치를제공한다.
도 1은 본 발명의 바람직한 실시 예에 따른 피디피 데이터 인터페이스 장치의 블록구성도,
도 2는 도 1에 도시된 데이터 그룹핑 블록의 세부적인 블록구성도,
도 3은 본 발명에 따른 피디피 데이터 인터페이스 장치를 적용하는데 적합한 전극 구조를 개념적으로 도시한 전극 구조도,
도 4는 종래 피디피 인터페이스 장치의 블록구성도,
도 5는 종래의 전형적인 피디피의 전극 구조를 개념적으로 도시한 전극 구조도,
도 6은 벽전하 생성과 스캔 및 서스테인을 하나의 서브 필드 상에서 도시한 도면.
＜도면의 주요부분에 대한 부호의 설명＞
102 : ADC 104 : 스위칭 블록
106 : 동기 분리 블록 108 : 제어 블록
110, 112 : 프레임 메모리 114 : 출력 데이터 선택 블록
116 : 데이터 그룹핑 블록 202 : 인터페이스 블록
204/1 - 204/n : 시프트 레지스터
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.
본 발명의 핵심 기술요지는 각 단위 셀(R,G,B 단위 셀)에 인가되는 R,G,B 데이터의 어드레싱 시간을 최대한 절감하고, 방전을 유지하는 서스테인 시간을 상대적으로 증가시킴으로써 PDP 패널을 통해 디스플레이되는 영상의 밝기 레벨을 향상시킨다는 것으로, 이를 위하여 본 발명에 따른 데이터 인터페이스 장치를 채용하는 PDP는, 본 발명자에 의해 제안되어 본 특허와 동 일자로 대한민국 특허청에“피디피(PDP) 전극 구조 및 이를 이용한 데이터 인터페이스 장치”라는 명칭으로 특허 출원된 전극 구조(즉, 도 3에 도시된 전극 구조)를 채용한다.
즉, 도 3에 도시된 바와 같이, 본 발명의 실현을 위해 PDP는, 데이터 전극(또는 어드레스 전극)을 두 개의 전극(Z1 전극 및 Z2 전극)으로 구성하여 상측 및 하측 방향(즉, 양방향)에서 데이터를 어드레싱하도록 구성된 도 5에 도시된 종래 전극 구조와는 달리, 데이터 전극을 단지 하나의 전극으로 구성하여 PDP 패널(A)의 한 방향(즉, 하측 방향)에서 데이터를 어드레싱하도록 구성된 전극 구조를 채용한다.
따라서, 본 발명의 데이터 인터페이스 장치는, 상술한 바와 같이, 각 단위 셀(R,G,B 단위셀)로의 데이터 어드레싱을 위한 채널을 제공하는 데이터 전극들의 각 접점들이 한 방향(예를 들면, 패널의 상측 또는 하측)으로 배열된 전극 구조를채용하기 때문에, 각 단위 셀로의 데이터 인터페이스 시에, 전술한 종래 기술에서와 같이, 데이터의 재배열을 위한 버퍼링을 필요로 하지 않는다. 즉, 도 4에 도시된 종래 데이터 인터페이스 장치에서와 같이, 버퍼 메모리 블록(500)을 구비할 필요가 없으며, 또한 출력 측에 두 개의 데이터 선택 블록(즉, 상측 데이터 전극으로의 데이터 어드레싱을 위한 제 1 출력 데이터 선택 블록(422) 및 하측 데이터 전극으로의 데이터 어드레싱을 위한 제 2 출력 데이터 선택 블록(424))을 채용할 필요가 없이 단지 하나의 데이터 선택 블록만을 채용해도 된다.
또한, 본 발명의 데이터 인터페이스 장치는, 한 방향에서 시리얼로 각 데이터 전극들에 순차 인가되는 색 신호 데이터(즉, R,G,B 데이터)를 기설정된 소정 갯수의 그룹으로 그룹핑하는 수단을 포함하며, 이와 같이 n개의 색 신호 데이터가 그룹핑된 색 신호 데이터 그룹을 대응하는 n개의 데이터 전극(즉, n개의 단위 셀 내 데이터 전극들)에 동시에 어드레싱하는 수단을 채용함으로써 본 발명에서 목적으로 하는 바를 달성, 즉 각 단위 셀로의 데이터 어드레싱 시간을 줄임으로써 서스테인 시간을 상대적으로 증가시킬 수 있다.
도 1은 본 발명의 바람직한 실시 예에 따른 PDP 데이터 인터페이스 장치의 블록구성도로써, ADC(102), 스위칭 블록(104), 동기 분리 블록(106), 제어 블록(108), 두 개의 프레임 메모리(110,112), 출력 데이터 선택 블록(114) 및 데이터 그룹핑 블록(116)을 포함한다.
즉, 본 발명의 데이터 인터페이스 장치는, 도 4에 도시된 종래의 데이터 인터페이스 장치와는 달리, 데이터의 재배열을 위한 버퍼링을 수행하는 제 1 내지 제4 버퍼 메모리(414, 416, 418, 420)를 구비하지 않으며, 또한 단지 하나의 출력 데이터 선택 블록(114)만을 구비하는 대신에, 데이터 그룹핑 블록(116)을 부가 채용한다.
도 1을 참조하면, ADC(102)에서는 라인 L10을 통해 도시 생략된 매트릭스 블록으로부터 제공되는 아날로그 R,G,B 신호(예를 들면, NTSC 영상의 R,G,B 신호 등)를 기설정된 소정의 샘플링 클럭으로 샘플링하여 각 n 비트(예를 들면, R.G.B 각 8 비트)의 디지탈 데이터로 각각 변환하며, 이와 같이, 변환된 R,G,B의 디지탈 데이터는 스위칭 블록(104)의 접점(a)으로 전달된다.
또한, 스위칭 블록(104)은 후술하는 제어 블록(108)으로부터 라인 L11을 통해 제공되는 절환 제어신호에 응답하여 그 출력 접점을 절환하는 것으로, 예를 들어 라인 L11 상에 하이 레벨의 절환 제어신호가 발생할 때 접점 a-b를 연결하고, 라인 L11 상에 로우 레벨의 절환 제어신호가 발생할 때 접점 a-c를 연결하며, 이러한 출력 접점의 절환은 프레임 단위로 수행된다. 즉, 한 프레임 동안에는 접점 a-b의 연결 상태를 유지하고, 이어지는 다음 프레임 동안에는 접점 a-c의 연결 상태를 유지함으로써, 시간적으로 연속하는 프레임 데이터를 제 1 프레임 메모리(110) 및 제 2 프레임 메모리(112)에 교번적으로 제공한다.
다음에, 동기 분리 블록(106)에서는 라인 L10 상의 아날로그 영상신호에서 수평 및 수직 동기신호(Hsync, Vsync)를 추출하며, 여기에서 추출되는 동기신호는 제어 블록(108)으로 제공된다.
한편, 제어 블록(108)은, 데이터 인터페이스 장치의 각종 제어를 수행하는마이크로 프로세서를 포함하는 것으로, 상기한 동기 분리 블록(106)으로부터 제공되는 수평 및 수직 동기신호에 의거하여 데이터 인터페이스에 필요로 하는 각종 제어신호를 발생, 즉 수평 및 수직 동기신호에 의거하여 제 1 및 제 2 프레임 메모리(110,112)로의 데이터 저장 및 인출(판독)을 위한 기록 및 판독 어드레스 신호를 라인 L12 및 L13 상에 각각 발생하거나 혹은 그 반대의 어드레스 신호를 라인 L12 및 L13 상에 각각 발생하고, 라인 L14 상에 출력 데이터의 선택을 위한 출력 선택 제어신호를 발생하여 출력 데이터 선택 블록(414)으로 제공하며, 라인 L15 상에 그룹핑 제어신호를 발생하여 후술하는 데이터 그룹핑 블록(116)으로 제공하고, 라인 L16 상에 출력 인에이블 신호를 발생하여 도 2에 도시된 각 시프트 레지스터로 제공한다.
즉, 제 1 프레임 메모리(110)와 제 2 프레임 메모리(112)는 기록 동작과 판독 동작을 교번적으로 수행하는 데, 라인 L12 상에 기록 어드레스 신호가 발생하고 라인 L13 상에 판독 어드레스 신호가 발생할 때 제 1 프레임 메모리(110)에는 스위칭 블록(104)의 접점 a-b를 통해 제공되는 R,G,B의 데이터들이 저장되고, 제 2 프레임 메모리(112)에서는 기저장된 R,G,B의 데이터들이 순차 판독되어 라인 L17을 통해 출력 데이터 선택 블록(114)으로 제공된다. 이때, 출력 데이터 선택 블록(114)은 라인 L14 상의 선택 제어신호에 의거하여 라인 L17 상의 데이터를 그 출력으로 선택한다.
또한, 라인 L12 상에 판독 어드레스 신호가 발생하고 라인 L13 상에 기록 어드레스 신호가 발생할 때 제 1 프레임 메모리(110)에서는 기저장된 R,G,B의 데이터들이 순차 판독되어 라인 L16을 통해 출력 데이터 선택 블록(114)으로 제공되고, 제 2 프레임 메모리(112)에는 스위칭 블록(104)의 접점 a-c를 통해 제공되는 R,G,B의 데이터들이 저장된다. 이때, 출력 데이터 선택 블록(114)은 라인 L14 상의 선택 제어신호에 의거하여 라인 L16 상의 데이터를 그 출력으로 선택한다.
즉, 출력 데이터 선택 블록(114)에서는, 라인 L14를 통해 제어 블록(108)으로부터 제공되는 출력 선택 제어신호(예를 들면, 하이 또는 로우 레벨의 논리 신호)에 응답하여, 라인 L16 상의 데이터 또는 L17 상의 데이터를 그 출력으로 선택하여 라인 L18을 통해 데이터 그룹핑 블록(116)으로 전달한다.
한편, 데이터 그룹핑 블록(116)은, 본 발명의 데이터 인터페이스 장치에서 가장 특징적인 구성부재를 이루는 것으로, 라인 L15를 통해 제어 블록(108)으로부터 제공되는 그룹핑 제어신호에 응답하여 라인 L18을 통해 제공되는 R,G,B의 색 신호 데이터들을 그 입력 순서에 따라 순차적으로 n개씩 그룹핑하고, 이와 같이 n개의 색 신호 데이터가 그룹핑된 색 신호 데이터 그룹을 대응하는 n개의 데이터 전극(즉, n개의 단위 셀 내 데이터 전극들)에 동시에 어드레싱하는 것으로, 이러한 데이터 그룹핑 블록(116)에서 색 신호 데이터를 그룹핑하는 구체적인 동작 과정에 대해서는 첨부된 도 2를 참조하여 하기에 상세하게 기술한다.
도 2는 도 1에 도시된 데이터 그룹핑 블록의 세부적인 블록구성도로써, 인터페이스 블록(202)과 n개의 시프트 레지스터(204/1 - 204/n)를 포함한다.
먼저, 설명의 편의와 이해의 증진을 위해, 일 예로써 PDP 패널이 640×3×480의 사이즈를 갖는다고 가정하고, 또한 40개의 색 신호 데이터(40개의R,G,B 데이터)를 하나의 그룹으로 그룹핑한다고 가정한다. 이 경우, 총 48개의 색 신호 데이터 그룹이 만들어지므로 총 48개의 시프트 레지스터가 필요하게 될 것이다.
도 2를 참조하면, 인터페이스 블록(202)은 라인 L15를 통해 도 1의 제어 블록(108)으로부터 제공되는 그룹핑 제어신호에 의거하여 라인 L18을 통해 도 1의 출력 데이터 선택 블록(114)으로부터 제공되는 색 신호 데이터의 출력을 절환, 즉 초기화 상태에서 영상 프레임의 처음 색 신호 데이터가 라인 L18을 통해 입력되면, 접점 a와 1번 출력단자를 연결하여 라인 L21을 통해 1번 데이터에서부터 40번 데이터까지를 제 1 시프트 레지스터(204/1)로 인가하고, 접점 a와 2번 출력단자를 연결하여 라인 L22를 통해 41번 데이터에서부터 80번 데이터까지를 제 2 시프트 레지스터(204/2)로 인가하는 방식으로, 접점 a와 n번(즉, 48번) 출력단자를 연결하여 라인 Ln을 통해 1881번 데이터에서부터 1920번 데이터까지를 제 n 시프트 레지스터(204/n)로 인가한다. 즉, 1920개의 색 신호 데이터가 40개씩의 색 신호 데이터 그룹으로 그룹핑된다.
다음에, 각 시프트 레지스터(204/1 - 204/n)에서는 그 입력에 따라 순차 시프트되면서 모두 40개의 색 신호 데이터가 순차 저장되는데, 이와 같이 순차 저장되는 색 신호 데이터 그룹은, 라인 L16을 통해 도 1의 제어 블록(108)으로부터 제공되는 출력 인에이블 신호에 따라 그 그룹 단위로 대응하는 데이터 전극들에 병렬인가, 즉 40개씩 동시에 어드레싱된다.
즉, 각 시프트 레지스터의 출력단은 각 단위 셀(즉, R,G,B 단위 셀) 내의 각데이터 전극에 연결되는 데, 1번 내지 40번 색 신호 데이터는 1번 내지 40번 데이터 전극에 동시에 어드레싱되고, 이와 동일한 방식으로 한 영상 프레임의 마지막 40개 데이터(즉, 1881번 내지 1920번 데이터)가 1881번 내지 1920번 데이터 전극으로 동시에 어드레싱되는 방식으로 데이터 어드레싱이 행해진다.
따라서, 본 발명에 따르면, 한 수평 라인에 해당하는 1920개의 데이터를 데이터 전극들에 어드레싱할 때 소요되는 어드레싱 시간은 데이터를 그룹핑하는 시간과 48번의 어드레싱을 수행하는 시간을 합한 시간이 된다.
즉, 종래 데이터 인터페이스 장치에서는 1920번의 어드레싱을 필요로 하므로 어드레싱에 많은 시간이 소요되어 서스테인 시간을 증가시키는데 한계를 가질 수밖에 없었으나, 본 발명에서는 데이터를 그룹핑하는 시간과 48번의 어드레싱만을 필요로 하므로 서브 필드에 대한 전체 어드레싱 시간을 현저하게 절감할 수 있다. 따라서, 본 발명의 데이터 인터페이스 장치는 어드레싱에서 절감되는 시간만큼 서스테인 시간을 늘려줌으로써 PDP 패널 상에 디스플레이되는 영상의 밝기를 대폭적으로 향상시킬 수 있다.
이상 설명한 바와 같이 본 발명에 따르면, PDP 패널의 한 방향에서 데이터를 어드레싱할 수 있도록 하는 전극 구조를 채용하고, 한 방향에서 시리얼로 각 데이터 전극들에 순차 인가되는 색 신호 데이터(즉, R,G,B 데이터)를 기설정된 소정 갯수의 그룹으로 그룹핑하며, 이와 같이 n개의 색 신호 데이터가 그룹핑된 색 신호 데이터 그룹을 대응하는 n개의 데이터 전극(즉, n개의 단위 셀 내 데이터 전극들)에 동시에 어드레싱하는 기법을 통해 전체 어드레싱 시간을 대폭적으로 절감할 수 있다. 따라서, 본 발명은 데이터 어드레싱에서 절감된 시간만큼 서스테인 시간을 증가시켜 줌으로써, PDP 패널 상에 디스플레이되는 영상의 밝기 레벨을 효과적으로 향상시킬 수 있다.

Claims (2)

  1. 각 n비트의 디지탈로 변환된 영상 프레임의 R,G,B 색 신호 데이터들을 두 개의 프레임 메모리를 이용하는 교번적인 기록 및 판독을 통해 N×M개의 픽셀들로 구성된 PDP 패널의 각 단위 셀 내 각 데이터 전극들에 어드레싱하는 PDP 데이터 인터페이스 장치에 있어서,
    상기 데이터 전극들은 각 어드레싱 접점이 한 방향으로 병렬 연결된 구조를 가지며,
    상기 데이터 인터페이스 장치는:
    상기 두 개의 프레임 메모리 중 판독 모드를 실행중인 프레임 메모리에서 인출되는 R,G,B 색 신호 데이터들을 기설정된 n개씩 그룹핑하여 m개의 색 신호 데이터 그룹을 생성하는 수단; 및
    상기 그룹핑된 색 신호 데이터 그룹을 그 생성 순서에 따라 각각 대응하는 n개의 단위 셀 내 n개의 데이터 전극들에 동시에 어드레싱하는 수단을 포함하는 것을 특징으로 하는 PDP 데이터 인터페이스 장치.
  2. 제 1 항에 있어서, 상기 그룹핑 수단은, n개의 색 신호 데이터를 순차 시프트하여 각각 저장하는 m개의 시프트 레지스터로 구성된 것을 특징으로 하는 PDP 데이터 인터페이스 장치.
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