JPS63204591A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、たとえば
、２つの信号経路を介して２つのプロセッサから任意に
アクセス可能なデュアル・ポート・ＲＡＭ　（ランダム
・アクセス・メモリ）に利用して有効な技術に関するも
のである。

〔従来の技術〕

互いに非同期で動作するマルチプロセッサシステムにお
いては、２つのマイクロプロセッサ間のデータ通信等の
ために、これら２つのプロセッサの両方から任意にアク
セス可能なデュアル・ポート・ＲＡＭ　（以下、単にＤ
Ｐ−ＲＡＭと称する。

）が用いられる。このようなデュアル・ポート・ＲＡ　
Ｍに関しては、例えば、ａｌｉオーム社、昭和６０年１
２月２５日発行「マイクロコンピュータハンドブック」
頁６７９がある。

〔発明が解決しようとする問題点〕

上記のようなりＰ−ＲＡＭにおいては、２つのプロセッ
サによるメモリアクセスの競合が住じると、一方のプロ
セッサによる書き込み／読み出しが終了するまでの間、
他方のプロセッサ側が待ち状態になり、データ転送等の
高速化が妨げられる大きな原因となっている。

この発明の目的は、メモリ管理の筒素化とそのデータ転
送の高速化を実現した半導体記憶装置を提供することに
ある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。すなわち、
２つの信号経路によって少なくとも２つのプロセッサか
らそれぞれ任意にアクセス可能にされるデュアル・ポー
ト・ＲＡＭにおいて、一方のプロセッサ側から一方の記
憶領域に対して書き込みが可能にされ、他方の記憶領域
に対して読み出しが可能にされ、他方のプロセッサ側か
ら上記他方の記憶領域に対して書き込みが可能にされ、
上記一方の記憶領域に対して読み出しが可能にされる少
なくとも２つに分割された記憶領域を持ち、１つのメモ
リセルに対して２つのプロセッサからのメモリアクセス
に対してそれぞれ独立にその選択動作が可能とされよう
二重に設けられるワード線及びデータ線を持つメモリア
レイを用いる。

〔作　用〕

上記した手段によれば、記憶領域の分割によって２つの
プロセッサからの同じメモリセルに対する書き込み動作
が競合することがないから、その読み出し／書き込みが
平行して同時に可能となり、メモリ管理が簡便になると
ともにデータ転送のための書き込み／読み出し動作の高
速化が図られる。

〔実施例１〕 第１図には、この発明に係るデュアル・ポート・ＲＡＭ
の一実施例のブロック図が示されている。

同図の各回路ブロックは、公知の半導体集積回路の製造
技術によって、例えば単結晶シリコンのような一個の半
導体基板上において形成される。

この実施例におけるデュアル・ポート・ＲＡＭは、左右
２つのアドレスバスＡＢＡ、ＡＢＢ及びデータバスＤＢ
Ａ、ＤＢＢからなるバス（信号経路）を介して、それぞ
れ２つのマイクロプロセッサＭＰＵＡおよびＭＰＵＢに
接続される。このデュアル・ポート・ＲＡＭにおけるメ
モリ回路は、次のメモリアレイを持つ。メモリアレイは
、特に制限されないが、２つに分割されたメモリブロッ
クＭへ及びＭＢから構成される。上記メモリブロックＭ
Ａ及びＭＢからなるメモリアレイは、例えば、全体で３
２ビツト×６４ワードの記憶容量を持ち、メモリブロッ
クＭＡとＭＢとは、それぞれ半分の３２ビツト×３２ワ
ードづつの記憶容量を持つように分割される。

上記メモリアレに用いられる１つのメモリセルは、第２
図に示すように、それぞれ２組のワード線と、２組の相
補データ線対とが設けられることによって二重に選択可
能にされる。すなわち、メモリセルは、その入力と出力
とが交差接続された２つのインバータ回路Ｎｌ、Ｎ２か
らなるラッチ回路を持つ。このラッチ回路の一対の入出
力端子と一方の相補データ線対ＤＡ、ＤＡとの間には、
一方のワード１ｆａＷＡにゲートが結合された伝送ゲー
トＭＯ３ＦＥＴＱ３及びＱ４が設けられる。また、上記
ラッチ回路の一対の入出力端子と他方の相補データ線対
ＤＢ、ＤＢとの間には、他方のワード線ＷＢにゲートが
結合された伝送ゲートＭ。

５ＦＥＴＱＩ、Ｑ２が設けられる。それ故、メモリアレ
イは、６４本からなる２組のワード線と、３２対からな
る２組の相補データ線を持つ。上記３２対からなる相補
データ線の一方の相補データ線対は、マイクロプロセッ
サＭＰＵＡのデータバスＤＢＡに対応して設けられるそ
れぞれ３２個からなる読み出し／書き込みアンプＲＷＡ
Ａに結合される。すなわち、上記３２対の相補データ線
は、上記読み出し／書き込みアンプＲＷＡＡを構成する
読み出しアンプの入力端子及び書き込みアンプの出力端
子に結合される。上記読み出しアンプの出力端子と書き
込みアンプの入力端子は、と記３２ビット（本）からな
るデータバスＤＢＡに結合される。

上記３２対からなる相補データ線の他方の相補データ線
対は、マイクロプロセッサＭＰＵＢのデータバスＤＢＢ
に対応して設けられるそれぞれ３２個からなる読み出し
／書き込みアンプＲＷＡＢに結合される。すなわち、上
記３２対の相補データ線は、上記読み出し／ａき込みア
ンプＲＷＡ　Ｂを構成する読み出しアンプの入力端子及
び書き込みアンプの出力端子に結合される。上記読み出
しアンプの出力端子と書き込みアンプの入力端子は、上
記３２ビツト（本）からなるデータバスＤＢＢに結合さ
れる。

上記メモリアレイは、各プロセッサＭＰＵＡ。

ＭＰＵＢに対応して、２組のアドレスデコーダＤＣＲＡ
、ＤＣＲＢが設けられる。すなわち、一方のマイクロプ
ロセッサＭＰＵＡから供給されるアドレス信号は、アド
レスランチ回路ＡＬＡを介してアドレスデコーダＤＣＲ
Ａの入力端子に供給される。このアドレスデコーダＤ　
ＣＲ、Ａは、上記アドレスランチ回路ＡＬＡを介して供
給されたアドレス信号を解読して上記一方の組の６４本
のうちの一方の組の１つのワード線の選択信号を形成す
る。この実施例では、特に制限されないが、上記ワード
線の数が６４本あるにもかかわらず、１／３２の選択信
号を形成する。それ故、アドレスラッチ回路ＡＬＡから
は、５ビツトからなるアドレス信号が供給される。上記
アドレスデコーダ回路ＤＣＲＡには、マイクロプロセッ
サＭＰＵＡから供給される制御信号ＷＥ及びＣＳを受け
る制御回路Ｃ０ＮＴＡから供給される読み出し／書き込
み制御信号Ｒ／Ｗが供給される。これにより、アドレス
デコーダＤＣＲＡは、制御信号Ｒ／Ｗが書き込み動作を
指示したなら、上記１／３２の選択信号は、メモリブロ
ックＭＡに含まれる３２本のうちの１つのワード線の選
択動作を行う。また、上記アドレスデコーダＤＣＲＡは
、制御信号Ｒ／Ｗが読み出し動作を指示したなら、上記
ｌ／３２の選択信号は、メモリブロックＭＢに含まれる
３２本のうちの１つのワード線の選択動作を行う。

また、他方のマイクロプロセッサＭＰｔＪＢから供給さ
れるアドレス信号は、アドレスランチ回路ＡＬＢを介し
てアドレスデコーダＤＣＲＢの入力端子に供給される。

このアドレスデコーダＤＣＲＢは、上記アドレスラッチ
回路ＡＬＢを介して供給されたアドレス信号を解読して
上記一方の組の６４本のうちの他方の組の１つのワード
線の選択信号を形成する。上記同様に他方の組のワード
線の数が６４本あるにもかかわらず、１／３２の選択信
号を形成する。それ故、アドレスラッチ回路ＡＬＢから
は、５ビツトからなるアドレス信号が供給される。上記
アドレスデコーダ回路ＤＣＲＢには、マイクロプロセッ
サＭＰＵＢから供給される制御信号ＷＥ及びＣＳを受け
る制御回路Ｃ０ＮＴＢから供給される読み出し／書き込
み制御信号Ｒ／Ｗが供給される。これにより、アドレス
デコーダＤＣＲＡは、制御信号Ｒ／Ｗが書き込み動作を
指示したなら、上記１／３２の選択信号は、メモリブロ
ックＭＢに含まれる３２本のうちの１つのワード線の選
択動作を行う。また、上記アドレスデコーダＤＣＲＢは
、制御信号Ｒ／Ｗが読み出し動作を指示したなら、上記
１／３２の選択信号は、メモリブロックＭＡに含まれる
３２本のうちの１つのワード線の選択動作を（テう。

このように、上２つに分割されたメモリブロックＭＡ及
びＭＢのうち、メモリブロックＭＡに対しては、マイク
ロプロセッサＭＰＵＡ側から書き込みが行われる対して
、マイクロプロセッサＭＰＵＢからは読み出しが行われ
る。また、メモリブロックＭＢに対しては、マイクロプ
ロセッサＭＰＵＡ側から読み出しが行われる対して、マ
イクロプロセッサＭＰＵＢからは書き込みが行われる。

このように１つのメモリセルに対して二重の選択経路を
設けるとともに、その記憶領域を分割して書き込み／読
み出しを制限することによって、２つのマイクロプロセ
ッサＭＰＵＡとＭ　Ｐ　Ｕ　Ｂとのメモリアレイに対す
る同時アクセスが可能とされる。すなわち、２つのマイ
クロプロセッサＭＰ［ＪＡ（！：ＭＰＵＢとが、同じメ
モリセルに対してアクセスしても、一方のマイクロプロ
セッサＭＰ　ＵＡ（又はＭＰＵＢ＞から書き込み動作が
行われるとき、他方のマイクロプロセッサＭＰＵＢ　（
又はＭＰＵＡ）からは読み出しが行われるため、何等不
都合なく両アクセスを同時に行うことができる。

また、両マイクロプロセッサＭＰＵＡとＭＰＵＢから同
時に書き込みアクセスが行われる場合、メモリブロック
ＭＡとＭＢのように常に異なるアドレスが割り当てられ
るメモリセルに対して書き込み動作が行われるため、再
動作を同時に並行して行うことができる。

これによって、両マイクロプロセッサＰＭＰＵＡ及びＭ
ＰＵＢから同時に平行してメモリアレイに対するアクセ
スが可能となる。したがって、従来のＤＰ−ＲＡＭのよ
うに、一方のマイクロプロセッサＭＰＵＡ　（ＭＰＵＢ
）がメモリアクセスを行っている間、他方のマイクロプ
ロセッサＭＰＵＢ（又はＭＰＵＡ）が待ち状態にされる
ことがないから、高速なデータ転送動作が可能になる。

なお、上記メモリブロックＭＡとＭＢに対して同じアド
レスを割り当てるものとじてか、これに限定されるもの
ではなく、アドレスデコーダＤＣＲＡ及びＤＣＲＢに６
ビツトのアドレス信号を供給して１／６４の選択信号を
形成するものとしてもよい。この場合には、マイクロプ
ロセッサＭＰＵＡからメモリブロックＭＡに対応したア
ドレス選択を行うときには、書き込み動作を指示し、メ
モリブロックＭＢに対応したアドレス選択を行うときに
は読み出し動作を指示するようにすればよい。また、マ
イクロプロセッサＭＰＵＢからメモリブロックＭＢに対
応したアドレス選択を行うときには、書き込み動作を指
示し、メモリブロックＭＡに対応したアドレス選択を行
うときには読み出し動作を指示するようにすればよい。

〔実施例２〕 第３図には、この発明に係るデュアル・ボート・ＲＡＭ
の他の一実施例のブロック図が示されている。

上記第１図の実施例においては、マイクロプロセッサＭ
ＰＵＡ　（又はＭＰＵＢ）からマイクロプロセッサＭＰ
ＵＢ（又はＭＰＵＡ）に対してデータ転送を行う場合、
伝えるべきデータが格納された先頭アドレスと、ワード
数等の付属情報を伝えるメイルボックスが必要になる。

また、マイクロプロセッサＭＰＵＡ　（又はＭＰＵＢ）
からマイクロプロセッサＭＰＵＢ　（又はＭＰＵＡ）に
対してデータ転送を行う場合、書き込まれたデータが相
手方において読み出しがなされた否かの判定が必要にな
る。このようなメモリ領域に保持されたデータの管理が
複雑になる。

そこで、この実施例では、前記アドレスデコーダＤＣＲ
Ａ及びＤＣＲＢに対してレジスタ又はカウンタ回路によ
り構成されるアドレスポインタにより形成されるアドレ
ス情報が伝えられる。それ故、上記アドレスラッチ回路
やアドレスバスが省略され、上記アドレスポインタを含
む次の制御回路ＣＢが新たに付加される。

マイクロプロセッサＭＰＵＡ及びＭＰＵＢからは、上記
制御回路ＣＢに対して書き込み要求信号ＡｒＮ、ＢＩＮ
及び読み出し要求信号Ａ　ＯＵＴ。

ＢＯＵＴが供給される。また、制御回路ＣＢからは上記
マイクロプロセッサＭＰＵＡ、ＭＰＵＢに対して、その
書き込み要求及び読み出し要求に対応してデータの書き
込みための空エリアが無いことを示すフル（Ｆｕｌｌ）
信号ＡＦ、ＢＦ及び転送すべきデータが格納されていな
いことを示すエンプティ（Ｅｍｐｔｙ）信号ＡＥ、ＢＥ
が返答される。

上記制御回路ＣＢは、書き込み、／読み出しが可能なら
、後述するようなアドレスポインタが示すアドレス情報
をアドレスデコーダＤＣＲＡ及びＤＣＲＢに供給する。

また、その読み出し要求／書き込み要求信号に応じた読
み出し／書き込み制御信号Ｒ／Ｗを形成して、前記同様
な読み出し／書き込みアンプＲＷＡＡ、ＲＷＡＢに伝え
る。例えば、上記制御信号Ｒ／Ｗがハイレベルなら、読
み出しアンプが動作状態にされ、相補データ線の信号を
増幅して対応するデータバスＤＢＡ又はＤＢＢに伝える
。また、上記制御信号Ｒ／Ｗがロウレベルなら書き込み
アンプが動作状態にされ、それに対応したデータバスＤ
ＢＡ又はＤＢＢの信号を増幅してメモリアレイの相補デ
ータ線に伝える。

これにより、ワード線が選択状態のメモリセルに対して
書き込み動作が行われる。このことは、前記第１図の回
路においても同様である。

第４図には、上記読み出し／書き込み用のアドレスポイ
ンタの一実施例のブロック図が示されている。

レジスタからなるアドレスポインタＰＴＸは、書き込み
用のアドレス情報を形成する。このアドレスポインタＰ
ＴＸの出力信号は、例えば前記他方のアドレスデコーダ
ＤＣＲＡ　（又はＤＣＲＢ）に供給されることの他、歩
進回路ＩＣＩ及び比較回路ＣＭＰ２の一方の入力に供給
される。＋１の歩進動作を行うための上記歩進回路ＩＣ
Ｉの出力信号は、次の古き込みアドレス情報を保持する
レジスタＰＴＸ’　に供給される。このレジスタＰＴＸ
°の出力信号は、比較回路ＣＭＰＩの一方の入力に供給
されるとともに、上記アドレスポインタＰＴＸの入力に
供給されることによってその歩進動作が行われる。

上記歩進回路ＩＣ１は、例えばマイクロプロセッサＭＰ
ＵＢ　（マイクロプロセッサＭＰＵＡ）側からの書き込
み要求信号ＢＩＮ（又はＡＩＮ）に従って形成される書
き込み信号ＢＷ（又はＡＷ）を受けて、アドレスポイン
タＰＴＸに保持されたアドレス情報に＋１の加算を行い
、レジスタＰＴＸ°に書き込む。なお、アドレスポイン
タＸＰＴは、図示しない書き込み終了信号によりにより
上記レジスタＰＴＸ’　に保持されたアドレス情報の取
り込みを行う。これによって、マイクロプロセッサＭＰ
ＵＢ　（又はＭＰＵＡ）からの１ワードの書き込み毎に
、書き込みアドレスの歩道動作が行われるものとなる。

レジスタからなるアドレスポインタＰＴＹは、読み出し
用のアドレス情報を形成する。このアドレスポインタＰ
ＴＹの出力信号は、例えば前記アドレスデコーダＤＣＲ
Ａ　（又はＤＣＲＢ）に供給されることの他、歩進回路
ＩＣ２及び比較回路ＣＭＰ１．ＣＭＰ２の他方の入力に
供給される。＋１の歩進動作を行うための上記歩道回路
ＩＣ２の出力信号は、上記アドレスポインタＰＴＹの入
力として供給されることによってその歩進動作が行われ
る。

上記歩進回路ＩＣ２は、例えばマイクロプロセッサＭＰ
ＵＡ　（又はＭＰＵＢ）側からの読み出し要求信号ＡＯ
ＵＴ　（又はＢＯＵＴ）に従って形成される読み出し信
号ＡＲ（又はＢＲ）を受けて、アドレスポインタＰＴＹ
に保持されたアドレス情報に＋１の加算を行う。この歩
進回路ＩＣ２により形成される＋１された歩進情報は、
図示しない読み出し終了信号によりによりアドレスポイ
ンタＰＴＹに取り込まれる。これによって、マイクロプ
ロセッサＭＰＵＡ　（又はＭＰＵＢ）からの１ワードの
読み出し毎に、読み出しアドレスの歩進動作が行われる
ものとなる。

上記比較回路ＣＭＰ　１は、その再入力信号が一致した
ときマイクロプロセッサＭＰＵＢ　（又はＭＰＵＡ）か
らの書き込み要求に対応してデータの書き込みための空
エリアが無いことを示す信号ＢＦ（又はＡＦ）を形成す
る。上記比較回路ＣＭＰ２は、その再入力信号が一致し
たときマイクロプロセッサＭＰＵＡ　（又はＭＰＵＢ）
からの読み出し要求に対応して転送すべきデータが格納
されていないことを示す信号ＡＥ（又はＢＥ）を形成す
る。

なお、上記括弧で示したマイクロプロセッサ及びその信
号に応じて上記第３図に示したのと同様な回路がもう１
組設けられるものである。

次に、この実施例回路の動作を次に説明する。

第４図において、例えばマイクロプロセッサＭＰＵＢか
ら書き込み要求信号ＢＩＮが供給されると、比較回路Ｃ
ＰＭＩはその書き込み要求に対応したアドレス情報が保
持されているレジスタＰＴＸ”　（このときＰＴＸ＝Ｐ
ＴＸ’　）と読み出しアドレスを示すアト【ノスポイン
タＰＴＹとが一致したときには、書き込むべきアドレス
に転送すべきデータが相手方のマイクロプロセッサＭＰ
ＵＡにおいて読み出しが終了してないことを示すフル信
号ＢＦを送出する。これによって、上記転送未完了のデ
ータがマイクロプロセッサＭＰＵＢからの書き込みによ
って破壊されてしまうのが防止できる。上記両アドレス
が不一致なら、マイクロプロセッサＭＰＵＢからの書き
込み要求が受は付けられ、上記アドレスポインタＰＴＸ
が示すアドレス（メモリブロックＭＢの１つのワード線
）のメモリセルに書き込みがなされる。これと同時に、
歩進回路ＩＣＩが＋１のアドレス歩進情報を形成してレ
ジスタＰＴＸ’　に供給する。上記１ワ一ド分の書き込
み動作が終了すると、上記レジスタＰＴＸ°　のアドレ
ス情報がアドレスポインタＰＴＸに取り込まれ、次に書
き込むべきアドレス情報が設定される。以下、同様にし
て上記信号ＢＦが返答されない限り、マイクロプロセッ
サＭＰＵＢからメモリブロックＭＢに対する複数ワード
分の書き込み動作が行われる。このことば、上記同様な
他の回路によるマイクロプロセッサＭＰＵＡからメモリ
ブロックＭＡに対する書き込み動作においても同様であ
る。

また、第４図において、例えばマイクロプロセッサＭＰ
ＵＡから読み出し要求信号ＡＯＵＴが供給されると、比
較回路ＣＰＭ２はその読み出し要求に対応したアドレス
情報が保持されているレジスタＰＴＹと書き込みアドレ
スを示すアドレスポインタＰＴＸとが一致したときには
、マイクロプロセッサＭＰＵＢ側からの転送すべきデー
タが格納されいないことを示す信号ＡＥをを送出する。

これによって、上記無意味なデータが転送データとして
マイクロプロセッサＭＰＵＡ側に伝えられてしまうこと
が防止できる。上記両アドレスが不一致なら、マイクロ
プロセッサＭＰＵＡからの読み出し要求が受は付けられ
、上記アドレスポインタＰＴＹが示すアドレス（メモリ
ブロックＭＢの１つのワード線）のメモリセル保持され
たデータが読み出される。これと同時に、歩道回路ＩＣ
２が＋１のアドレス歩進情報を形成し、上記１ワ一ド分
の読み出し動作が終了すると、その歩進されたアドレス
情報がアドレスポインタＰＴＹに取り込まれ、次に読み
出すべきアドレス情報が設定される。以下、同様にして
上記信号ＡＥが返答されない限り、マイクロプロセッサ
ＭＰＵＡからメモリブロックＭＢに対する複数ワード分
の読み出し動作が行われる。このことは、上記同様な他
の回路によるマイクロプロセッサＭＰＵＢからメモリブ
ロックＭＡに対する読み出し動作においても同様である
。

この実施例では、上記のようなアドレスポインタ及び比
較回路によって、メモリブロックＭＡ及びＭＢのデータ
読み出し及び書き込みの管理が行われるためデータ転送
動作の簡素化が図られる。

すなわち、マイクロプロセッサＭＰＵＡ又はＭＰＵは、
転送すべきデータの書き込み要求し、それが許可された
とき書き込みを行う。また、マイクロプロセッサＭＰＵ
Ｂ又はＭＰＵＡは、受は取るべきデータの読み出し要求
を行い、それが受は付けられたとき読み出し動作を行う
という簡単な手続きによりデータ転送が可能になる。な
お、制御回路ＣＢは、転送すべきデータの書き込み終了
を判定して、相手方のマイクロプロセッサにその読み出
しを指示する割り込み要求信号を送出するものである。

上記実施例から得られる作用効果は、下記の通りである
。すなわち、 （１）２つの信号経路によって少なくとも２つのプロセ
ッサからそれぞれ任意にアクセス可能にされるデュアル
・ボート・ＲＡＭにおいて、一方のプロセッサ側から一
方の記憶領域に対して書き込みが可能にされ、他方の記
憶領域に対して読み出しが可能にされ、他方のプロセッ
サ側から上記他方の記憶領域に対して書き込みが可能に
され、上記一方の記憶領域に対して読み出しが可能にさ
れるように少なくとも記憶領域を２つに分割すると共に
、１つのメモリセルに対して２つのプロセッサからのメ
モリアクセスに対してそれぞれ独立にその選択動作が可
能とされよう二重に設けられるワード線及びデータ線を
持つメモリアレイを用いることにより、２つのプロセッ
サからの同じメモリセルに対する書き込み動作が競合す
ることがないから、その読み出し／書き込みが平行して
同時に可能となり、メモリ管理が簡便になるとともにデ
ータ転送のための書き込み／読み出し動作の高速化が図
られるという効果が得られる。

（２）上記分割されるメモリブロックのアドレス選択を
、書き込み用及び読み出し用のアドレスポインタにより
形成するとともに、そのアドレス情報の比較によって、
書き込み／読み出し許可の判定を行うことによって、各
プロセッサにおいてはメモリブロックのアドレス管理を
必要しないから、転送すべきデータの書き込み／ＦＡみ
出しが大幅に簡素化できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、メモリアレイ
において、相補データ線に対してカラムスイッチ回路を
設けて、選択されたワード線に結合されるメモリセルの
うち、選択されるデータ線に結合されるメモリセルに対
して読み出し／書き込み動作を行うようにするものであ
ってもよい。また、メモリセルは、上記のように完全ス
タティック型メモリセルの他、そのゲートとドレインと
が交差接続された記憶用ＭＯ３ＦＥＴのドレインに、そ
の記憶情報の保持に必要な微小電流を供給するような高
抵抗等を設けたもの等であってもよい。第４図の実施例
回路において、アドレスポインタは、カウンタ回路から
構成されるものであってもよい。

また、メモリブロックは、２対以上の複数対に分割して
、そのブロック対毎に相手方に対する割り込み要求信号
を発生させるようにするものであってもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマルチプロセッサシ
ステムにおけるデュアル・ポート・ＲＡＭに適用した場
合について説明したが、それに限定されるものではなく
、例えば、浮動小数点演算ユニット等のように独立に動
作する複数のプロセッサ間のデータ転送に利用するもの
、通信用の半導体集積回路装置に内蔵されるデータ転送
回路等及び各種コミュニケーションバッファ等として広
く利用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、２つの信号経路によって少なくとも２つ
のプロセッサからそれぞれ任意にアクセス可能にされる
デュアル・ポート・ＲＡＭにおいて、一方のプロセッサ
側から一方の記憶領域に対して書き込みが可能にされ、
他方の記憶領域に対して読み出しが可能にされ、他方の
プロセッサ側から上記他方の記憶領域に対して書き込み
が可能にされ、上記一方の記憶領域に対して読み出しが
可能にされるように少なくとも記憶領域を２つに分１７
すると共に、１つのメモリセルに対して２つのプロセッ
サからのメモリアクセスに対してそれぞれ独立にその選
択動作が可能とされよう二重に設けられるワード線及び
データ線を持つメモリアレイを用いることにより、２つ
のプロセッサからの同じメモリセルに対する書き込み動
作が競合することがないから、その読み出し／書き込み
が平行して同時に可能となり、メモリ管理が簡便になる
とともにデータ転送のための書き込み／読み出し動作の
高速化が図られる。

【図面の簡単な説明】

第１図は、この発明に係るデュアル・ポート・ＲＡＭの
一実施例を示すブロック図、 第２図は、そのメモリセルの一実施例を示す回路図、 第３図は、この発明に係るデュアル・ポート・ＲＡＭの
他の一実施例を示すブロック図、第４図は、その制御回
路に含まれるアドレスポインタの一実施例を示すブロッ
ク図である。 ＭＡ、ＭＢ・・メモリブロック、ＤＣＲＡ、ＤＣＲＢ・
・アドレスデコーダ、ＲＷＡＡ、ＲＷＡＢ・・読み出し
／書き込みアンプ、Ｃ０ＮＴＡ。 Ｃ０ＮＴＢ、ＣＢ・・制御回路、ＡＤＡ、ＡＤＢ・・ア
ドレスバス、ＤＢＡ、ＤＢＢ・・データバス、ＡＬＡ、
ＡＬＢ・・アドレスラッチ回路、ＭＰＵＡ、ＭＰＵＢ・
・マイクロプロセッサ、Ｎｌ。 Ｎ２・・インパ゛−タ回路、ＰＴＸ、ＰＴＹ・・アドレ
スポインタ（レジスタ）、ＩＣＩ、ＩＣ２・・歩進回路
、ＰＴＸ”　・・レジスタ、ＣＭＰＩ。 ＣＭＰ２・・比較回路 第１図 第　２　図 ０＾　　　　　　　　　　　　　ロ＾ 第３図 第４図

Claims (1)

1. 【特許請求の範囲】 １、２つの信号経路によって少なくとも２つのプロセッ
   サからそれぞれ任意にアクセス可能にされる入出力回路
   と、一方のプロセッサ側から一方の記憶領域に対して書
   き込みが可能にされ、他方の記憶領域に対して読み出し
   が可能にされ、他方のプロセッサ側から上記他方の記憶
   領域に対して書き込みが可能にされ、上記一方の記憶領
   域に対して読み出しが可能にされる少なくとも２つに分
   割された記憶領域を持ち、１つのメモリセルに対して上
   記２つの入出力回路からそれぞれ独立にその選択動作が
   可能とされよう二重に設けられるワード線及びデータ線
   を持つメモリアレイとを含むことを特徴とする半導体記
   憶装置。 ２、上記メモリアレイのアドレス選択回路は、書き込み
   ／読み出し要求毎にそれぞれ＋１の歩進動作が行われる
   アドレスポインタにより形成されるアドレス情報により
   選択動作を行うものであり、書き込み用のアドレスポイ
   ンタが示すアドレス情報と読み出し用のアドレスポイン
   タが示すアドレス情報とを比較して不一致のときのみそ
   の読み出し動作を許可し、書き込み用のアドレスポイン
   タが示すアドレス情報に＋１した次にアクセスすべきア
   ドレス情報と読み出し用のアドレスポインタが示すアド
   レス情報とを比較して不一致のときのみその書き込み動
   作を許可する制御回路が設けられるものであることを特
   徴とする特許請求の範囲第１項記載の半導体記憶装置。