CN108109912B - 片状二极管及其制造方法、电路组件以及电子设备 - Google Patents

Abstract

本发明提供一种片状二极管及其制造方法、电路组件以及电子设备。该片状二极管是齐纳电压Vz为5.5V～7.0V的片状二极管，包括：半导体基板，具有5mΩ·cm～20mΩ·cm的电阻率；和扩散层，形成在所述半导体基板的表面，且在该扩散层与所述半导体基板之间形成二极管接合区域，所述扩散层相对于所述半导体基板的所述表面具有0.2μm～3.0μm的深度。

Description

片状二极管及其制造方法、电路组件以及电子设备

本申请是申请号为201380040686.0、申请日为2013年8月29日、发明名称为“片状二极管及其制造方法”的分案申请。

技术领域

本发明涉及片状二极管(chip diode)及其制造方法、以及具备上述片状二极管的电路组件(assembly)及电子设备。

背景技术

专利文献1公开了具有二极管元件的半导体装置。该半导体装置包括：n型的半导体基板；形成在半导体基板上的n型外延层；形成在n型外延层中的n型半导体区域；形成在n型半导体区域之上的p型半导体区域；形成在n型外延层上的绝缘膜；贯通绝缘膜而与p型半导体区域连接的正电极；以及与半导体基板的背面连接的负电极。

在先技术文献

专利文献

专利文献1：JP特开2002-270858号公报(图18)

发明内容

发明要解决的课题

例如，齐纳二极管的主要特性之一是齐纳电压Vz。因此，针对齐纳二极管，要求赋予与设计相符的齐纳电压Vz。但是，很难将齐纳电压Vz准确地控制成设计值，不能说已确立了有效的方法。

本发明的目的在于，提供一种能够将齐纳电压Vz准确地控制成4.0V～5.5V的片状二极管及其制造方法。

本发明的其他目的是还提供一种具备本发明的片状二极管的电路组件以及具备这样的电路组件的电子设备。

用于解决课题的手段

本发明的片状二极管是齐纳电压Vz为4.0V～5.5V的片状二极管，该片状二极管包括：半导体基板，其具有3mΩ·cm～5mΩ·cm的电阻率；以及扩散层，其形成于上述半导体基板的表面，且在该扩散层与上述半导体基板之间形成二极管接合区域上述扩散层相对于上述半导体基板的上述表面具有0.01μm～0.2μm的深度。

本发明的片状二极管能够通过以下这样的片状二极管的制造方法来制造，即，该片状二极管的制造方法包括：在具有3mΩ·cm～5mΩ·cm的电阻率的半导体基板的表面，选择性地导入杂质的工序；以及通过在维持导入上述杂质后的上述半导体基板的表面状态的状态下，对上述半导体基板的上述表面实施RTA(Rapid Thermal Annealing：快速热退火)处理来使上述杂质扩散，从而形成扩散层的工序，其中，该扩散层在与上述半导体基板之间形成二极管接合区域且相对于上述半导体基板的上述表面具有0.01μm～0.2μm的深度。

根据该方法，在导入杂质之后，不在导入了该杂质的区域形成CVD膜或热氧化膜等，而是维持半导体基板的表面状态。然后，在该表面状态下，通过与推阱(drive-in)处理相比可在短时间内完成的RTA处理，使杂质扩散。并且，所使用的半导体基板的电阻率是3mΩ·cm～5mΩ·cm。因此，能够抑制对半导体基板施加的热量，所以能够将片状二极管的齐纳电压Vz准确地控制为4.0V～5.5V。

优选，上述二极管接合区域是pn结区域。通过该结构，能够提供一种pn结型的片状二极管。

优选，上述半导体基板由p型半导体基板构成，上述扩散层是在与上述p型半导体基板之间形成上述pn结区域的n型扩散层。

根据该结构，由于半导体基板由p型半导体基板构成，所以即使不在半导体基板上形成外延层，也能够实现稳定的特性。即，n型的半导体晶片由于电阻率的面内偏差大，所以需要在表面形成电阻率的面内偏差小的外延层，并在该外延层形成杂质扩散层，从而形成pn结。相对于此，p型半导体晶片由于面内偏差小，所以无需形成外延层，就能够从晶片的任意部位切出稳定特性的二极管。因此，通过使用p型半导体基板，能够简化制造工序，并且能够降低制造成本。

优选，上述片状二极管还包括与上述n型扩散层电连接的负电极和与上述p型半导体基板电连接的正电极，上述负电极以及上述正电极包括与上述p型半导体基板相连且由Ti/Al层叠膜或Ti/TiN/AlCu层叠膜构成的电极膜。

根据该结构，由于负电极是由Ti/Al层叠膜或Ti/TiN/AlCu层叠膜构成的电极膜，所以即使n型扩散层的深度是0.01μm～0.2μm，也能够防止该电极膜贯通n型扩散层而穿刺到p型半导体基板。另一方面，Ti/Al层叠膜或Ti/TiN/AlCu层叠膜虽然很难在与p型半导体之间实现欧姆接合，但是在本发明中，半导体基板的电阻率是3mΩ·cm～5mΩ·cm。因此，即使不在p型半导体基板形成P⁺型扩散层，也能够在该层叠膜(正电极)与p型半导体基板之间形成良好的欧姆接合。

此外，优选，在上述制造方法中，上述半导体基板由p型半导体基板构成，导入上述杂质的工序包括将n型杂质以离子注入方式注入到上述半导体基板的上述表面的工序。

通过利用该方法，在上述片状二极管中，能够对上述扩散层实现从上述半导体基板的上述表面起至规定的深度为止连续减少的浓度分布。

优选，在上述片状二极管中，上述半导体基板的上述表面具有将角部倒角了的矩形形状。通过该结构，由于能够抑制或防止片状二极管的角部的碎屑(chipping)，所以能够提供外观不良较少的片状二极管。

优选，在该情况下，在上述矩形形状的一边的中途部，形成表示阴极方向的凹部。

根据该结构，由于在矩形形状的半导体基板的一边形成表示阴极方向的凹部，所以无需在半导体基板的表面形成通过标记等来表示阴极方向的标志(负极标志)。上述这样的凹部也可在进行从晶片(原始基板)切出片状二极管的加工时同时形成。此外，在片状二极管的尺寸非常小而很难进行标记的情况下也能够形成这种凹部。因此，能够省去用于标记的工序，并且对微小尺寸的片状二极管也能够附加表示阴极方向的记号。

本发明的电路组件包括安装基板和安装于上述安装基板的上述片状二极管。通过该结构，能够提供一种具备将齐纳电压Vz准确地控制为4.0V～5.5V的片状二极管的电路组件。

优选，在上述电路组件中，通过无引线接合法(倒装焊接：face down bonding；倒装芯片接合：flip chip bonding)将上述片状二极管与上述安装基板连接。通过该结构，由于能够减小片状二极管在安装基板上的占有空间，所以有助于电子部件的高密度安装。

本发明的电子设备包括上述电路组件和容纳了上述电路组件的框体。通过该结构，能够提供一种具备将齐纳电压Vz准确地控制为4.0V～5.5V的片状二极管的电子设备。

附图说明

图1是本发明的一实施方式涉及的片状二极管的立体图。

图2是上述实施方式涉及的片状二极管的俯视图。

图3是图2的A-A线处的剖视图。

图4是图2的B-B处的剖视图。

图5是在上述实施方式的片状二极管中去掉负电极、正电极以及形成在其上的结构来表示半导体基板的表面结构的俯视图。

图6是表示上述实施方式的片状二极管的内部电结构的电路图。

图7是表示将形成在相同面积的半导体基板上的二极管单元设定为各种大小和/或各种数目，针对pn结区域的周长的总计(全长)不同的多个样品测量了ESD耐量而得到的实验结果。

图8是表示以倒装芯片连接方式将上述实施方式的片状二极管连接在安装基板上的电路组件的结构的剖视图。

图9是用于说明上述实施方式的片状二极管的制造工序的一例的工序图。

图10(a)～(e)是表示上述实施方式的片状二极管的制造工序中途的结构的剖视图。

图11A是表示上述实施方式的片状二极管的制造工序中途的结构的剖视图。

图11B是表示图11A之后的工序中的结构的剖视图。

图12是作为片状二极管的半导体基板的原始基板的半导体晶片的俯视图，放大表示了一部分区域。

图13是用于说明片状二极管的齐纳电压(Vz)的图。

图14是表示n⁺型区域的浓度分布的图。

图15是用于说明Ti/TiN/AlCu电极膜与P⁺型半导体基板的欧姆接触的图。

图16是用于说明Ti/TiN/AlCu电极膜与P⁺型半导体基板的欧姆接触的图。

图17是用于说明与片状二极管的齐纳电压(Vz)的调整相关的特征的图。

图18是用于说明与齐纳电压(Vz)的调整相关的其他特征的图。

图19是用于说明与齐纳电压(Vz)的调整相关的又一特征的图。

图20是表示图19的样品(“无”热氧化过程)的I-V特性的图。

图21是表示作为使用了片状二极管的电子设备的一例的智能电话的外观的立体图。

图22是表示容纳在上述智能电话的框体中的电子电路组件的结构的示意性俯视图。

图23是本发明的第1参考例的一实施方式涉及的片状二极管的立体图。

图24是上述第1参考例的实施方式涉及的片状二极管的俯视图。

图25是图24的C-C线处的剖视图。

图26是图24的D-D处的剖视图。

图27是在上述第1参考例的实施方式的片状二极管中去掉负电极、正电极以及形成在其上的结构来表示半导体基板的表面结构的俯视图。

图28是表示上述第1参考例的实施方式的片状二极管的内部电结构的电路图。

图29是表示将形成在相同面积的半导体基板上的二极管单元设定为各种大小和/或各种数目，针对pn结区域的周长的总计(全长)不同的多个样品测量了ESD耐量而得到的实验结果。

图30是表示以倒装芯片连接方式将上述第1参考例的实施方式的片状二极管连接在安装基板上的电路组件的结构的剖视图。

图31是用于说明上述第1参考例的实施方式的片状二极管的制造工序的一例的工序图。

图32(a)～(e)是表示上述第1参考例的实施方式的片状二极管的制造工序中途的结构的剖视图。

图33A是表示上述第1参考例的实施方式的片状二极管的制造工序中途的结构的剖视图。

图33B是表示图33A之后的工序中的结构的剖视图。

图34是作为片状二极管的半导体基板的原始基板的半导体晶片的俯视图，放大表示了一部分区域。

图35是用于说明片状二极管的齐纳电压(Vz)的图。

图36是表示n⁺型区域的浓度分布的图。

图37A是用于说明AlSiCu电极膜与P⁺型半导体基板的欧姆接触的图。

图37B是用于说明Ti/TiN/AlCu电极膜与P⁺型半导体基板的欧姆接触的图。

图38是用于说明与片状二极管的齐纳电压(Vz)的调整相关的特征的图。

图39是用于说明与齐纳电压(Vz)的调整相关的其他特征的图。

图40(a)～(c)是用于说明漏电流对RTA处理条件的依赖性的I-V曲线。

图41是表示作为使用了片状二极管的电子设备的一例的智能电话的外观的立体图。

图42是表示容纳在上述智能电话的框体中的电子电路组件的结构的示意性俯视图。

图43是本发明的第2参考例的一实施方式涉及的片状二极管的立体图。

图44是上述第2参考例的实施方式涉及的片状二极管的俯视图。

图45是图44的E-E线处的剖视图。

图46是图44的F-F处的剖视图。

图47是在上述第2参考例的实施方式的片状二极管中去掉负电极、正电极以及形成在其上的结构来示出半导体基板的表面结构的俯视图。

图48是表示上述第2参考例的实施方式的片状二极管的内部电结构的电路图。

图49是表示将形成在相同面积的半导体基板上的二极管单元设定为各种大小和/或各种数目，针对pn结区域的周长的总计(全长)不同的多个样品测量了ESD耐量而得到的实验结果。

图50是表示以倒装芯片连接方式将上述第2参考例的实施方式的片状二极管连接在安装基板上的电路组件的结构的剖视图。

图51是用于说明上述第2参考例的实施方式的片状二极管的制造工序的一例的工序图。

图52(a)～(d)是表示上述第2参考例的实施方式的片状二极管的制造工序中途的结构的剖视图。

图53A是表示上述第2参考例的实施方式的片状二极管的制造工序中途的结构的剖视图。

图53B是表示图53A之后的工序中的结构的剖视图。

图54是作为片状二极管的半导体基板的原始基板的半导体晶片的俯视图，放大表示了一部分区域。

图55是用于说明片状二极管的齐纳电压(Vz)的图。

图56是表示n⁺型区域的浓度分布的图。

图57是用于说明AlSiCu电极膜与P⁺型半导体基板的欧姆接触的图。

图58是用于说明Ti/TiN/AlCu电极膜与P⁺型半导体基板的欧姆接触的图。

图59是用于说明与片状二极管的齐纳电压(Vz)的调整相关的特征的图。

图60是用于说明与齐纳电压(Vz)的调整相关的其他特征的图。

图61是用于说明与齐纳电压(Vz)的调整相关的又一特征的图。

图62是表示作为使用了片状二极管的电子设备的一例的智能电话的外观的立体图。

图63是表示容纳在上述智能电话的框体中的电子电路组件的结构的示意性俯视图。

具体实施方式

<本发明的实施方式>

以下，参照附图来详细说明本发明的实施方式。

图1是本发明的实施方式涉及的片状二极管的立体图，图2是其俯视图，图3是图2的A-A线处的剖视图。另外，图4是图1的B-B处的剖视图。

片状二极管1包括：P⁺型的半导体基板2(例如硅基板)；形成于半导体基板2的多个二极管单元D1～D4；以及将这些多个二极管单元D1～D4并联连接的负电极3以及正电极4。

半导体基板2的电阻率是3mΩ·cm～5mΩ·cm。

半导体基板2包括一对主面2a、2b和与该一对主面2a、2b正交的多个侧面2c，将上述一对主面2a、2b之中的一个主面(主面2a)设为元件形成面。以下，将该主面2a称为“元件形成面2a”。元件形成面2a俯视时是矩形，例如，长边方向的长度L可以是0.4mm左右，短边方向的长度W可以是0.2mm左右。此外，片状二极管1的整体厚度T可以是0.1mm左右。在元件形成面2a的两端部配置负电极3的外部连接电极3B和正电极4的外部连接电极4B。在这些外部连接电极3B、4B之间的元件形成面2a设置二极管单元区域7。

在与元件形成面2a的一个短边(在本实施方式中是靠近负极侧外部连接电极3B的短边)相连的一个侧面2c，形成有在半导体基板2的厚度方向上延伸且被切开的凹部8。在本实施方式中，凹部8遍及半导体基板2的整个厚度方向而延伸。在俯视下，凹部8从元件形成面2a的一个短边向内部凹陷，在本实施方式中，具有宽度朝向元件形成面2a的内部而变窄的梯形形状。当然，该平面形状是一个例子，可以是矩形形状，也可以是三角形形状，也可以是部分圆状(例如圆弧形状)等凹陷弯曲形状。凹部8表示片状二极管1的朝向(芯片方向)。更具体来说，凹部8提供了表示负极侧外部连接电极3B的位置的负极标志。由此，成为了在安装片状二极管1时能够根据其外观来掌握极性的结构。

半导体基板2在与4个侧面2c之中彼此相邻的一对侧面的交叉部相对应的四角处具有4个角部9。在本实施方式中，该4个角部9被整形成圆形形状。从元件形成面2a的法线方向进行观察的俯视下，角部9形成向外侧凸出的平滑的弯曲面。由此，成为能够抑制片状二极管1的制造工序和安装时的碎屑(chipping)的结构。

在本实施方式中，二极管单元区域7形成为矩形。在二极管单元区域7内配置有多个二极管单元D1～D4。在本实施方式中，多个二极管单元D1～D4被设置4个，并沿着半导体基板2的长边方向以及短边方向，以相等间隔二维地排列成矩阵状。

图5是去掉负电极3、正电极4以及形成在其上的结构来表示半导体基板2的表面(元件形成面2a)的结构的俯视图。在二极管单元D1～D4的各区域内，分别在P⁺型的半导体基板2的表层区域形成n⁺型区域10。n⁺型区域10按各个二极管单元而被分离。由此，二极管单元D1～D4分别具有按每个二极管单元而分离的pn结区域11。

在本实施方式中，多个二极管单元D1～D4形成为相等的大小以及相等的形状，具体来说，形成为矩形形状，且在各二极管单元的矩形区域内形成多边形形状的n⁺型区域10。在本实施方式中，n⁺型区域10形成为正八边形，具有分别沿着形成二极管单元D1～D4的矩形区域的4边的4个边和分别与二极管单元D1～D4的矩形区域的4个角部相对置的另外的4个边。

如图3以及图4所示，各n⁺型区域10的最深部的深度距元件形成面2a是0.01μm～0.2μm。此外，在半导体基板2的元件形成面2a，形成由氧化膜等构成的绝缘膜15(在图2中省略了图示)。在绝缘膜15中形成有使二极管单元D1～D4各自的n⁺型区域10的表面露出的接触孔16(负极接触孔)和使元件形成面2a露出的接触孔17(正极接触孔)。该接触孔16、17的底面和绝缘膜15与元件形成面2a之间的界面大致成为同一平面。

在绝缘膜15的表面形成负电极3以及正电极4。负电极3包括形成在绝缘膜15的表面的负电极膜3A、和与负电极膜3A接合的外部连接电极3B。负电极膜3A具有：与多个二极管单元D1、D3连接的引出电极L1；与多个二极管D2、D4连接的引出电极L2；以及与引出电极L1、L2(负极引出电极)一体地形成的负极焊盘5。负极焊盘5在元件形成面2a的一个端部形成为矩形。将外部连接电极3B与该负极焊盘5连接。这样，外部连接电极3B与引出电极L1、L2共同连接。负极焊盘5以及外部连接电极3B构成负电极3的外部连接部(负极外部连接部)。

正电极4包括形成于绝缘膜15的表面的正电极膜4A、和与正电极膜4A接合的外部连接电极4B。正电极膜4A与P⁺型半导体基板2连接，在元件形成面2a的一个端部附近具有正极焊盘6。正极焊盘6在正电极膜4A中由配置在元件形成面2a的一个端部中的区域形成。将外部连接电极4B与该正极焊盘6连接。正极焊盘6以及外部连接电极4B构成正电极4的外部连接部(正极外部连接部)。在正电极膜4A中，正极焊盘6以外的区域是从正极接触孔17引出的正极引出电极。

引出电极L1从绝缘膜15的表面进入到二极管单元D1、D3的接触孔16内，并在各接触孔16内与二极管单元D1、D3的各n⁺型区域10欧姆接触。在引出电极L1中，在接触孔16内与二极管单元D1、D3连接的部分构成单元连接部C1、C3。同样地，引出电极L2从绝缘膜15的表面进入到二极管单元D2、D4的接触孔16内，在各接触孔16内与二极管单元D2、D4的各n⁺型区域10欧姆接触。在引出电极L2中，在接触孔16内与二极管单元D2、D4连接的部分构成单元连接部C2、C4。正电极膜4A从绝缘膜15的表面向接触孔17的内部延伸，在接触孔17内与P⁺型的半导体基板2欧姆接触。在本实施方式中，负电极膜3A以及正电极膜4A由相同的材料形成。

在本实施方式中，使用Ti/Al层叠膜或者Ti/TiN/AlCu层叠膜作为电极膜。

Ti/Al层叠膜是以Ti膜作为下层且以Al膜作为上层的膜。此外，Ti/TiN/AlCu层叠膜是从半导体基板2侧起依次将Ti膜(例如厚度为

)、TiN膜(例如厚度为

左右)以及AlCu膜(例如厚度为

左右)层叠而成的膜。

通过狭缝18而分离负电极膜3A与正电极膜4A之间。引出电极L1沿着从二极管单元D1经过二极管单元D3而到达负极焊盘5的直线形成为直线状。同样地，引出电极L2沿着从二极管单元D2经过二极管单元D4而到达负极焊盘5的直线形成为直线状。引出电极L1、L2在贯穿n⁺型区域10至负极焊盘5的其间的部位，分别具有相同的宽度W1、W2，这些宽度W1、W2比单元连接部C1、C2、C3、C4的宽度还宽。单元连接部C1～C4的宽度通过与引出电极L1、L2的引出方向正交的方向的长度来定义。引出电极L1、L2的前端部被整形成与n⁺型区域10的平面形状相匹配。引出电极L1、L2的基端部与负极焊盘5连接。狭缝18形成为对引出电极L1、L2添加边框。另一方面，正电极膜4A以隔开与大致恒定宽度的狭缝18相对应的间隔来包围负电极膜3A的方式形成于绝缘膜15的表面。正电极膜4A一体地具有沿着元件形成面2a的长边方向延伸的梳齿状部分和由矩形区域形成的正极焊盘6。

负电极膜3A以及正电极膜4A被例如由氮化膜构成的钝化膜20(在图2中省略了图示)覆盖着，还在钝化膜20上形成了聚酰亚胺等树脂膜21。以贯通钝化膜20以及树脂膜21的方式，形成使负极焊盘5露出的焊盘开口22和使正极焊盘6露出的焊盘开口23。将外部连接电极3B、4B分别埋入到焊盘开口22、23中。钝化膜20以及树脂膜21构成保护膜，抑制或防止水分向引出电极L1、L2以及pn结区域11浸入，并且吸收来自外部的冲击等，有助于提高片状二极管1的耐用性。

外部连接电极3B、4B可以在比树脂膜21的表面还低的位置(接近半导体基板2的位置)处具有表面，也可以从树脂膜21的表面突出而在比树脂膜21还高的位置(远离半导体基板2的位置)处具有表面。图3示出外部连接电极3B、4B从树脂膜21的表面突出的例子。外部连接电极3B、4B例如可以由Ni/Pd/Au层叠膜构成，该Ni/Pd/Au层叠膜具有与电极膜3A、4A相连的Ni膜、形成在Ni膜上的Pd膜以及形成在Pd膜上的Au膜。这样的层叠膜能够通过镀覆法来形成。

在各二极管单元D1～D4中，在p型的半导体基板2与n⁺型区域10之间形成有pn结区域11，由此分别形成pn结二极管。并且，多个二极管单元D1～D4的n⁺型区域10都与负电极3连接，作为二极管单元D1～D4的共同的p型区域的P⁺型半导体基板2共同与正电极4连接。由此，形成在半导体基板2上的多个二极管单元D1～D4全部被并联连接。

图6是表示片状二极管1的内部电结构的电路图。分别由二极管单元D1～D4构成的pn结二极管中，负极侧通过负电极3而被共同连接，正极侧通过正电极4而被共同连接，从而全部被并联连接，由此整体上起到1个二极管的作用。

根据本实施方式的结构，片状二极管1具有多个二极管单元D1～D4，各二极管单元D1～D4具有pn结区域11。pn结区域11按每个二极管单元D1～D4而分离。因此，片状二极管1的pn结区域11的周长、即半导体基板2中的n⁺型区域10的周长的总计(全长)变长。由此，由于能够避免pn结区域11附近的电场的集中，实现该电场的分散，所以能够实现ESD耐量的提高。即，即使在将片状二极管1形成得较小的情况下，由于能够增大pn结区域11的总周长，所以能够兼顾片状二极管1的小型化和ESD耐量的确保。

图7是表示将形成在相同面积的半导体基板上的二极管单元设定为各种大小和/或各种数目，针对pn结区域的周长的总计(全长)不同的多个样品测量了ESD耐量而得到的实验结果。根据该实验结果可知，pn结区域的周长越长，ESD耐量越大。在半导体基板上形成了4个以上的二极管单元的情况下，能够实现超过8千伏的ESD耐量。

另外，在本实施方式中，引出电极L1、L2的宽度W1、W2在贯穿单元连接部C1～C4至负极焊盘5之间的部位都比单元连接部C1～C4的宽度宽。由此，能够增大允许电流量，并能够减少电迁移(electromigration)，提高针对大电流的可靠性。即，能够提供一种小型、ESD耐量大、且还可确保针对大电流的可靠性的片状二极管。

此外，在本实施方式中，通过直线状的共同的引出电极L1、L2，将排列在朝向负极焊盘5的直线上的多个二极管单元D1、D3和D2、D4连接到负极焊盘5。由此，由于能够使二极管单元D1～D4至负极焊盘5的引出电极的长度最小，所以能够进一步有效地减少电迁移。此外，由于能够在多个二极管单元D1、D3和D2、D4中共用一个引出电极L1、L2，所以能够形成多个二极管单元D1～D4来实现二极管接合区域(pn结区域11)的周长增加的同时，在半导体基板2上能够布置线宽很宽的引出电极。由此，能够进一步提高ESD耐量的同时减少电迁移，能够进一步提高可靠性。

此外，由于引出电极L1、L2的端部以与n⁺型区域10的形状(多边形)相匹配的方式形成部分多边形形状，所以能够减小引出电极L1、L2的占有面积的同时与n⁺型区域10连接。

另外，在半导体基板2的一个表面、即元件形成面2a，均形成有负极侧以及正极侧的外部连接电极3B、4B。因此，如图8所示，通过使元件形成面2a与安装基板25相对置，并借助焊料26将外部连接电极3B、4B焊接在安装基板25上，从而能够构成将片状二极管1以表面安装方式安装在安装基板25上的电路组件。即，能够提供倒装芯片连接型的片状二极管1，并能够通过使元件形成面2a与安装基板25的安装面相对置的倒装焊接(face downbonding)，利用无引线接合法(wireless bonding)将片状二极管1与安装基板25连接。由此，能够减小片状二极管1在安装基板25上的占有空间。特别是，能够实现片状二极管1在安装基板25上的高度的降低。由此，能够有效地利用小型电子设备等的框体内的空间，有助于高密度安装以及小型化。

此外，在本实施方式中，在半导体基板2上形成绝缘膜15，并经由形成于该绝缘膜15的接触孔16而将引出电极L1、L2的单元连接部C1～C4连接到二极管单元D1～D4。并且，在接触孔16之外的区域中，在绝缘膜15上配置有负极焊盘5。即，在从pn结区域11的正上方偏离的位置处设置有负极焊盘5。此外，经由形成于绝缘膜15的接触孔17，将正电极膜4A与半导体基板2连接，在接触孔17之外的区域中，在绝缘膜15上配置有正极焊盘6。正极焊盘6也处于从pn结区域11的正上方偏离的位置处。由此，在将片状二极管1安装于安装基板25时，能够避免对pn结区域11施加大的冲击。由此，由于能够避免pn结区域11的破坏，所以能够实现相对于外力的耐用性优异的片状二极管。此外，也能够采用以下结构：不设置外部连接电极3B、4B，而是将负极焊盘5以及正极焊盘6分别作为负极外部连接部以及正极连接部，并在这些负极焊盘5以及正极焊盘6上连接接合线。在该情况下，也能够避免由于引线接合时的冲击而使pn结区域11被破坏。

此外，在本实施方式中，负电极膜3A以及正电极膜4A由Ti/Al层叠膜或者Ti/TiN/AlCu层叠膜构成。若将这些层叠膜用作电极膜，则即使n⁺型区域10的深度为0.01μm～0.2μm，也能够防止负电极膜3A贯通n⁺型区域10而穿刺到P⁺型的半导体基板2。另一方面，Ti/Al层叠膜或Ti/TiN/AlCu层叠膜虽然很难与p型半导体欧姆接触，但是在本实施方式中，半导体基板2的电阻率是3mΩ·cm～5mΩ·cm，比较低。因此，即使不在半导体基板2中形成P⁺型扩散层，也能够在该层叠膜(正电极膜4A)与P⁺型半导体基板2之间形成良好的欧姆接合。

另外，在本实施方式中，半导体基板2具有将角部9倒角了的矩形形状。因此，由于能够抑制或防止片状二极管1的角部的碎屑(chipping)，所以能够提供一种外观不良现象少的片状二极管1。

另外，在本实施方式中，由于在与半导体基板2的负极侧外部连接电极3B靠近的短边上形成了表示阴极方向的凹部8，所以不必在半导体基板2的背面(与元件形成面2a相反的一侧的主面)标记负极标志。也能够在进行用于从晶片(原始基板)切出片状二极管1的加工的同时，形成凹部8。此外，在因片状二极管1的尺寸非常小而很难进行标记的情况下，也能够形成凹部8，从而显示负极的方向。因此，能够省去进行标记的工序，并且也能够对微小尺寸的片状二极管1赋予负极标志。

图9是用于说明片状二极管1的制造工序的一例的工序图。此外，图10(a)～(e)是表示上述实施方式的片状二极管的制造工序中途的结构的剖视图。此外，图11A及图11B是表示图9的制造工序中途的结构的剖视图，示出与图3相对应的切断面。图12是作为半导体基板2的原始基板的P⁺型半导体晶片W的俯视图，放大表示了一部分区域。

首先，准备作为半导体基板2的原始基板的P⁺型半导体晶片W。半导体晶片W的表面是元件形成面Wa，与半导体基板2的元件形成面2a相对应。在元件形成面Wa，以矩阵状排列设定与多个片状二极管1相对应的多个片状二极管区域1a。在相邻的片状二极管区域1a之间，设置有边界区域80。边界区域80是具有大致恒定的宽度的带状区域，在正交的两个方向上延伸而形成为格子状。在对半导体晶片W进行必要的工序之后，通过沿着边界区域80切开半导体晶片W，从而得到多个片状二极管1。

对半导体晶片W执行的工序的一个例子如下。

首先，如图10(a)所示，在P⁺型半导体晶片W的元件形成面Wa，形成由热氧化膜构成的绝缘膜15(S1)，并在该绝缘膜上形成抗蚀剂掩模33(S2)。通过使用了该抗蚀剂掩模33的蚀刻，在绝缘膜15中形成与n⁺型区域10相对应的开口(接触孔16)(S3)。

接着，如图10(b)所示，在将抗蚀剂掩模33剥离之后，根据需要，在从接触孔16露出的元件形成面Wa的整个面上形成用于抑制离子注入导致的损坏的热氧化膜32(S4)。由于该热氧化膜32比较薄，所以在其热氧化时，热氧化膜32使半导体晶片W的元件形成面Wa附近的硅变质为氧化硅并且还在背面侧使其生长，与接触孔16连续的凹部不会形成在元件形成面Wa。接着，在从形成于绝缘膜15中的接触孔16露出的半导体晶片W的表层部，注入n型杂质离子(例如磷离子)(S5)。

接着，如图10(c)所示，维持离子注入后的元件形成面Wa的表面状态不变，即不进行加热半导体晶片W这样的处理(热氧化、CVD等)，而是进行用于使导入至半导体晶片W中的杂质离子活化的热处理(RTA)(S6)。RTA处理的条件(温度、时间)根据作为目标的n⁺型区域10的深度来选择即可。由此，在半导体晶片W的表层部形成n⁺型区域10。

接着，如图10(d)所示，在绝缘膜15上进一步形成具有与接触孔16、17相匹配的开口的另外的抗蚀剂掩模34(S7)。通过隔着该抗蚀剂掩模34进行的蚀刻，在绝缘膜15中形成接触孔17，并且去除接触孔16内的热氧化膜32(S8)。之后，剥离抗蚀剂掩模34。

接着，如图10(e)所示，例如通过溅射法，在绝缘膜15上形成构成负电极3以及正电极4的电极膜(S9)。在本实施方式中，依次溅射Ti膜、TiN膜以及A1Cu膜，形成由这些膜的层叠膜构成的电极膜。然后，在该电极膜上，形成具有与狭缝18相对应的开口图案的另外的抗蚀剂掩模(S10)，通过隔着该抗蚀剂掩模进行的蚀刻(例如反应性离子蚀刻)，在电极膜中形成狭缝18(S11)。狭缝18的宽度可以是3μm左右。由此，上述电极膜被分离成负电极膜3A以及正电极膜4A。

接着，在剥离了抗蚀剂膜之后，例如通过CVD法来形成氮化膜等钝化膜20(S12)，进一步通过涂敷聚酰亚胺等来形成树脂膜21(S13)。例如，在涂敷赋予了感光性的聚酰亚胺并利用与焊盘开口23、24相对应的图案进行曝光之后，使该聚酰亚胺膜显影(S14)。由此，形成具有与焊盘开口23、24相对应的开口的树脂膜21。之后，根据需要，进行用于使树脂膜固化(cure)的热处理(S15)。然后，通过以树脂膜21作为掩模的干蚀刻(例如反应性离子蚀刻)，在钝化膜20中形成焊盘开口22、23(S16)。之后，在焊盘开口22、23内形成外部连接电极3B、4B(S17)。外部连接电极3B、4B的形成可通过镀覆(优选是非电解电镀)来进行。

接着，形成具有与边界区域80(参照图12)相匹配的格子状的开口的抗蚀剂掩模83(参照图11A)(S18)。隔着该抗蚀剂掩模83进行等离子蚀刻(plasma etching)，由此如图11A所示，将半导体晶片W从其元件形成面Wa起蚀刻至规定的深度。由此，沿着边界区域80，形成切断用的槽81(S19)。在剥离抗蚀剂掩模83之后，如图11B所示，将半导体晶片W从背面Wb起研磨至到达槽81的底部为止(S20)。由此，能够将多个片状二极管区域1a单片化，得到前的结构的片状二极管1。

如图12所示，用于在边界区域80形成槽81的抗蚀剂掩模83在与片状二极管区域1a的四角相连的位置处，具有向片状二极管区域1a的外侧凸出的弯曲形状的圆形形状部84。圆形形状部84形成为以平滑的曲线连接了片状二极管区域1a的相邻的两条边。另外，用于在边界区域80形成槽81的抗蚀剂掩模83在与片状二极管区域1a的一个短边相连的位置处，具有朝向片状二极管区域1a的内侧凹陷的凹部85。因此，若通过以该抗蚀剂掩模83作为掩模来进行的等离子蚀刻而形成槽81，则槽81在与片状二极管区域1a的四角相连的位置处，具有朝向片状二极管区域1a的外侧凸出的弯曲形状的圆形形状部，在与片状二极管区域1a的一个短边相连的位置处，具有朝向片状二极管区域1a的内侧凹陷的凹部。因此，在形成用于从半导体晶片W切出片状二极管区域1a的槽81的工序中，能够同时将片状二极管1的四角的角部9整形成圆形形状，并且能够在一个短边(负极侧的短边)形成作为负极标志的凹部8。即，无需追加专用的工序，就能够将角部9加工成圆形形状，并且能够形成作为负极标志的凹部8。

在本实施方式中，由于半导体基板2由p型半导体形成，所以即使不在半导体基板2上形成外延层，也能够实现稳定的特性。即，n型的半导体晶片由于电阻率的面内偏差大，所以在使用n型半导体晶片时，需要在其表面形成电阻率的面内偏差小的外延层，并在该外延层形成杂质扩散层来形成pn结。这是因为，n型杂质的偏析系数小，所以在形成成为半导体晶片的基础的锭块(例如硅锭)时，在晶片的中心部和周边部，电阻率之差变大。相对于此，由于p型杂质的偏析系数比较大，所以p型半导体晶片的电阻率的面内偏差小。因此，通过使用p型半导体晶片，不形成外延层也能够从晶片的任意部位切出稳定特性的二极管。因此，通过使用P⁺型半导体基板2，能够使制造工序简单，并且能够降低制造成本。

此外，根据本实施方式，在导入n型杂质之后，不在导入了该杂质的区域形成CVD膜、热氧化膜等，而是维持半导体晶片W的元件形成面Wa的状态。并且，在该表面状态下，通过在比推阱处理短的时间内完成的RTA处理，使杂质扩散。并且，所使用的半导体晶片W的电阻率是3mΩ·cm～5mΩ·cm。由此，能够抑制施加于半导体晶片W的热量，所以能够将片状二极管的齐纳电压Vz准确地控制为4.0V～5.5V。另外，所谓齐纳电压是指，例如在图13所示的片状二极管1的反方向的I-V曲线中，电流急剧上升时的电压Vz。

此外，在本实施方式中，由于以离子注入的方式来进行n型杂质的导入，所以如图14所示，在片状二极管1中，能够在n⁺型区域10内，给出从半导体基板2的元件形成面2a起直至规定的深度处连续减少的浓度分布。相反，在通过磷沉积导入了n型杂质的情况下，其浓度分布从元件形成面2a起至规定的深度为止是恒定的。

图15以及图16是用于说明Ti/TiN/AlCu电极膜与P⁺型半导体基板的欧姆接触的图。

根据图15可知，若是在本实施方式中使用的电阻率3mΩ·cm～5mΩ·cm的半导体基板2，则不论RTA处理的条件如何，与电阻率超过上述范围的情况相比，与P⁺型的半导体基板2之间的接触电阻都要小得多。即，一般Ti/TiN/AlCu层叠膜虽然很难在与p型半导体之间进行欧姆接合，但是通过使用电阻率为3mΩ·cm～5mΩ·cm的基板，能够在该层叠膜与P⁺型的半导体基板之间形成良好的欧姆接合。其结果，本实施方式的正电极膜4A的电压对电流特性如图16的曲线91所示，具有线性的特性。另一方面，认为在例如使用了电阻率为11mΩ·cm的基板的情况下，如图16的曲线90所示，不会具有线性的特性。

图17是用于说明与片状二极管1的齐纳电压(Vz)的调整相关的特征的图。即，示出了关于将片状二极管1构成为齐纳二极管时的齐纳电压调整的特征。另外，在图17中，将采用与本实施方式不同的方法形成了n⁺型区域10的片状二极管1用作调查施加于半导体基板2的热量与齐纳电压之间的关系的样品。更具体说明的话，为了形成n⁺型区域10而将n型杂质(例如磷)导入至半导体基板2的表层部之后，进行用于使该导入的杂质活化的热处理(推阱处理)。齐纳电压根据该热处理的温度以及时间而发生变化。具体来说，在热处理时施加于半导体基板2的热量越多，则齐纳电压越容易变高。利用这种情况，能够调整齐纳电压。如根据图17所理解的那样，齐纳电压对热处理时的热量的依赖性大于对杂质的剂量的依赖性。如本实施方式这样，这种情况也适用于通过RTA处理来形成n⁺型区域10的场合。

图18是用于说明与齐纳电压(Vz)的调整相关的其他特征的图。具体来说，示出了齐纳电压相对于使导入至图17的样品的半导体基板2中的n型杂质活化的热处理时的温度的变化，曲线93表示使用了电阻率比较低的(例如5mΩ)半导体基板时的齐纳电压，曲线94表示使用了电阻率比较高的(例如15～18mΩ)半导体基板时的齐纳电压。根据曲线93、94的比较可知，齐纳电压依赖于半导体基板的电阻率。因此，通过根据作为目的的齐纳电压来应用适当电阻率的半导体基板，能够使齐纳电压符合设计值。

但是，如根据图18的曲线93所理解的那样，仅通过使用电阻率比较低的半导体基板很难将齐纳电压控制成本发明的范围(4.0V～5.5V)。实际上，即使是5mΩ·cm的半导体基板也存在齐纳电压超过5.5V的情况。因此，在本实施方式中，在导入n型杂质之后，不在该杂质被导入的区域形成CVD膜、热氧化膜等，而是维持半导体晶片W的元件形成面Wa的状态。并且，在该表面状态下，通过在比推阱处理短的时间内完成的RTA处理，使杂质扩散。由此，能够将片状二极管的齐纳电压Vz准确地控制为4.0V～5.5V。这一点参照图19以及图20能够得到证明。

图19是用于说明与齐纳电压(Vz)的调整相关的又一特征的图。图20是表示图19的样品(“无”热氧化过程)的I-V特性的图。

即，根据图19可知，向5mΩ·cm的半导体基板注入n型杂质，之后，经过RTA前的“无”热氧化的过程，无论RTA的条件如何，都能够将片状二极管的齐纳电压Vz准确地控制为5.1V。这一点从图20(a)的I-V曲线来看也是清楚的。

还可以知道，若增大半导体基板2的电阻率(例如11mΩ·cm、16mΩ·cm)，或者在注入n型杂质之后，经过RTA前的“有”热氧化的过程，则很难制作齐纳电压Vz为4.0V～5.5V的片状二极管。

图21是表示作为使用了片状二极管的电子设备的一例的智能电话的外观的立体图。智能电话201构成为将电子部件容纳在扁平的长方体形状的框体202的内部。框体202在表面侧以及背面侧具有长方形形状的一对主面，该一对主面通过4个侧面而被结合。在框体202的一个主面，露出有由液晶面板或有机EL面板等构成的显示面板203的显示面。显示面板203的显示面构成触摸面板，提供相对于使用者的输入界面。

显示面板203形成为占据框体202的一个主面的大部分的长方形形状。沿着显示面板203的一个短边来配置操作按钮204。在本实施方式中，多个(3个)操作按钮204沿着显示面板203的短边而被排列。使用者通过操作操作按钮204以及触摸面板，能够进行针对智能电话201的操作，并能够调取所需的功能来执行。

在显示面板203的另外一个短边附近，配置有扬声器205。扬声器205提供电话功能的听筒，并且被用作使音乐数据等再生的音响组件。另一方面，在操作按钮204的附近，在框体202的一个侧面配置有麦克风206。麦克风206除了提供电话功能的话筒以外，还能够被用作录音时的麦克风。

图22是表示容纳在框体202的内部的电子电路组件210的结构的示意性的俯视图。电子电路组件210包括布线基板211和安装于布线基板211的安装面的电路部件。多个电路部件包括多个集成电路元件(IC)212-220和多个芯片部件。多个IC包括：传送处理IC212、单频段TV接收IC213、GPS接收IC214、FM调谐器IC215、电源IC216、闪存217、微型计算机218、电源IC219以及基带IC220。多个芯片部件包括：片状电感器221、225、235、片状电阻器222、224、233、片状电容器227、230、234以及片状二极管228、231。这些芯片部件例如通过倒装芯片接合而被安装在布线基板211的安装面上。片状二极管228、231可应用前述实施方式的片状二极管。

传送处理IC212生成针对显示面板203的显示控制信号，并且内置有用于接收来自显示面板203表面的触摸面板的输入信号的电子电路。为了与显示面板203进行连接，对传送处理IC212连接挠性布线209。

单频段TV接收IC213内置有构成接收机的电子电路，该接收机用于接收单频段广播(以便携式设备作为接收对象的地面数字电视广播)的电波。在单频段TV接收IC213的附近配置有多个片状电感器221和多个片状电阻器222。单频段TV接收IC213、片状电感器221以及片状电阻器222构成单频段广播接收电路223。片状电感器221以及片状电阻器222分别具有准确地匹配的电感以及电阻，对单频段广播接收电路223给予高精度的电路常数。

GPS接收IC214内置有接收来自GPS卫星的电波后输出智能电话201的位置信息的电子电路。

FM调谐器IC215与在其附近安装于布线基板211的多个片状电阻器224以及多个片状电感器225一起构成FM广播接收电路226。片状电阻器224以及片状电感器225分别具有准确地匹配电阻值以及电感，对FM广播接收电路226给予高精度的电路常数。

在电源IC216的附近，将多个片状电容器227以及多个片状二极管228安装于布线基板211的安装面。电源IC216与片状电容器227以及片状二极管228一起构成电源电路229。

闪存217是用于记录操作系统程序、在智能电话201的内部生成的数据、通过通信功能从外部获取的数据以及程序等的存储装置。

微型计算机218内置有CPU、ROM以及RAM，是通过执行各种运算处理来实现智能电话201的多个功能的运算处理电路。更具体来说，通过微型计算机218的工作，实现图像处理、各种应用程序的运算处理。

在电源IC219的附近，将多个片状电容器230以及多个片状二极管231安装于布线基板211的安装面。电源IC219与片状电容器230以及片状二极管231一起构成电源电路232。

在基带IC220的附近，将多个片状电阻器233、多个片状电容器234以及多个片状电感器235安装于布线基板211的安装面。基带IC220与片状电阻器233、片状电容器234以及片状电感器235一起构成基带通信电路236。基带通信电路236提供电话通信以及数据通信的通信功能。

通过这样的结构，被电源电路229、232适当调整后的电力被供给至传送处理IC212、GPS接收IC214、单频段广播接收电路223、FM广播接收电路226、基带通信电路236、闪存217以及微型计算机218。微型计算机218响应经由传送处理IC212输入的输入信号来进行运算处理，从传送处理IC212向显示面板203输出显示控制信号来使显示面板203进行各种显示。

若通过触摸面板或操作按钮204的操作而指示了单频段广播的接收，则通过单频段广播接收电路223的工作，接收单频段广播。并且，将接收到的图像输出至显示面板203，由微型计算机218执行用于从扬声器205发出接收到的声音的运算处理。

此外，当需要智能电话201的位置信息时，微型计算机218获取GPS接收IC214所输出的位置信息，并执行使用了该位置信息的运算处理。

另外，若通过触摸面板或操作按钮204的操作而输入FM广播接收指令，则微型计算机218启动FM广播接收电路226，执行用于从扬声器205输出接收到的声音的运算处理。

闪存217是为了存储通过通信获取到的数据、通过微型计算机218的运算、来自触摸面板的输入而生成的数据而被使用的。微型计算机218根据需要，向闪存217写入数据，或从闪存217读出数据。

电话通信或数据通信的功能通过基带通信电路236来实现。微型计算机218控制基带通信电路236，从而进行用于收发声音或数据的处理。

以上，说明了本发明的实施方式，但是本发明也能够进一步通过其他的方式来实施。例如，在前述的实施方式中，虽然示出了在半导体基板上形成4个二极管单元的例子，但是也可以在半导体基板上形成2个或3个二极管单元，也可以形成4个以上的二极管单元。此外，也可以形成1个二极管单元。

此外，在前述的实施方式中，虽然示出了pn结区域俯视时为正八边形的例子，但是也可以将pn结区域形成为边的个数为3个以上的任意多边形形状，也可以将它们的平面形状设为圆形或椭圆形。在将pn结区域的形状设为多边形形状的情况下，这些区域可以不是正多边形形状，而是由边的长度为2种以上的多边形来形成这些区域。另外，pn结区域不需要形成为相同的大小，也可以是分别具有不同大小的接合区域的多个二极管单元混合存在于半导体基板上。另外，形成在半导体基板上的pn结区域的形状不一定是1种，也可以是2种以上形状的pn结区域混合存在于半导体基板上。

除此以外，能够在权利要求书记载的事项的范围内实施各种设计变更。

<本发明的第1参考例的实施方式>

以下，参照附图来详细地说明本发明的第1参考例的实施方式。

图23是本发明的第1参考例的一实施方式涉及的片状二极管的立体图，图24是其俯视图，图25是图24的C-C线处的剖视图。另外，图26是图23的D-D处的剖视图。

片状二极管301包括：P⁺型的半导体基板302(例如硅基板)；形成于半导体基板302的多个二极管单元D301～D304；以及将这些多个二极管单元D301～D304并联连接的负电极303以及正电极304。

半导体基板302的电阻率是5mΩ·cm～20mΩ·cm。

半导体基板302包括一对主面302a、302b和与该一对主面302a、302b正交的多个侧面302c，上述一对主面302a、302b之中的一个主面(主面302a)被作为元件形成面。以下，将该主面302a称为“元件形成面302a”。元件形成面302a俯视时是矩形，例如，长边方向的长度L可以是0.4mm左右，短边方向的长度W可以是0.2mm左右。此外，片状二极管301的整体厚度T可以是0.1mm左右。在元件形成面302a的两端部配置有负电极303的外部连接电极303B和正电极304的外部连接电极304B。在这些外部连接电极303B、304B之间的元件形成面302a上设置二极管单元区域307。

在与元件形成面302a的一个短边(在该第1参考例的实施方式中，是靠近负极侧外部连接电极303B的短边)相连的一个侧面302c，形成有在半导体基板302的厚度方向上延伸并被切开的凹部308。在该第1参考例的实施方式中，凹部308遍及半导体基板302的整个厚度方向而延伸。俯视时，凹部308从元件形成面302a的一个短边向内部凹陷，在该第1参考例的实施方式中，具有朝向元件形成面302a的内部而宽度变窄的梯形形状。当然，该平面形状是一个例子，可以是矩形形状，也可以是三角形形状，也可以是部分圆状(例如圆弧形状)等凹形弯曲形状。凹部308表示片状二极管301的朝向(芯片方向)。更具体来说，凹部308提供了表示负极侧外部连接电极303B的位置的负极标志。由此，构成了在安装片状二极管301时能够通过其外观就掌握极性的结构。

半导体基板302在与4个侧面302c之中彼此相邻的一对侧面的交叉部相对应的四角处，具有4个角部309。在该第1参考例的实施方式中，该4个角部309被整形成圆形形状。从元件形成面302a的法线方向进行观察的俯视下，角部309形成向外侧凸出的平滑的弯曲面。由此，成为能够抑制片状二极管301的制造工序和安装时的碎屑的结构。

在该第1参考例的实施方式中，二极管单元区域307形成为矩形。在二极管单元区域307内配置有多个二极管单元D301～D304。在该第1参考例的实施方式中，多个二极管单元D301～D304是4个，沿着半导体基板302的长边方向以及短边方向，以等间隔二维地排列成矩阵状。

图27是去掉负电极303、正电极304以及形成在其上的结构来表示半导体基板302的表面(元件形成面302a)的结构的俯视图。在二极管单元D301～D304的各区域内，分别在P⁺型的半导体基板302的表层区域形成n⁺型区域310。n⁺型区域310按各个二极管单元而被分离。由此，二极管单元D301～D304分别具有按每个二极管单元而分离的pn结区域311。

在该第1参考例的实施方式中，多个二极管单元D301～D304形成为相等的大小以及相等的形状，具体来说，形成为矩形形状，且在各二极管单元的矩形区域内形成了多边形形状的n⁺型区域310。在该第1参考例的实施方式中，n⁺型区域310形成为正八边形，且具有分别沿着形成二极管单元D301～D304的矩形区域的四边的4个边和分别与二极管单元D301～D304的矩形区域的4个角部相对置的另外的4个边。

如图25以及图26所示，各n⁺型区域310的最深部的深度距元件形成面302a是0.2μm～3.0μm。此外，在半导体基板302的元件形成面302a形成由氧化膜构成的绝缘膜315(在图24中省略图示)。在绝缘膜315中形成使二极管单元D301～D304各自的n⁺型区域310的表面露出的接触孔316(负极接触孔)和使元件形成面302a露出的接触孔317(正极接触孔)。在n⁺型区域310的表面，与该接触孔316连续地形成有凹部319。凹部319的整体形成于n⁺型区域310的内部区域，其侧面与接触孔316的侧面无高低差地平滑地连续。因此，凹部319以及接触孔316的组合形成一个孔，该孔具有无高低差的平滑的侧面。并且，在该孔的周边部(凹部319的周边部)形成作为凹部绝缘膜的绝缘膜327。绝缘膜327由氧化膜构成，在该第1参考例的实施方式中，绝缘膜327沿着凹部319的边而形成为环状，以使凹部319的底面中央露出。此外，绝缘膜327形成为横穿凹部319与接触孔316之间的边界，其一部分(上部)比元件形成面302a更向上方突出。

在绝缘膜315的表面形成有负电极303以及正电极304。负电极303包括形成于绝缘膜315的表面的负电极膜303A和与负电极膜303A接合的外部连接电极303B。负电极膜303A具有：与多个二极管单元D301、D303连接的引出电极L301；与多个二极管D302、D304连接的引出电极L302；以及与引出电极L301、L302(负极引出电极)一体地形成的负极焊盘305。负极焊盘305在元件形成面302a的一个端部形成为矩形。将外部连接电极303B与该负极焊盘305连接。这样，在引出电极L301、L302上共同连接外部连接电极303B。负极焊盘305以及外部连接电极303B构成负电极303的外部连接部(负极外部连接部)。

正电极304包括形成于绝缘膜315的表面的正电极膜304A和与正电极膜304A接合的外部连接电极304B。正电极膜304A与P⁺型的半导体基板302连接，且在元件形成面302a的一个端部附近具有正极焊盘306。正极焊盘306在正电极膜304A中由配置于元件形成面302a的一个端部的区域形成。将外部连接电极304B与该正极焊盘306连接。正极焊盘306以及外部连接电极304B构成正电极304的外部连接部(正极外部连接部)。在正电极膜304A中，正极焊盘306以外的区域是从正极接触孔317引出的正极引出电极。

引出电极L301从绝缘膜315的表面进入到二极管单元D301、D303的接触孔316以及凹部319内，在各凹部319内与二极管单元D301、D303的各n⁺型区域310欧姆接触。在引出电极L301中，在接触孔316内与二极管单元D301、D303连接的部分构成单元连接部C301、C303。同样地，引出电极L302从绝缘膜315的表面进入到二极管单元D302、D304的接触孔316以及凹部319内，在各凹部319内与二极管单元D302、D304的各n⁺型区域310欧姆接触。在引出电极L302中，在接触孔316内与二极管单元D302、D304连接的部分构成单元连接部C302、C304。正电极膜304A从绝缘膜315的表面向接触孔317的内部延伸，在接触孔317内与P⁺型的半导体基板302欧姆接触。在该第1参考例的实施方式中，负电极膜303A以及正电极膜304A由相同的材料形成。

在该第1参考例的实施方式中，使用AlSiCu膜、或Ti/Al层叠膜、或Ti/TiN/AlCu层叠膜作为电极膜。

在使用AlSiCu膜的情况下，半导体基板302的电阻率优选是5mΩ·cm～20mΩ·cm，n⁺型区域310的深度优选是0.7μm～3.0μm。若使用AlSiCu膜，则无需半导体基板302的表面设置P⁺型区域，就能够使正电极膜304A与P⁺型的半导体基板302欧姆接触。即，能够使正电极膜304A与P⁺型的半导体基板302直接接触来形成欧姆接合。因此，能够省去用于形成P⁺型区域的工序。

Ti/Al层叠膜是以Ti膜作为下层且以Al膜作为上层的膜。此外，Ti/TiN/AlCu层叠膜是从半导体基板302侧起依次将Ti膜(例如厚度

)、TiN膜(例如厚度

左右)以及AlCu膜(例如厚度

左右)层叠而成的膜。在使用这些层叠膜的情况下，半导体基板302的电阻率优选是5mΩ·cm～10mΩ·cm，n⁺型区域310的深度优选是0.2μm～0.7μm。

负电极膜303A与正电极膜304A之间被狭缝318分离。引出电极L301沿着从二极管单元D301经过二极管单元D303而到达负极焊盘305的直线，形成为直线状。同样地，引出电极L302沿着从二极管单元D302经过二极管单元D304而到达负极焊盘305的直线，形成为直线状。引出电极L301、L302在贯穿从n⁺型区域310至负极焊盘305的其间的部位，分别具有相同的宽度W1、W2，这些宽度W1、W2比单元连接部C301、C302、C303、C304的宽度宽。单元连接部C301～C304的宽度根据与引出电极L301、L302的引出方向正交的方向的长度来定义。引出电极L301、L302的前端部被整形成与n⁺型区域310的平面形状相匹配。引出电极L301、L302的基端部与负极焊盘305连接。狭缝318形成为对引出电极L301、L302添加边框。另一方面，正电极膜304A以隔开与大致恒定宽度的狭缝318相对应的间隔来包围负电极膜303A的方式，形成于绝缘膜315的表面。正电极膜304A一体地具有沿着元件形成面302a的长边方向延伸的梳齿状部分和由矩形区域形成的正极焊盘306。

负电极膜303A以及正电极膜304A被例如由氮化膜构成的钝化膜320(在图24中省略图示)覆盖着，还在钝化膜320上形成了聚酰亚胺等树脂膜321。以贯通钝化膜320以及树脂膜321的方式形成使负极焊盘305露出的焊盘开口322和使正极焊盘306露出的焊盘开口323。将外部连接电极303B、304B分别埋入到焊盘开口322、323中。钝化膜320以及树脂膜321构成保护膜，抑制或防止水分向引出电极L301、L302以及pn结区域311浸入，并且吸收来自外部的冲击等，有助于片状二极管301的耐用性的提高。

外部连接电极303B、304B可以在比树脂膜321的表面低的位置(靠近半导体基板302的位置)处具有表面，也可以从树脂膜321的表面突出，在比树脂膜321高的位置(远离半导体基板302的位置)处具有表面。图25中示出了外部连接电极303B、304B从树脂膜321的表面突出的例子。外部连接电极303B、304B例如可以由Ni/Pd/Au层叠膜构成，该Ni/Pd/Au层叠膜具有与电极膜303A、304A相连的Ni膜、形成在Ni膜上的Pd膜、以及形成在Pd膜上的Au膜。这样的层叠膜能够通过镀覆法来形成。

在各二极管单元D301～D304中，在p型的半导体基板302与n⁺型区域310之间形成pn结区域311，因此分别形成pn结二极管。并且，多个二极管单元D301～D304的n⁺型区域310共同与负电极303连接，二极管单元D301～D304的共同的p型区域、即P⁺型的半导体基板302共同与正电极304连接。由此，形成在半导体基板302上的多个二极管单元D301～D304全部被并联连接。

图28是表示片状二极管301的内部电结构的电路图。分别由二极管单元D301～D304构成的pn结二极管的负极侧通过负电极303而被共同连接，正极侧通过正电极304而被共同连接，从而全部被并联连接，由此，整体上起到1个二极管的作用。

根据该第1参考例的实施方式的结构，片状二极管301具有多个二极管单元D301～D304，各二极管单元D301～D304具有pn结区域311。pn结区域311按每个二极管单元D301～D304而分离。因此，片状二极管301的pn结区域311的周长、即半导体基板302中的n⁺型区域310的周长的总计(全长)变长。由此，由于能够避免pn结区域311的附近的电场的集中，实现该电场的分散，所以能够实现ESD耐量的提高。即，即使将片状二极管301形成得非常小的情况下，由于能够增大pn结区域311的总周长，所以能够兼顾片状二极管301的小型化和ESD耐量的确保。

图29是表示将形成在相同面积的半导体基板上的二极管单元设定为各种大小和/或各种数目，针对pn结区域的周长的总计(全长)不同的多个样品测量了ESD耐量的实验结果。根据该实验结果可知，pn结区域的周长越长，ESD耐量就越大。在半导体基板上形成了4个以上的二极管单元的情况下，能够实现超过8千伏的ESD耐量。

另外，在该第1参考例的实施方式中，引出电极L301、L302的宽度W1、W2在贯穿单元连接部C301～C304至负极焊盘305的其间的部位，都比单元连接部C301～C304的宽度宽。由此，能够增大允许电流量，并能够减少电迁移，提高针对大电流的可靠性。即，能够提供一种小型、ESD耐量大、且还确保了针对大电流的可靠性的片状二极管。

此外，在该第1参考例的实施方式中，通过直线状的共同的引出电极L301、L302，将在朝向负极焊盘305的直线上排列的多个二极管单元D301、D303和D302、D304连接到了负极焊盘305上。由此，能够使二极管单元D301～D304至负极焊盘305的引出电极的长度最小，所以能够进一步有效地减少电迁移。此外，由于能够在多个二极管单元D301、D303和D302、D304中共用一个引出电极L301和L302，所以能够形成多个二极管单元D301～D304来实现二极管接合区域(pn结区域311)的周长增加的同时，能够在半导体基板302上布置线宽宽的引出电极。由此，能够兼顾ESD耐量的进一步的提高和电迁移的减少，可进一步提高可靠性。

此外，由于引出电极L301、L302的端部以与n⁺型区域310的形状(多边形)相匹配的方式而形成为部分多边形形状，所以能够减小引出电极L301、L302的占有面积的同时与n⁺型区域310相连。

另外，在半导体基板302的一个表面、即元件形成面302a均形成有负极侧以及正极侧的外部连接电极303B、304B。因此，如图30所示，通过使元件形成面302a与安装基板325相对置，并借助焊料326将外部连接电极303B、304B焊接在安装基板325上，从而能够构成将片状二极管301以表面安装方式安装在安装基板325上的电路组件。即，能够提供倒装芯片连接型的片状二极管301，并能够通过使元件形成面302a与安装基板325的安装面相对置的倒装焊接，而是利用无引线接合法将片状二极管301与安装基板325连接。由此，能够减小片状二极管301在安装基板325上的占有空间。特别是，能够实现片状二极管301在安装基板325上的高度的降低。由此，能够有效地利用小型电子设备等的框体内的空间，有助于高密度安装以及小型化。

此外，在该第1参考例的实施方式中，在半导体基板302上形成有绝缘膜315，并经由形成于该绝缘膜315的接触孔316将引出电极L301、L302的单元连接部C301～C304与二极管单元D301～D304连接。并且，在接触孔316之外的区域，在绝缘膜315上配置负极焊盘305。即，在从pn结区域311的正上方偏离的位置处设置有负极焊盘305。此外，经由形成于绝缘膜315的接触孔317而将正电极膜304A与半导体基板302连接，在接触孔317之外的区域，在绝缘膜315上配置有正极焊盘306。正极焊盘306也处于从pn结区域311的正上方偏离的位置处。由此，在将片状二极管301安装于安装基板325时，能够避免对pn结区域311施加大的冲击。由此，由于能够避免pn结区域311的破坏，所以能够实现相对于外力的耐用性优异的片状二极管。此外，也可采用以下结构：不设置外部连接电极303B、304B，而是将负极焊盘305以及正极焊盘306分别作为负极外部连接部以及正极连接部，并与这些负极焊盘305以及正极焊盘306连接接合线。在该情况下，也能够避免因引线接合时的冲击而使pn结区域311受到破坏。

此外，在该第1参考例的实施方式中，正电极膜304A由AlSiCu膜构成。AlSiCu膜的功函数与p型半导体(特别是p型硅半导体)的功函数近似，因此能够在与P⁺型的半导体基板302之间形成良好的欧姆接合。于是，不必在P⁺型的半导体基板302形成用于欧姆接合的高杂质浓度扩散层。由此，制造工序变得简单，所以能够相应地降低生产性以及生产成本。作为能够在与p型半导体之间形成欧姆接合的电极膜，除此以外还可以应用AlSi电极膜材料，但是与该AlSi电极膜相比，AlSiCu电极膜能够提高可靠性。

此外，在该第1参考例的实施方式中，正电极膜304A可以是Ti/Al层叠膜或者Ti/TiN/AlCu层叠膜。若将这些层叠膜用作电极膜，则即使n⁺型区域310的深度是0.2μm～0.7μm，也能够防止该电极膜贯通n⁺型区域310而穿刺到P⁺型的半导体基板302。另一方面，Ti/Al层叠膜或Ti/TiN/AlCu层叠膜虽然很难在与p型半导体之间实现欧姆接触，但是在该第1参考例的实施方式中，半导体基板302的电阻率是5mΩ·cm～20mΩ·cm，比较低。因此，即使不在半导体基板302形成P⁺型扩散层，也能够在该层叠膜与P⁺型半导体基板302之间形成良好的欧姆接合。

另外，在该第1参考例的实施方式中，半导体基板302具有将角部309倒角的矩形形状。由此，能够抑制或防止片状二极管301的角部的碎屑(chipping)，所以能够提供一种外观不良情况较少的片状二极管301。

另外，在该第1参考例的实施方式中，由于在与半导体基板302的负极侧外部连接电极303B靠近的短边形成了表示阴极方向的凹部308，所以不必在半导体基板302的背面(与元件形成面302a相反的一侧的主面)标记负极标志。凹部308也能够在进行从晶片(原始基板)切出片状二极管301的加工的同时形成。此外，即使在片状二极管301的尺寸非常小而很难进行标记的情况下，也能够形成凹部308，从而表示负极的方向。因此，能够省去进行标记的工序，并且还能够对微小尺寸的片状二极管301赋予负极标志。

图31是用于说明片状二极管301的制造工序的一例的工序图。此外，图32(a)～(e)是表示上述第1参考例的实施方式的片状二极管的制造工序中途的结构的剖视图。此外，图33A以及图33B是表示图31的制造工序中途的结构的剖视图，表示了与图25相对应的切断面。图34是作为半导体基板302的原始基板的P⁺型半导体晶片W的俯视图，放大示出了一部分区域。

首先，准备作为半导体基板302的原始基板的P⁺型半导体晶片W。半导体晶片W的表面是元件形成面Wa，与半导体基板302的元件形成面302a相对应。在元件形成面Wa，以矩阵状排列设定与多个片状二极管301相对应的多个片状二极管区域301a。在相邻的片状二极管区域301a之间设置有边界区域380。边界区域380是具有大致恒定的宽度的带状区域，在正交的两个方向上延伸而形成为格子状。在对半导体晶片W进行必要的工序后，通过沿着边界区域380而切割半导体晶片W，从而得到多个片状二极管301。

对半导体晶片W执行的工序的一个例子如下。

首先，如图32(a)所示，在P⁺型的半导体晶片W的元件形成面Wa，形成由热氧化膜构成的绝缘膜315(S1)，并在该绝缘膜上形成抗蚀剂掩模(未图示)(S2)。通过使用了该抗蚀剂掩模的蚀刻，在绝缘膜315中形成与n⁺型区域310相对应的开口328(S3)。

接着，如图32(b)所示，在将抗蚀剂掩模剥离之后，根据需要，在从开口328露出的元件形成面Wa的整个面上形成用于抑制离子注入导致的损坏的热氧化膜332(S4)。接着，在从形成于绝缘膜315中的开口328露出的半导体晶片W的表层部，注入n型杂质离子(例如磷离子)(S5)。

接着，如图32(c)所示，根据需要，进一步在绝缘膜315上形成另外的抗蚀剂掩模(未图示)，这个另外的抗蚀剂掩模具有与比开口328宽的宽度的开口329相匹配的开口。通过隔着该抗蚀剂掩模的蚀刻，将热氧化膜332剥离，并使开口328变宽，从而成为开口329。然后，对开口329内的元件形成面Wa选择性地进行热氧化，形成热氧化膜331(S6)。该热氧化膜331不仅在元件形成面Wa的上方生长，还使半导体晶片W的元件形成面Wa附近的硅变质为氧化硅而在背面侧生长。由此，在元件形成面Wa形成与开口329连续的凹部319。之后，进行热处理(S7)，该热处理使导入至半导体晶片W的杂质离子活化。热处理能够实施推阱处理或RTA处理。优选，在使用电阻率为5mΩ·cm～20mΩ·cm的半导体基板302的情况下应用推阱处理，在使用电阻率为5mΩ·cm～10mΩ·cm的半导体基板302的情况下应用RTA处理。通过这种电阻率与处理方法的组合，通过前者的推阱处理能够良好地形成深度为0.7μm～3.0μm的n⁺型区域310，通过后者的RTA处理能够良好地形成深度为0.2μm～0.7μm的n⁺型区域310。另外，推阱处理以及RTA处理的条件(温度、时间)分别根据作为目标的n⁺型区域310的深度来选择即可。

接着，如图32(d)所示，在绝缘膜315上进一步形成另外的抗蚀剂掩模(S8)，这个另外的抗蚀剂掩模具有与接触孔316、317相匹配的开口。通过隔着该抗蚀剂掩模的蚀刻，在绝缘膜315中形成接触孔316、317(S9)。与此同时，选择性地去除热氧化膜331的一部分，将残留的部分形成为绝缘膜327。之后，剥离抗蚀剂掩模。

接着，如图32(e)所示，例如通过溅射法，在绝缘膜315上形成构成负电极303以及正电极304的电极膜(S10)。在该第1参考例的实施方式中，形成由AlSiCu形成的电极膜(例如厚度为

)。或者，也可以依次溅射Ti膜、TiN膜以及AlCu膜，形成由它们的层叠膜构成的电极膜。然后，在该电极膜上，形成具有与狭缝318相对应的开口图案的另外的抗蚀剂掩模(S11)，并通过隔着该抗蚀剂掩模的蚀刻(例如反应性离子蚀刻)，在电极膜中形成狭缝318(S12)。狭缝318的宽度可以是3μm左右。由此，上述电极膜被分离成负电极膜303A以及正电极膜304A。

接着，在剥离了抗蚀剂膜之后，例如通过CVD法来形成氮化膜等钝化膜320(S13)，进一步通过涂敷聚酰亚胺等来形成树脂膜321(S14)。例如，在涂敷赋予了感光性的聚酰亚胺，并以与焊盘开口323、324相对应的图案进行曝光之后，使该聚酰亚胺膜显影(S15)。由此，形成具有与焊盘开口323、324相对应的开口的树脂膜321。之后，根据需要，进行用于使树脂膜固化(cure)的热处理(S16)。然后，通过以树脂膜321作为掩模的干蚀刻(例如反应性离子蚀刻)，在钝化膜320中形成焊盘开口322、323(S17)。之后，在焊盘开口322、323内形成外部连接电极303B、304B(S18)。外部连接电极303B、304B的形成可通过镀覆(优选是非电解电镀)来进行。

接着，形成具有与边界区域380(参照图34)相匹配的格子状的开口的抗蚀剂掩模383(参照图33A)(S19)。隔着该抗蚀剂掩模383进行等离子蚀刻，由此，如图33A所示，将半导体晶片W从其元件形成面Wa开始蚀刻至规定的深度。由此，沿着边界区域380形成切断用的槽381(S20)。在剥离抗蚀剂掩模383之后，如图33B所示，将半导体晶片W从背面Wb起研磨至到达槽381的底部为止(S21)。由此，能够将多个片状二极管区域301a单片化，得到前述结构的片状二极管301。

如图34所示，用于在边界区域380形成槽381的抗蚀剂掩模383在与片状二极管区域301a的四角相连的位置处，具有向片状二极管区域301a的外侧凸出的弯曲形状的圆形形状部384。圆形形状部384形成为通过平滑的曲线连接了片状二极管区域301a的相邻的两条边。另外，用于在边界区域380形成槽381的抗蚀剂掩模383在与片状二极管区域301a的一个短边相连的位置处，具有朝向片状二极管区域301a的内侧凹陷的凹部385。因此，若通过以该抗蚀剂掩模383作为掩模来进行的等离子蚀刻而形成槽381，则槽381在与片状二极管区域301a的四角相连的位置处，具有向片状二极管区域301a的外侧凸出的弯曲形状的圆形形状部，在与片状二极管区域301a的一个短边相连的位置处，具有朝向片状二极管区域301a的内侧凹陷的凹部。因此，在形成用于从半导体晶片W切出片状二极管区域301a的槽381的工序中，能够同时将片状二极管301的四角的角部309整形为圆形形状，并且能够在一个短边(负极侧的短边)形成作为负极标志的凹部308。即，无需不追加专用的工序，就能够将角部309加工成圆形形状，并且能够形成作为负极标志的凹部308。

在该第1参考例的实施方式中，由于半导体基板302由p型半导体形成，所以即使不在半导体基板302上形成外延层，也能够实现稳定的特性。即，n型的半导体晶片其电阻率的面内偏差大，所以在使用n型半导体晶片时，需要在其表面形成电阻率的面内偏差小的外延层，并在该外延层形成杂质扩散层来形成pn结。这是因为，n型杂质的偏析系数小，所以在形成成为半导体晶片的基础的锭块(例如硅锭)时，在晶片的中心部与周边部，电阻率之差变大。相对于此，由于p型杂质的偏析系数比较大，所以p型半导体晶片的电阻率的面内偏差小。因此，通过使用p型半导体晶片，无需形成外延层，也能够从晶片的任意部位切出稳定特性的二极管。于是，通过使用P⁺型的半导体基板302，能够简化制造工序，并且能够降低制造成本。

此外，根据该第1参考例的实施方式，由于在热处理之前形成热氧化膜331(参照图32(c))，所以能够利用该热氧化时的热，减小半导体晶片W的表面部中的p型杂质的浓度。并且，所使用的半导体晶片W的电阻是5mΩ·cm～20mΩ·cm。因此，通过进行热处理使得n型杂质离子扩散至0.2μm～3.0μm的深度，并将该热处理时的热量提供给半导体晶片W，从而能够准确地将片状二极管301的齐纳电压控制为5.5V～7.0V。

特别是，在想要控制成上述范围的齐纳电压之中相对小的范围(5.5V～6.0V左右)的情况下，只要对电阻率为5mΩ·cm～10mΩ·cm的半导体基板302进行RTA处理即可。在该情况下，由于n⁺型区域310的深度大致为0.2μm～0.7μm，所以为了防止电极膜(负电极膜303A)向半导体基板302的穿刺，只要选择Ti/Al层叠膜或者Ti/TiN/AlCu层叠膜作为电极膜即可。

另一方面，在想要控制成上述范围的齐纳电压之中相对大的范围(6.0V～7.0V左右)的情况下，只要对电阻率为5mΩ·cm～20mΩ·cm的半导体基板302进行推阱处理即可。在该情况下，由于n⁺型区域310的深度大致为0.7μm～3.0μm，所以电极膜向半导体基板302穿刺的可能性变低。因此，只要选择容易与半导体基板302欧姆接触的AlSiCu电极膜作为电极膜即可。

另外，所谓齐纳电压是指例如在图35所示的片状二极管301的反方向的I-V曲线中，电流急剧上升时的电压Vz。

此外，在该第1参考例的实施方式中，由于通过离子注入来进行n型杂质的导入，所以如图36所示，在片状二极管301中，能够在n⁺型区域310，给出从半导体基板302的元件形成面302a到规定的深度连续减少的浓度分布。相反，在通过磷沉积导入了n型杂质的情况下，其浓度分布从元件形成面302a到规定的深度都是恒定的。

图37A是用于说明AlSiCu电极膜与P⁺型半导体基板的欧姆接触的图，示出了在P⁺型硅基板上形成了AlSiCu膜时的、P⁺型硅基板与AlSiCu膜之间的电压对电流特性。可知，电流与施加电压成正比，形成了良好的欧姆接触。根据该情况可知，通过将AlSiCu膜用作电极膜，不在P⁺型半导体基板形成高浓度区域也能够形成与P⁺型半导体基板欧姆接触的负电极膜以及正电极膜，由此能够简化制造工序。

此外，图37B是用于说明Ti/TiN/AlCu电极膜与P⁺型半导体基板的欧姆接触的图。在图37B中，为了进行比较，利用曲线390示出了由层叠膜构成形成在电阻率为25mΩ·cm的P⁺型硅基板上的电极膜时的相同特性，所述层叠膜是从基板表面起依次层叠Ti膜、TiN膜以及AlCu膜而得到的。可知，电压对电流特性没有形成线性的特性，不能得到欧姆接触。另一方面，由曲线391示出了在电阻率为5mΩ·cm的P⁺型硅基板上使电极膜接触时的电压对电流特性，该电极膜由从基板表面起依次层叠Ti膜、TiN膜以及AlCu膜而成的层叠膜构成。可知，在该情况下，电压对电流特性是线性的特性，得到了良好的欧姆接触。根据这些可知，即使在将Ti/TiN/AlCu电极膜用作电极膜的情况下，通过适当地选择P⁺型半导体基板的电阻率，也能够形成与P⁺型半导体基板欧姆接触的负电极膜以及正电极膜。

图38是用于说明与片状二极管301的齐纳电压(Vz)的调整相关的特征的图。即，示出了针对将片状二极管301构成为齐纳二极管时的齐纳电压调整的特征。更具体说明的话，在为了形成n⁺型区域310而将n型杂质(例如磷)导入至半导体基板302的表层部之后，进行使该导入的杂质活化的热处理(图32(c))。齐纳电压根据该热处理的温度以及时间发生变化。具体来说，在热处理时施加至半导体基板302的热量越多，则齐纳电压会变得越高。利用这种情况，能够调整齐纳电压。如根据图38所理解的那样，齐纳电压对热处理时的热量的依赖性大于对杂质剂量的依赖性。

图39是用于说明与齐纳电压(Vz)的调整相关的其他特征的图。具体来说，示出齐纳电压(Vz)相对于推阱处理条件的变化。曲线393、394示出在推阱处理前的元件形成面Wa形成了热氧化膜331(图32(c))时的齐纳电压。另一方面，曲线395、396示出了未形成热氧化膜而是在推阱处理前的元件形成面Wa形成了CVD膜时的齐纳电压。根据曲线393、394与曲线395、396之间的比较，在曲线393、394的形成了热氧化膜的情况下，齐纳电压对推阱处理条件(热量)的依赖性变小。即，因工序偏差导致的齐纳电压的变动幅度小，所以不能将例如推阱处理等热处理条件控制得适当，即使施加至半导体基板302的热量过多或过少，都能够将齐纳电压准确地控制为5.5～7.0V。认为这是因为，通过热氧化减小了半导体晶片W的表面部中的p型杂质的浓度。

图40(a)～(c)是用于说明漏电流对RTA处理条件的依赖性的I-V曲线。在图40(a)～(c)中，参照例1、2示出了如下的片状二极管：不是通过热氧化而是通过CVD来形成n⁺型区域310形成前的绝缘膜，然后通过推阱处理制作出的具有5.1V以及5.6V的齐纳电压的片状二极管。

基于图40(a)～(c)可知，在不进行RTA处理，或者进行了RTA处理但温度比较低的情况(950℃)下，与温度高的情况(1000℃以上)相比，漏电流更多。特别是，如图40(b)所示，在半导体基板302的电阻率低且没有进行RTA处理的情况下，产生较多的漏电流。即，根据这些图可知，RTA处理的温度越是高温，越能够抑制完成后的片状二极管的漏电流。

图41是表示作为使用了片状二极管的电子设备的一例的智能电话的外观的立体图。智能电话501构成为在扁平的长方体形状的框体502的内部容纳了电子部件。框体502在表面侧以及背面侧具有长方形形状的一对主面，该一对主面通过4个侧面而结合。在框体502的一个主面露出了由液晶面板或有机EL面板等构成的显示面板503的显示面。显示面板503的显示面构成触摸面板，提供使用者的输入界面。

显示面板503形成为占据框体502的一个主面的大部分的长方形形状。沿着显示面板503的一个短边来配置操作按钮504。在该第1参考例的实施方式中，多个(3个)操作按钮504沿着显示面板503的短边而被排列。使用者通过操作操作按钮504以及触摸面板，能够进行对智能电话501的操作，并能够调取必要的功能来执行。

在显示面板503的另外一个短边附近，配置有扬声器505。扬声器505提供电话功能的听筒，并且被用作用于再生音乐数据等的音响化组件。另一方面，在操作按钮504的附近，在框体502的一个侧面配置有麦克风506。麦克风506除了提供电话功能的话筒以外，还能够被用作用于录音的麦克风。

图42是表示容纳于框体502的内部的电子电路组件510的结构的示意性俯视图。电子电路组件510包括布线基板511和安装于布线基板511的安装面的电路部件。多个电路部件包括多个集成电路元件(IC)512-520和多个芯片部件。多个IC包括：传送处理IC512、单频段TV接收IC513、GPS接收IC514、FM调谐器IC515、电源IC516、闪存517、微型计算机518、电源IC519以及基带IC520。多个芯片部件包括：片状电感器521、525、535；片状电阻器522、524、533；片状电容器527、530、534；以及片状二极管528、531。这些芯片部件例如通过倒装芯片接合而被安装在布线基板511的安装面上。能够在片状二极管528、531中应用前述的第1参考例的实施方式的片状二极管。

传送处理IC512生成针对显示面板503的显示控制信号，并且内置有用于接收来自显示面板503的表面的触摸面板的输入信号的电子电路。为了与显示面板503进行连接，与传送处理IC512连接了挠性布线509。

单频段TV接收IC513内置有构成接收机的电子电路，该接收机用于接收单频段广播(将便携式设备作为接收对象的地面数字电视广播)的电波。在单频段TV接收IC513的附近，配置有多个片状电感器521和多个片状电阻器522。单频段TV接收IC513、片状电感器521以及片状电阻器522构成单频段广播接收电路523。片状电感器521以及片状电阻器522分别具有准确地匹配的电感以及电阻，向单频段广播接收电路523提供高精度的电路常数。

GPS接收IC514内置有接收来自GPS卫星的电波并输出智能电话501的位置信息的电子电路。

FM调谐器IC515与在其附近安装在布线基板511上的多个片状电阻器524以及多个片状电感器525一起构成FM广播接收电路526。片状电阻器524以及片状电感器525分别具有准确地匹配的电阻值以及电感，向FM广播接收电路526提供高精度的电路常数。

在电源IC516的附近，将多个片状电容器527以及多个片状二极管528安装于布线基板511的安装面。电源IC516与片状电容器527以及片状二极管528一起构成电源电路529。

闪存517是用于记录操作系统程序、在智能电话501的内部生成的数据、通过通信功能从外部取得的数据以及程序等的存储装置。

微型计算机518内置有CPU、ROM以及RAM，是通过执行各种运算处理来实现智能电话501的多个功能的运算处理电路。更具体来说，通过微型计算机518的工作，实现图像处理、各种应用程序的运算处理。

在电源IC519的附近，将多个片状电容器530以及多个片状二极管531安装于布线基板511的安装面。电源IC519与片状电容器530以及片状二极管531一起构成电源电路532。

在基带IC520的附近，将多个片状电阻器533、多个片状电容器534以及多个片状电感器535安装于布线基板511的安装面。基带IC520与片状电阻器533、片状电容器534以及片状电感器535一起构成基带通信电路536。基带通信电路536提供用于电话通信以及数据通信的通信功能。

通过这样的结构，将被电源电路529、532适当调整的电力提供给传送处理IC512、GPS接收IC514、单频段广播接收电路523、FM广播接收电路526、基带通信电路536、闪存517以及微型计算机518。微型计算机518响应于经由传送处理IC512输入的输入信号来进行运算处理，从传送处理IC512向显示面板503输出显示控制信号来使显示面板503进行各种显示。

若通过触摸面板或操作按钮504的操作而指示了单频段广播的接收，则通过单频段广播接收电路523的工作来接收单频段广播。并且，将接收到的图像输出至显示面板503，由微型计算机518执行用于从扬声器505输出接收到的声音的运算处理。

此外，当需要智能电话501的位置信息时，微型计算机518获取GPS接收IC514输出的位置信息，执行使用了该位置信息的运算处理。

另外，若通过触摸面板或操作按钮504的操作而输入了FM广播接收指令，则微型计算机518启动FM广播接收电路526，执行用于从扬声器505输出接收到的声音的运算处理。

闪存517是为了存储通过通信获取到的数据、通过微型计算机518的运算、来自触摸面板的输入而生成的数据而使用的。微型计算机518根据需要，向闪存517写入数据，或从闪存517读出数据。

电话通信或数据通信的功能通过基带通信电路536来实现。微型计算机518对基带通信电路536进行控制，进行用于收发声音或数据的处理。

以上，说明了本发明的第1参考例的实施方式，但是本发明也能够进一步由其他的方式来实施。例如，在前述的第1参考例的实施方式中，虽然示出了在半导体基板上形成了4个二极管单元的例子，但是可以在半导体基板上形成2个或3个二极管单元，也可以形成4个以上的二极管单元。此外，也可以形成1个二极管单元。

此外，在前述的第1参考例的实施方式中，虽然示出了pn结区域在俯视时是正八边形的例子，但是也可以将pn结区域形成为边的数目为3个以上的任意的多边形形状，也可以将它们的平面形状设为圆形、椭圆形。在将pn结区域的形状设为多边形形状的情况下，这些区域也可以不是正多边形形状，也可以由边的长度为2种以上的多边形来形成这些区域。另外，pn结区域不一定是形成为相同的大小，也可以是分别具有不同大小的接合区域的多个二极管单元混合存在于半导体基板上。另外，形成在半导体基板上的pn结区域的形状不一定是1种，也可以是2种以上的形状的pn结区域混合存在于半导体基板上。

另外，根据该第1参考例的实施方式的内容，在权利要求书所记载的发明以外，还能够提取出如下的特征。

(项1)一种片状二极管，是齐纳电压Vz为5.5V～7.0V的片状二极管，该片状二极管包括：半导体基板，具有5mΩ·cm～20mΩ·cm的电阻率；扩散层，形成于上述半导体基板的表面，且在该扩散层与上述半导体基板之间形成二极管接合区域；上述扩散层相对于上述半导体基板的上述表面具有0.2μm～3.0μm的深度。

(项2)在项1记载的片状二极管中，上述二极管接合区域是pn结区域。

通过该结构，能够提供一种pn结型的片状二极管。

(项3)在项2记载的片状二极管中，上述半导体基板由p型半导体基板构成，上述扩散层是在与上述p型半导体基板之间形成上述pn结区域的n型扩散层。

根据该结构，由于半导体基板由p型半导体基板构成，所以即使不在半导体基板上形成外延层，也能够实现稳定的特性。即，n型的半导体晶片由于电阻率的面内偏差大，所以需要在表面形成电阻率的面内偏差小的外延层，并在该外延层形成杂质扩散层来形成pn结。相对于此，p型半导体晶片由于面内偏差小，所以无需形成外延层，也能够从晶片的任意部位切出稳定特性的二极管。于是，通过使用p型半导体基板，能够简化制造工序，并且能够降低制造成本。

(项4)在项3记载的片状二极管中，还包括与上述n型扩散层电连接的负电极和与上述p型半导体基板电连接的正电极，上述n型扩散层的上述深度为0.7μm～3.0μm，上述负电极以及上述正电极包括与上述p型半导体基板相连且由AlSiCu形成的电极膜。

AlSiCu的功函数与p型半导体(特别是p型硅半导体)的功函数近似。因此，AlSiCu电极膜能够在与p型半导体之间形成良好的欧姆接合。于是，不必在p型半导体基板形成用于欧姆接合的高杂质浓度扩散层。由此，由于制造工序变得更加简单，所以能够相应地降低生产性以及生产成本。作为能够在与p型半导体之间形成欧姆接合的电极膜，除此以外，虽然也能够应用AlSi电极膜材料，但是与该AlSi电极膜相比，AlSiCu电极膜更能够提高可靠性。此外，由于n型扩散层的深度为0.7μm～3.0μm，所以在AlSiCu的成膜后，能够防止该AlSiCu电极膜贯通n型扩散层而穿刺到p型半导体基板。

(项5)在项3记载的片状二极管中，还包括与上述n型扩散层电连接的负电极和与上述p型半导体基板电连接的正电极，上述n型扩散层的上述深度为0.2μm～0.7μm，上述负电极以及上述正电极包括与上述p型半导体基板相连且由Ti/Al层叠膜或Ti/TiN/AlCu层叠膜构成的电极膜。

根据该结构，由于负电极是由Ti/Al层叠膜或Ti/TiN/AlCu层叠膜构成的电极膜，所以即使n型扩散层的深度为0.2μm～0.7μm，也能够防止该电极膜贯通n型扩散层而穿刺到p型半导体基板。另一方面，Ti/Al层叠膜或Ti/TiN/AlCu层叠膜虽然很难与p型半导体进行欧姆接触，但是在本发明中，半导体基板的电阻率为5mΩ·cm～20mΩ·cm。因此，即使不在p型半导体基板形成P⁺型扩散层，也能够在该层叠膜(正电极)与p型半导体基板之间形成良好的欧姆接合。

(项6)在项1～5中任一项记载的片状二极管中，还包括绝缘膜，该绝缘膜覆盖上述半导体基板的上述表面，且形成了使上述扩散层选择性地露出的接触孔，在上述扩散层形成与上述接触孔连续的凹部。

(项7)在项6记载的片状二极管中，还包括选择性地形成于上述凹部的周边部的凹部绝缘膜。

(项8)在项7记载的片状二极管中，上述凹部绝缘膜形成为横穿上述凹部与上述接触孔之间的边界。

(项9)在项1～8中任一项记载的片状二极管中，上述扩散层具有从上述半导体基板的上述表面起至规定的深度为止连续减少的浓度分布。

(项10)在项1～9中任一项记载的片状二极管中，上述半导体基板的上述表面具有将角部倒角了的矩形形状。

根据该结构，由于能够抑制或防止片状二极管的角部的碎屑(chipping)，所以能够提供一种外观不良较少的片状二极管。

(项11)在项10记载的片状二极管中，在上述矩形形状的一边的中途部分，形成表示阴极方向的凹部。

根据该结构，由于在矩形形状的半导体基板的一边形成有表示阴极方向的凹部，所以不必在半导体基板的表面形成通过标记等来表示阴极方向的标志(负极标志)。上述这样的凹部能够在进行从晶片(原始基板)切出片状二极管的加工时同时形成。此外，在片状二极管的尺寸非常小而很难进行标记的情况下，也能够形成该凹部。因此，能够省去用于标记的工序，并且即使对微小尺寸的片状二极管也能够附加表示阴极方向的记号。

(项12)一种电路组件，包括安装基板和安装于上述安装基板的项1～11中任一项记载的片状二极管。

通过该结构，能够提供一种具备将齐纳电压Vz准确地控制为5.5V～7.0V的片状二极管的电路组件。

(项13)在项12记载的电路组件中，上述片状二极管通过无引线接合法而与上述安装基板连接。

通过该结构，由于能够减小片状二极管在安装基板上的占有空间，所以有助于电子部件的高密度安装。

(项14)一种电子设备，包括项12或13记载的电路组件和容纳了上述电路组件的框体。

通过该结构，能够提供一种具备将齐纳电压Vz准确地控制为5.5V～7.0V的片状二极管的电子设备。

(项15)一种齐纳电压Vz为5.5V～7.0V的片状二极管的制造方法，包括：在具有5mΩ·cm～20mΩ·cm的电阻率的半导体基板的表面，选择性地导入杂质的工序；以至少覆盖导入了上述杂质的区域的方式在上述半导体基板的上述表面形成热氧化膜的工序；在由上述热氧化膜覆盖了上述半导体基板的上述表面的状态下实施热处理来使上述杂质扩散，从而形成扩散层的工序，该扩散层在与上述半导体基板之间形成二极管接合区域、且相对于上述半导体基板的上述表面具有0.2μm～3.0μm的深度。

通过该方法，能够制造项1的片状二极管。并且，根据该方法，通过在热处理之前形成热氧化膜，能够减小半导体基板的表面部中的杂质(n型杂质或p型杂质)的浓度。并且，所使用的半导体基板的电阻率为5mΩ·cm～20mΩ·cm。因此，进行热处理使得杂质扩散至0.2μm～3.0μm的深度，并将该热处理时的热量提供给半导体基板，从而能够将片状二极管的齐纳电压Vz准确地控制为5.5V～7.0V。

(项16)在项15记载的片状二极管的制造方法中，导入上述杂质的工序包括：在上述半导体基板的上述表面，形成形成有使该表面选择性地露出的接触孔的绝缘膜，经由该接触孔导入上述杂质的工序；形成上述热氧化膜的工序包括：对上述接触孔内的上述半导体基板的上述表面选择性地进行热氧化，使上述热氧化膜在上述半导体基板的背面侧也生长，从而在上述半导体基板形成与上述接触孔连续的凹部的工序。

(项17)在项15或16记载的片状二极管的制造方法中，上述半导体基板由p型半导体基板构成，导入上述杂质的工序包括将n型杂质以离子注入的方式注入至上述半导体基板的上述表面的工序。

(项18)在项15～17中任一项记载的片状二极管的制造方法中，形成上述扩散层的工序包括对上述半导体基板实施推阱处理以使上述扩散层的深度变成0.7μm～3.0μm的工序。

(项19)在项15～17中任一项记载的片状二极管的制造方法中，形成上述扩散层的工序包括对上述半导体基板实施RTA(Rapid Thermal Annealing)处理以使上述扩散层的深度变成0.2μm～0.7μm的工序。

<本发明的第2参考例的实施方式>

以下，参照附图来详细地说明本发明的第2参考例的实施方式。

图43是本发明的第2参考例的一实施方式涉及的片状二极管的立体图，图44是其俯视图，图45是图44的E-E线处的剖视图。另外，图46是图43的F-F处的剖视图。

片状二极管401包括：P⁺型的半导体基板402(例如硅基板)；形成于半导体基板402的多个二极管单元D401～D404；以及将这些多个二极管单元D401～D404并联连接的负电极403以及正电极404。

半导体基板402的电阻率是10mΩ·cm～30mΩ·cm。

半导体基板402包括一对主面402a、402b和与该一对主面402a、402b正交的多个侧面402c，上述一对主面402a、402b之中的一个主面(主面402a)被作为元件形成面。以下，将该主面402a称为“元件形成面402a”。元件形成面402a在俯视时是矩形，例如，长边方向的长度L可以是0.4mm左右，短边方向的长度W可以是0.2mm左右。此外，片状二极管401的整体厚度T可以是0.1mm左右。在元件形成面402a的两端部配置负电极403的外部连接电极403B和正电极404的外部连接电极404B。在这些外部连接电极403B、404B之间的元件形成面402a设置二极管单元区域407。

在与元件形成面402a的一个短边(在该第2参考例的实施方式中，是靠近负极侧外部连接电极403B的短边)相连的一个侧面402c，形成有在半导体基板402的厚度方向上延伸且被切开的凹部408。在该第2参考例的实施方式中，凹部408遍及半导体基板402的整个厚度方向而延伸。在俯视时，凹部408从元件形成面402a的一个短边向内部凹陷，在该第2参考例的实施方式中，具有朝向元件形成面402a的内部而宽度变窄的梯形形状。当然，该平面形状是一个例子，可以是矩形形状，可以是三角形形状，也可以是部分圆状(例如圆弧形状)等凹形弯曲形状。凹部408表示片状二极管401的朝向(芯片方向)。更具体来说，凹部408提供了表示负极侧外部连接电极403B的位置的负极标志。由此，成为了在安装片状二极管401时能够根据其外观来掌握极性的结构。

半导体基板402在与4个侧面402c之中彼此相邻的一对侧面的交叉部相对应的四角处，具有4个角部409。在该第2参考例的实施方式中，该4个角部409被整形成圆形形状。在从元件形成面402a的法线方向进行观察的俯视下，角部409形成向外侧凸出的平滑的弯曲面。由此，成为了能够抑制片状二极管401的制造工序和安装时的碎屑的结构。

在该第2参考例的实施方式中，二极管单元区域407形成为矩形。在二极管单元区域407内，配置有多个二极管单元D401～D404。在该第2参考例的实施方式中，多个二极管单元D401～D404被设置为4个，沿着半导体基板402的长边方向以及短边方向，以等间隔二维地排列成矩阵状。

图47是去掉负电极403、正电极404以及形成在其上的结构来表示半导体基板402的表面(元件形成面402a)的结构的俯视图。在二极管单元D401～D404的各区域内，分别在P⁺型的半导体基板402的表层区域形成n⁺型区域410。n⁺型区域410按各个二极管单元而分离。由此，二极管单元D401～D404分别具有按每个二极管单元而分离的pn结区域411。

在该第2参考例的实施方式中，多个二极管单元D401～D404形成为相等的大小以及相等的形状，具体来说，形成为矩形形状，且在各二极管单元的矩形区域内形成多边形形状的n⁺型区域410。在该第2参考例的实施方式中，n⁺型区域410形成为正八边形，且具有分别沿着形成二极管单元D401～D404的矩形区域的4边的4个边、和分别与二极管单元D401～D404的矩形区域的4个角部相对置的另外4个边。

如图45以及图46所示，各n⁺型区域410的最深部的深度距元件形成面402a是2μm～3μm。此外，在半导体基板402的元件形成面402a，形成由氧化膜构成的绝缘膜415(在图44中省略图示)。在绝缘膜415中形成使二极管单元D401～D404各自的n⁺型区域410的表面露出的接触孔416(负极接触孔)和使元件形成面402a露出的接触孔417(正极接触孔)。在n⁺型区域410的表面，与该接触孔416连续地形成凹部419。凹部419其整体形成在n⁺型区域410的内部区域，其侧面与接触孔416的侧面无高低差地平滑地连续。因此，凹部419以及接触孔416的组合形成具有无高低差的平滑的侧面的一个孔。并且，在该孔的周边部(凹部419的周边部)形成作为凹部绝缘膜的绝缘膜427。绝缘膜427由氧化膜构成，在该第2参考例的实施方式中，绝缘膜427按照使凹部419的底面中央露出的方式沿着凹部419的边而形成为环状。此外，绝缘膜427形成为横穿凹部419与接触孔416之间的边界，其一部分(上部)比元件形成面402a更向上方突出。

在绝缘膜415的表面形成负电极403以及正电极404。负电极403包括形成于绝缘膜415的表面的负电极膜403A和与负电极膜403A接合的外部连接电极403B。负电极膜403A具有：与多个二极管单元D401、D403连接的引出电极L401；与多个二极管D402、D404连接的引出电极L402；以及与引出电极L401、L402(负极引出电极)一体地形成的负极焊盘405。负极焊盘405在元件形成面402a的一个端部形成为矩形。将外部连接电极403B与该负极焊盘405连接。这样，外部连接电极403B与引出电极L401、L402共同连接。负极焊盘405以及外部连接电极403B构成负电极403的外部连接部(负极外部连接部)。

正电极404包括形成于绝缘膜415的表面的正电极膜404A和与正电极膜404A接合的外部连接电极404B。正电极膜404A与P⁺型的半导体基板402连接，且在元件形成面402a的一个端部附近具有正极焊盘406。正极焊盘406在正电极膜404A中由配置于元件形成面402a的一个端部的区域形成。将外部连接电极404B与该正极焊盘406连接。正极焊盘406以及外部连接电极404B构成正电极404的外部连接部(正极外部连接部)。在正电极膜404A中，正极焊盘406以外的区域是从正极接触孔417引出的正极引出电极。

引出电极L401从绝缘膜415的表面进入到二极管单元D401、D403的接触孔416以及凹部419内，在各凹部419内与二极管单元D401、D403的各n⁺型区域410欧姆接触。在引出电极L401中，在接触孔416内与二极管单元D401、D403连接的部分构成单元连接部C401、C403。同样地，引出电极L402从绝缘膜415的表面进入到二极管单元D402、D404的接触孔416以及凹部419内，在各凹部419内与二极管单元D402、D404的各n⁺型区域410欧姆接触。在引出电极L402中，在接触孔416内与二极管单元D402、D404连接的部分构成单元连接部C402、C404。正电极膜404A从绝缘膜415的表面向接触孔417的内部延伸，在接触孔417内与P⁺型的半导体基板402欧姆接触。在该第2参考例的实施方式中，负电极膜403A以及正电极膜404A由相同的材料形成。

在该第2参考例的实施方式中，使用AlSiCu膜作为电极膜。若使用AlSiCu膜，则无需在半导体基板402的表面设置P⁺型区域，也能够使正电极膜404A与P⁺型的半导体基板402欧姆接触。即，能够使正电极膜404A与P⁺型的半导体基板402直接接触来形成欧姆接合。因此，能够省去用于形成P⁺型区域的工序。

负电极膜403A与正电极膜404A之间被狭缝418分离。引出电极L401沿着从二极管单元D401经过二极管单元D403而到达负极焊盘405的直线，形成为直线状。同样地，引出电极L402沿着从二极管单元D402经过二极管单元D404而到达负极焊盘405的直线，形成为直线状。引出电极L401、L402在n⁺型区域410至负极焊盘405的其间的部位分别具有相同的宽度W1、W2，这些宽度W1、W2比单元连接部C401、C402、C403、C404的宽度宽。单元连接部C401～C404的宽度根据与引出电极L401、L402的引出方向正交的方向的长度来定义。引出电极L401、L402的前端部被整形成与n⁺型区域410的平面形状相匹配。引出电极L401、L402的基端部与负极焊盘405连接。狭缝418形成为对引出电极L401、L402添加边框。另一方面，正电极膜404A以隔开与大致恒定宽度的狭缝418相对应的间隔来包围负电极膜403A的方式形成于绝缘膜415的表面。正电极膜404A一体地具有沿着元件形成面402a的长边方向延伸的梳齿状部分和由矩形区域形成的正极焊盘406。

负电极膜403A以及正电极膜404A被例如由氮化膜构成的钝化膜420(在图44中省略了图示)覆盖着，进一步在钝化膜420上形成了聚酰亚胺等树脂膜421。以贯通钝化膜420以及树脂膜421的方式，形成使负极焊盘405露出的焊盘开口422和使正极焊盘406露出的焊盘开口423。将外部连接电极403B、404B分别埋入到焊盘开口422、423。钝化膜420以及树脂膜421构成保护膜，抑制或防止水分向引出电极L401、L402以及pn结区域411浸入，并且吸收来自外部的冲击等，有助于片状二极管401的耐用性的提高。

外部连接电极403B、404B可以在比树脂膜421的表面更低的位置(靠近半导体基板402的位置)处具有表面，也可以从树脂膜421的表面突出，在比树脂膜421高的位置(远离半导体基板402的位置)处具有表面。图45示出了外部连接电极403B、404B从树脂膜421的表面突出的例子。外部连接电极403B、404B例如可以由Ni/Pd/Au层叠膜构成，该Ni/Pd/Au层叠膜具有与电极膜403A、404A相连的Ni膜、形成在Ni膜上的Pd膜以及形成在Pd膜上的Au膜。这样的层叠膜能够通过镀覆法来形成。

在各二极管单元D401～D404中，在P⁺型的半导体基板402与n⁺型区域410之间形成pn结区域411，因此分别形成了pn结二极管。并且，多个二极管单元D401～D404的n⁺型区域410共同与负电极403连接，二极管单元D401～D404的共同的p型区域、即P⁺型的半导体基板402共同与正电极404连接。由此，形成在半导体基板402上的多个二极管单元D401～D404全部被并联连接。

图48是表示片状二极管401的内部电结构的电路图。分别由二极管单元D401～D404构成的pn结二极管中，负极侧通过负电极403而被共同连接，正极侧通过正电极404而被共同连接，从而全部被并联连接，由此整体上起到1个二极管的作用。

根据该第2参考例的实施方式的结构，片状二极管401具有多个二极管单元D401～D404，各二极管单元D401～D404具有pn结区域411。pn结区域411按每个二极管单元D401～D404而分离。因此，片状二极管401的pn结区域411的周长、即半导体基板402中的n⁺型区域410的周长的总计(全长)变长。由此，由于能够避免pn结区域411附近的电场的集中，实现该电场的分散，所以能够实现ESD耐量的提高。即，即使将片状二极管401形成得非常小的情况下，由于能够增大pn结区域411的总周长，所以能够兼顾片状二极管401的小型化和ESD耐量的确保。

图49是表示将形成在相同面积的半导体基板上的二极管单元设定为各种大小和/或各种数目，针对pn结区域的周长的总计(全长)不同的多个样品测量了ESD耐量的实验结果。根据该实验结果可知，pn结区域的周长越长，ESD耐量就越大。在半导体基板上形成了4个以上的二极管单元的情况下，能够实现超过8千伏的ESD耐量。

另外，在该第2参考例的实施方式中，引出电极L401、L402的宽度W1、W2在单元连接部C401～C404至负极焊盘405的其间的部位都比单元连接部C401～C404的宽度宽。由此，能够增大允许电流量，并能够减少电迁移，提高针对大电流的可靠性。即，能够提供一种小型、ESD耐量大、且也确保了针对大电流的可靠性的片状二极管。

此外，在该第2参考例的实施方式中，通过直线状的共同的引出电极L401、L402，将排列在朝向负极焊盘405的直线上的多个二极管单元D401、D403和D402、D404与负极焊盘405连接。由此，能够使从二极管单元D401～D404至负极焊盘405的引出电极的长度最小，所以能够进一步有效地减少电迁移。此外，由于能够在多个二极管单元D401、D403和D402、D404中共用一个引出电极L401和L402，所以能够形成多个二极管单元D401～D404来实现二极管接合区域(pn结区域411)的周长增加的同时，在半导体基板402上能够布置线宽宽的引出电极。由此，能够兼顾ESD耐量的进一步提高和电迁移的减少，可进一步提高可靠性。

此外，由于引出电极L401、L402的端部形成为部分多边形形状，使得与n⁺型区域410的形状(多边形)相匹配，所以能够减小引出电极L401、L402的占有面积的同时与n⁺型区域410连接。

另外，在半导体基板402的一个表面、即元件形成面402a均形成有负极侧以及正极侧的外部连接电极403B、404B。因此，如图50所示，通过使元件形成面402a与安装基板425相对置，借助焊料426将外部连接电极403B、404B焊接在安装基板425上，从而能够构成将片状二极管401以表面安装方式安装在安装基板425上的电路组件。即，能够提供倒装芯片连接型的片状二极管401，并能够通过使元件形成面402a与安装基板425的安装面相对置的倒装焊接，利用无引线接合法来将片状二极管401与安装基板425相连接。由此，能够减小片状二极管401在安装基板425上的占有空间。特别地，能够实现片状二极管401在安装基板425上的高度的降低。由此，能够有效地利用小型电子设备等的框体内的空间，有助于高密度安装以及小型化。

此外，在该第2参考例的实施方式中，在半导体基板402上形成绝缘膜415，并经由形成于该绝缘膜415的接触孔416，将引出电极L401、L402的单元连接部C401～C404与二极管单元D401～D404连接。并且，在接触孔416之外的区域中，在绝缘膜415上配置负极焊盘405。即，在从pn结区域411的正上方偏离的位置处，设置有负极焊盘405。此外，经由形成于绝缘膜415的接触孔417，将正电极膜404A与半导体基板402连接，在接触孔417之外的区域，在绝缘膜415上配置有正极焊盘406。正极焊盘406也是处于从pn结区域411的正上方偏离的位置处。由此，在将片状二极管401安装于安装基板425时，能够避免对pn结区域411施加大的冲击。由此，能够避免pn结区域411的破坏，所以能够实现相对于外力的耐用性优异的片状二极管。此外，也能够采用以下结构：不设置外部连接电极403B、404B，而是将负极焊盘405以及正极焊盘406分别作为负极外部连接部以及正极连接部，并对这些负极焊盘405以及正极焊盘406连接接合线。在该情况下，也能够避免因引线接合时的冲击而破坏pn结区域411。

此外，在该第2参考例的实施方式中，正电极膜404A由AlSiCu膜构成。AlSiCu膜的功函数与p型半导体(特别是p型硅半导体)的功函数近似，因此能够在与P⁺型的半导体基板402之间形成良好的欧姆接合。于是，不必在P⁺型的半导体基板402形成用于欧姆接合的高杂质浓度扩散层。由此，由于制造工序变得简单，所以能够相应地降低生产性以及生产成本。作为能够在与p型半导体之间形成欧姆接合的电极膜，除此以外，虽然还能够应用AlSi电极膜材料，但是与该AlSi电极膜相比，AlSiCu电极膜更能够提高可靠性。

另外，在该第2参考例的实施方式中，半导体基板402具有将角部409倒角了的矩形形状。由此，由于能够抑制或防止片状二极管401的角部的碎屑(chipping)，所以能够提供一种外观不良较少的片状二极管401。

另外，在该第2参考例的实施方式中，由于在与半导体基板402的负极侧外部连接电极403B靠近的短边形成有表示阴极方向的凹部408，所以不必在半导体基板402的背面(与元件形成面402a相反的一侧的主面)标记负极标志。凹部408也能够在进行从晶片(原始基板)切出片状二极管401的加工时同时形成。此外，即使片状二极管401的尺寸非常小而很难进行标记的情况下，也能够形成凹部408来显示负极的方向。因此，能够省去用于标记的工序，且还能够对微小尺寸的片状二极管401赋予负极标志。

图51是用于说明片状二极管401的制造工序的一例的工序图。此外，图52(a)～(d)是表示上述第2参考例的实施方式的片状二极管的制造工序中途的结构的剖视图。此外，图53A以及图53B是表示图51的制造工序中途的结构的剖视图，示出了与图45相对应的切断面。图54是作为半导体基板402的原始基板的P⁺型半导体晶片W的俯视图，放大示出了一部分区域。

首先，准备作为半导体基板402的原始基板的P⁺型半导体晶片W。半导体晶片W的表面是元件形成面Wa，与半导体基板402的元件形成面402a相对应。在元件形成面Wa，以矩阵状排列设定了与多个片状二极管401相对应的多个片状二极管区域401a。在相邻的片状二极管区域401a之间设置有边界区域480。边界区域480是具有大致恒定的宽度的带状区域，在正交的两个方向上延伸而形成为格子状。在对半导体晶片W进行必要的工序后，通过沿着边界区域480切割半导体晶片W，从而得到多个片状二极管401。

对半导体晶片W执行的工序的一个例子如下。

首先，如图52(a)所示，在P⁺型半导体晶片W的元件形成面Wa，形成由热氧化膜构成的绝缘膜415(S1)，并在其上形成抗蚀剂掩模(未图示)(S2)。通过使用了该抗蚀剂掩模的蚀刻，在绝缘膜415中形成与n⁺型区域410相对应的开口428(S3)。另外，在剥离抗蚀剂掩模之后，将n型杂质导入至从形成于绝缘膜415的开口428露出的半导体晶片W的表层部(S4)。n型杂质的导入通过在表面堆积作为n型杂质的磷的工序(所谓磷沉积)来进行。所谓磷沉积是指以下的处理：将半导体晶片W送入扩散炉内，通过使POCl₃气体在扩散路径内流过而进行的热处理，在绝缘膜415的开口428内露出的半导体晶片W的表面上堆积磷。

接着，如图52(b)所示，根据需要，在绝缘膜415上形成具有与宽度比开口428宽的开口429相匹配的开口的另外的抗蚀剂掩模。通过隔着该抗蚀剂掩模的蚀刻，开口428变宽而成为开口429。然后，对开口429内的元件形成面Wa选择性地进行热氧化，形成热氧化膜431(S5)。该热氧化膜431不仅在元件形成面Wa的上方生长，还使半导体晶片W的元件形成面Wa附近的硅变质为氧化硅而在背面侧生长。由此，在元件形成面Wa，形成与开口429连续的凹部419。之后，进行用于使导入至半导体晶片W的杂质离子活化的热处理(推阱处理)(S6)。推阱处理的条件(温度、时间)根据作为目标的n⁺型区域410的深度来选择即可。由此，在半导体晶片W的表层部形成n⁺型区域410。

接着，如图52(c)所示，在绝缘膜415上形成具有与接触孔416、417相匹配的开口的另外的抗蚀剂掩模(S7)。通过隔着该抗蚀剂掩模的蚀刻，在绝缘膜415中形成接触孔416、417(S8)。与此同时，选择性地去除热氧化膜431的一部分，将残留的部分形成为绝缘膜427。之后，剥离抗蚀剂掩模。

接着，如图52(d)所示，例如通过溅射法，在绝缘膜415上形成构成负电极403以及正电极404的电极膜(S9)。在该第2参考例的实施方式中，形成由AlSiCu形成的电极膜(例如厚度为

)。然后，在该电极膜上，形成具有与狭缝418相对应的开口图案的另外的抗蚀剂掩模(S10)，并通过隔着该抗蚀剂掩模的蚀刻(例如反应性离子蚀刻)，在电极膜中形成狭缝418(S11)。狭缝418的宽度可以是3μm左右。由此，上述电极膜被分离成负电极膜403A以及正电极膜404A。

接着，在剥离抗蚀剂膜之后，例如通过CVD法来形成氮化膜等钝化膜420(S12)，进一步地，通过涂敷聚酰亚胺等来形成树脂膜421(S13)。例如，在涂敷赋予了感光性的聚酰亚胺并以与焊盘开口423、424相对应的图案进行曝光之后，使该聚酰亚胺膜显影(S14)。由此，形成具有与焊盘开口423、424相对应的开口的树脂膜421。之后，根据需要，进行用于使树脂膜固化(cure)的热处理(S15)。然后，通过以树脂膜421作为掩模的干蚀刻(例如反应性离子蚀刻)，在钝化膜420中形成焊盘开口422、423(S16)。之后，在焊盘开口422、423内形成外部连接电极403B、404B(S17)。外部连接电极403B、404B的形成可通过镀覆(优选是非电解电镀)来进行。

接着，形成具有与边界区域480(参照图54)相匹配的格子状的开口的抗蚀剂掩模483(参照图53A)(S18)。隔着该抗蚀剂掩模483进行等离子蚀刻，由此，如图53A所示，将半导体晶片W从其元件形成面Wa起蚀刻至规定的深度。由此，沿着边界区域480而形成切断用的槽481(S19)。在剥离抗蚀剂掩模483之后，如图53B所示，将半导体晶片W从背面Wb起研磨至槽481的底部为止(S20)。由此，能够将多个片状二极管区域401a单片化，得到前述结构的片状二极管401。

如图54所示，用于在边界区域480形成槽481的抗蚀剂掩模483在与片状二极管区域401a的四角相连的位置处，具有向片状二极管区域401a的外侧凸出的弯曲形状的圆形形状部484。圆形形状部484形成为通过平滑的曲线来连接片状二极管区域401a的相邻的两条边。另外，用于在边界区域480形成槽481的抗蚀剂掩模483在与片状二极管区域401a的一个短边相连的位置处，具有朝向片状二极管区域401a的内侧凹陷的凹部485。因此，若通过以该抗蚀剂掩模483作为掩模来进行的等离子蚀刻而形成了槽481，则槽481在与片状二极管区域401a的四角相连的位置处，具有向片状二极管区域401a的外侧凸出的弯曲形状的圆形形状部，在与片状二极管区域401a的一个短边相连的位置处，具有朝向片状二极管区域401a的内侧凹陷的凹部。因此，在形成用于从半导体晶片W切出片状二极管区域401a的槽481的工序中，同时能够将片状二极管401的四角的角部409整形成圆形形状，并且能够在一个短边(负极侧的短边)形成作为负极标志的凹部408。即，无需追加专用的工序，就能够将角部409加工成圆形形状，并且能够形成作为负极标志的凹部408。

在该第2参考例的实施方式中，由于半导体基板402由p型半导体构成，所以即使不在半导体基板402上形成外延层，也能够实现稳定的特性。即，n型的半导体晶片由于电阻率的面内偏差大，所以在使用n型半导体晶片时，需要在其表面形成电阻率的面内偏差小的外延层，并在该外延层形成杂质扩散层来形成pn结。这是因为，由于n型杂质的偏析系数小，所以在形成成为半导体晶片的基础的锭块(例如硅锭)时，在晶片的中心部和周边部，电阻率之差变大。相对于此，由于p型杂质的偏析系数比较大，所以p型半导体晶片中电阻率的面内偏差小。因此，通过使用p型半导体晶片，无需形成外延层，就能够从晶片的任意部位切出稳定特性的二极管。于是，通过使用P⁺型的半导体基板402，能够简化制造工序，并且能够降低制造成本。

此外，根据该第2参考例的实施方式，由于在推阱处理之前形成热氧化膜431(参照图52(b))，所以能够利用该热氧化时的热，减小半导体晶片W的表面部中的p型杂质的浓度。并且，所使用的半导体晶片W的电阻率是10mΩ·cm～30mΩ·cm。因此，通过进行推阱处理以使n型杂质离子扩散至2μm～3μm的深度，并将该推阱处理时的热量提供给半导体晶片W，从而能够准确地将片状二极管401的齐纳电压控制为6.5V～9.0V。另外，所谓齐纳电压指的是，例如在图55所示的片状二极管401的反方向的I-V曲线中，电流急剧上升时的电压Vz。

此外，在该第2参考例的实施方式中，由于通过磷沉积来进行n型杂质的导入，所以与通过离子注入来导入n型杂质的情况相比，能够降低制造成本。此外，通过利用该方法，能够如图56所示那样，在片状二极管401中，在n⁺型区域410从半导体基板402的元件形成面402a至规定的深度为止给出恒定的浓度分布。相反，在通过离子注入而导入了n型杂质的情况下，其浓度分布从元件形成面402a至规定的深度为止是连续减少的。

图57是用于说明AlSiCu电极膜与P⁺型半导体基板的欧姆接触的图，示出了在P⁺型硅基板上形成了AlSiCu膜时的、P⁺型硅基板与AlSiCu膜之间的电压对电流特性。可知，电流与施加电压成正比，形成了良好的欧姆接触。

此外，图58是用于说明Ti/TiN/AlCu电极膜与P⁺型半导体基板的欧姆接触的图。在图58中，为了进行比较，由曲线490示出了由层叠膜构成形成在P⁺型硅基板上的电极膜时的相同特性，所述层叠膜是从基板表面起依次层叠Ti膜、TiN膜以及AlCu膜而构成的膜。可知，电压对电流特性不是线性的特性，不能得到欧姆接触。另一方面，由曲线491示出了在P⁺型硅基板的表面形成以更高浓度导入了p型杂质的高浓度区域，使由层叠膜构成的电极膜与该高浓度区域接触时的电压对电流特性，该层叠膜是从基板表面起依次层叠Ti膜、TiN膜以及AlCu膜而构成的膜。可知，在该情况下，电压对电流特性是线性的特性，得到了良好的欧姆接触。根据这些可知，通过使用AlSiCu膜作为电极膜，无需在P⁺型半导体基板形成高浓度区域，就能够形成与P⁺型半导体基板欧姆接触的负电极膜以及正电极膜，由此能够简化制造工序。

图59是用于说明与片状二极管401的齐纳电压(Vz)的调整相关的特征的图。即，示出了针对将片状二极管401构成为齐纳二极管时的齐纳电压调整的特征。更具体说明的话，为了形成n⁺型区域410而将n型杂质(例如磷)导入至半导体基板402的表层部之后，进行用于使该导入的杂质活化的热处理(推阱处理)(图52(b))。齐纳电压根据该热处理的温度以及时间而发生变化。具体来说，在热处理时施加至半导体基板402的热量越多，齐纳电压变得越高。利用这种情况，能够调整齐纳电压。如根据图59所理解的那样，齐纳电压对热处理时的热量的依赖性大于对杂质的剂量的依赖性。

图60是用于说明与齐纳电压(Vz)的调整相关的其他特征的图。具体来说，示出了齐纳电压相对于用于使导入至半导体基板402的n型杂质活化的热处理时的温度的变化，曲线493示出使用了电阻率比较低的(例如5mΩ)半导体基板时的齐纳电压，曲线494示出使用了电阻率比较高的(例如15～18mΩ)半导体基板时的齐纳电压。根据曲线493、494的比较可知，齐纳电压依赖于半导体基板的电阻率。因此，通过根据作为目的的齐纳电压来应用适当电阻率的半导体基板，能够使齐纳电压符合设计值。

图61是用于说明与齐纳电压(Vz)的调整相关的又一特征的图。具体来说，示出了齐纳电压相对于半导体基板402的电阻率(Sub电阻)的变化，上侧的曲线495示出了热处理时所施加的热量比较多的(驱动条件：1100℃60min)情况下的齐纳电压，下侧的曲线496示出了该热量比较少的(驱动条件：1000℃60min)情况下的齐纳电压。根据曲线495、496及其他驱动条件下的结果可知，若使用具有10mΩ·cm以上的电阻率的半导体基板，则能够表现6.5V以上的齐纳电压。特别是，若使用具有25mΩ·cm电阻率的半导体基板，则也能够表现8.2V这样高的齐纳电压。因此，若使用电阻率为10mΩ·cm～30mΩ·cm的半导体基板，在使n型杂质扩散至2μm～3μm的深度这样的条件下进行推阱处理，则能够将片状二极管的齐纳电压Vz准确地控制为6.5V～9.0V。

图62是表示作为使用了片状二极管的电子设备的一例的智能电话的外观的立体图。智能电话601构成为将电子部件容纳在了扁平的长方体形状的框体602的内部。框体602在表面侧以及背面侧具有长方形状的一对主面，该一对主面通过4个侧面而结合。在框体602的一个主面露出有由液晶面板或有机EL面板等构成的显示面板603的显示面。显示面板603的显示面构成触摸面板，提供使用者的输入界面。

显示面板603形成为占据框体602的一个主面的大部分的长方形形状。沿着显示面板603的一个短边来配置操作按钮604。在该第2参考例的实施方式中，多个(3个)操作按钮604沿着显示面板603的短边而被排列。使用者通过操作操作按钮604以及触摸面板，从而能够进行针对智能电话601的操作，并能够调取必要的功能来执行。

在显示面板603的另外一个短边的附近，配置有扬声器605。扬声器605提供电话功能的听筒，并且被用作用于再生音乐数据等的音响化组件。另一方面，在操作按钮604的附近，在框体602的一个侧面配置有麦克风606。麦克风606除了提供电话功能的话筒以外，还能够被用作用于录音的麦克风。

图63是表示容纳在框体602的内部的电子电路组件610的结构的示意性俯视图。电子电路组件610包括布线基板611和安装于布线基板611的安装面的电路部件。多个电路部件包括多个集成电路元件(IC)612-620和多个芯片部件。多个IC包括：传送处理IC612、单频段TV接收IC613、GPS接收IC614、FM调谐器IC615、电源IC616、闪存617、微型计算机618、电源IC619以及基带IC620。多个芯片部件包括：片状电感器621、625、635、片状电阻器622、624、633、片状电容器627、630、634、以及片状二极管628、631。这些芯片部件例如通过倒装芯片接合而被安装在布线基板611的安装面上。能够在片状二极管628、631中应用前述第2参考例的实施方式涉及的片状二极管。

传送处理IC612生成针对显示面板603的显示控制信号，并且内置有用于接收来自显示面板603表面的触摸面板的输入信号的电子电路。为了与显示面板603进行连接，与传送处理IC612连接挠性布线609。

单频段TV接收IC613内置有构成接收机的电子电路，该接收机用于接收单频段广播(以便携式设备作为接收对象的地面数字电视广播)的电波。在单频段TV接收IC613的附近，配置有多个片状电感器621和多个片状电阻器622。单频段TV接收IC613、片状电感器621以及片状电阻器622构成单频段广播接收电路623。片状电感器621以及片状电阻器622分别具有准确地匹配的电感以及电阻，向单频段广播接收电路623提供高精度的电路常数。

GPS接收IC614内置有接收来自GPS卫星的电波来输出智能电话601的位置信息的电子电路。

FM调谐器IC615与在其附近安装于布线基板611的多个片状电阻器624以及多个片状电感器625一起构成FM广播接收电路626。片状电阻器624以及片状电感器625分别具有准确地匹配的电阻值以及电感，对FM广播接收电路626给予高精度的电路常数。

在电源IC616的附近，将多个片状电容器627以及多个片状二极管628安装于布线基板611的安装面。电源IC616与片状电容器627以及片状二极管628一起构成电源电路629。

闪存617是用于记录操作系统程序、在智能电话601的内部生成的数据、通过通信功能从外部获取到的数据以及程序等的存储装置。

微型计算机618内置有CPU、ROM以及RAM，是通过执行各种运算处理来实现智能电话601的多个功能的运算处理电路。更具体来说，通过微型计算机618的工作，来实现图像处理、各种应用程序用的运算处理。

在电源IC619的附近，将多个片状电容器630以及多个片状二极管631安装于布线基板611的安装面。电源IC619与片状电容器630以及片状二极管631一起构成电源电路632。

在基带IC620的附近，将多个片状电阻器633、多个片状电容器634以及多个片状电感器635安装于布线基板611的安装面。基带IC620与片状电阻器633、片状电容器634以及片状电感器635一起构成基带通信电路636。基带通信电路636提供用于电话通信以及数据通信的通信功能。

通过这样的结构，被电源电路629、632适当调整后的电力被供给至传送处理IC612、GPS接收IC614、单频段广播接收电路623、FM广播接收电路626、基带通信电路636、闪存617以及微型计算机618。微型计算机618响应经由传送处理IC612而输入的输入信号，进行运算处理，从传送处理IC612向显示面板603输出显示控制信号来使显示面板603进行各种显示。

若通过触摸面板或操作按钮604的操作而指示了单频段广播的接收，则通过单频段广播接收电路623的工作来接收单频段广播。并且，将接收到的图像输出至显示面板603，由微镜计算机618执行用于从扬声器605输出接收到的声音的运算处理。

此外，当需要智能电话601的位置信息时，微型计算机618获取GPS接收IC614所输出的位置信息，执行使用了该位置信息的运算处理。

另外，若通过触摸面板或操作按钮604的操作而输入了FM广播接收指令，则微型计算机618启动FM广播接收电路626，执行用于从扬声器605输出接收到的声音的运算处理。

闪存617是为了存储通过通信而获得的数据、通过微型计算机618的运算、来自触摸面板的输入而生成的数据而被使用的。微型计算机618根据需要，向闪存617写入数据，或者从闪存617读出数据。

电话通信或数据通信的功能是通过基带通信电路636来实现的。微型计算机618对基带通信电路636进行控制，进行用于收发声音或数据的处理。

以上，说明了本发明的第2参考例的实施方式，但是本发明也能够进一步由其他的方式来实施。例如，在前述的第2参考例的实施方式中，虽然示出了在半导体基板上形成4个二极管单元的例子，但是可以在半导体基板上形成2个或3个二极管单元，也可以形成4个以上的二极管单元。此外，也可以形成1个二极管单元。

此外，在前述的第2参考例的实施方式中，虽然示出了pn结区域在俯视时是正八边形的例子，但是也可以将pn结区域形成为边的数目为3个以上的任意的多边形形状，也可以将它们的平面形状设为圆形、椭圆形。在将pn结区域的形状设为多边形形状的情况下，它们不一定是正多边形形状，也可以由边的长度为2种以上的多边形来形成这些区域。另外，pn结区域不一定形成为相同的大小，也可以是分别具有不同大小的接合区域的多个二极管单元混合存在于半导体基板上。另外，形成在半导体基板上的pn结区域的形状不一定是1种，也可以是2种以上的形状的pn结区域混合存在于半导体基板上。

另外，根据该第2参考例的实施方式的内容，在权利要求书所记载的发明以外，还能够提取出如下的特征。

(项1)一种片状二极管，是齐纳电压Vz为6.5V～9.0V的片状二极管，该片状二极管包括：半导体基板，具有10mΩ·cm～30mΩ·cm的电阻率；扩散层，形成于上述半导体基板的表面，在该扩散层与上述半导体基板之间形成二极管接合区域；上述扩散层相对于上述半导体基板的上述表面具有2μm～3μm的深度。

(项2)在项1记载的片状二极管中，上述二极管接合区域是pn结区域。

通过该结构，能够提供一种pn结型的片状二极管。

(项3)在项2记载的片状二极管中，上述半导体基板由p型半导体基板构成，上述扩散层是在与上述p型半导体基板之间形成上述pn结区域的n型扩散层。

根据该结构，由于半导体基板由p型半导体基板构成，所以即使不在半导体基板上形成外延层，也能够实现稳定的特性。即，n型的半导体晶片由于电阻率的面内偏差大，所以需要在表面形成电阻率的面内偏差小的外延层，并在该外延层形成杂质扩散层来形成pn结。相对于此，p型半导体晶片由于面内偏差小，所以无需形成外延层，就能够从晶片的任意部位切出稳定特性的二极管。于是，通过使用p型半导体基板，能够简化制造工序，并且能够降低制造成本。

(项4)在项3记载的片状二极管中，还包括与上述n型扩散层电连接的负电极和与上述p型半导体基板电连接的正电极，上述正电极包括与上述p型半导体基板相连且由AlSiCu形成的电极膜。

AlSiCu的功函数与p型半导体(特别是p型硅半导体)的功函数近似。因此，AlSiCu电极膜能够在与p型半导体之间形成良好的欧姆接合。于是，无需在p型半导体基板形成用于欧姆接合的高杂质浓度扩散层。由此，由于制造工序进一步变得简单，所以能够相应地降低生产性以及生产成本。作为能够在与p型半导体之间形成欧姆接合的电极膜，除此以外，虽然也可以应用AlSi电极膜材料，但是与该AlSi电极膜相比，AlSiCu电极膜更能够提高可靠性。

(项5)在项1～4中任一项记载的片状二极管中，还包括绝缘膜，该绝缘膜覆盖上述半导体基板的上述表面，且形成有使上述扩散层选择性地露出的接触孔，在上述扩散层中形成与上述接触孔连续的凹部。

(项6)在项5记载的片状二极管中，还包括选择性地形成于上述凹部的周边部的凹部绝缘膜。

(项7)在项6记载的片状二极管中，上述凹部绝缘膜形成为横穿上述凹部与上述接触孔之间的边界。

(项8)在项1～7中任一项记载的片状二极管中，上述扩散层从上述半导体基板的上述表面起至规定的深度为止具有恒定的浓度分布。

(项9)在项1～8中任一项记载的片状二极管中，上述半导体基板的上述表面具有将角部倒角了的矩形形状。

通过该结构，由于能够抑制或防止片状二极管的角部的碎屑(chipping)，所以能够提供一种外观不良较少的片状二极管。

(项10)在项9记载的片状二极管中，在上述矩形形状的一边的中途部，形成表示阴极方向的凹部。

根据该结构，由于在矩形形状的半导体基板的一边形成了表示阴极方向的凹部，所以不必在半导体基板的表面形成通过标记等来表示阴极方向的标志(负极标志)。上述这样的凹部还可以在进行从晶片(原始基板)切出片状二极管的加工时同时形成。此外，在片状二极管的尺寸非常小而很难进行标记的情况下，也能够形成这种凹部。因此，能够省去用于标记的工序，并且即使是微小尺寸的片状二极管也能够附加表示阴极方向的记号。

(项11)一种电路组件，包括安装基板和安装于上述安装基板的项1～10中任一项记载的片状二极管。

通过该结构，能够提供一种具备将齐纳电压Vz准确地控制为6.5V～9.0V的片状二极管的电路组件。

(项12)在项11记载的电路组件中，上述片状二极管通过无引线接合法而与上述安装基板连接。

通过该结构，由于能够减小片状二极管在安装基板上的占有空间，所以有助于电子部件的高密度安装。

(项13)一种电子设备，包括项11或12记载的电路组件和容纳了上述电路组件的框体。

通过该结构，能够提供一种具备将齐纳电压Vz准确地控制为6.5V～9.0V的片状二极管的电子设备。

(项14)一种齐纳电压Vz为6.5V～9.0V的片状二极管的制造方法，包括：在具有10mΩ·cm～30mΩ·cm的电阻率的半导体基板的表面，选择性地导入杂质的工序；以至少覆盖导入了上述杂质的区域的方式在上述半导体基板的上述表面形成热氧化膜的工序；和在由上述热氧化膜覆盖了上述半导体基板的上述表面的状态下实施推阱处理来使上述杂质扩散，从而形成扩散层的工序，其中，该扩散层在与上述半导体基板之间形成二极管接合区域且相对于上述半导体基板的上述表面具有2μm～3μm的深度。

通过该方法，能够制造项1记载的片状二极管。并且，根据该方法，通过在推阱处理之前形成热氧化膜，能够减小半导体基板的表面部的杂质(n型杂质或p型杂质)的浓度。并且，所使用的半导体基板的电阻率为10mΩ·cm～30mΩ·cm。因此，通过进行推阱处理以使杂质扩散至2μm～3μm的深度，并将该推阱处理时的热量提供给半导体基板，从而能够将片状二极管的齐纳电压Vz准确地控制为6.5V～9.0V。

(项15)在项14记载的片状二极管的制造方法中，导入上述杂质的工序包括以下工序：在上述半导体基板的上述表面，形成形成了使该表面选择性地露出的接触孔的绝缘膜，经由该接触孔而导入上述杂质；形成上述热氧化膜的工序包括以下工序：通过对上述接触孔内的上述半导体基板的上述表面选择性地进行热氧化，并使上述热氧化膜还在上述半导体基板的背面侧生长，从而在上述半导体基板形成与上述接触孔连续的凹部。

(项16)在项14或15记载的片状二极管的制造方法中，上述半导体基板由p型半导体基板构成，导入上述杂质的工序包括将n型杂质堆积在上述半导体基板的上述表面上的工序。

在该方法中，与通过离子注入来导入n型杂质的情况相比，能够降低制造成本。

以上，说明了本发明、本发明的第1及第2参考例的实施方式，前述的实施方式只不过是为了使本发明的技术内容更清楚而所使用的具体例子，本发明不应当被解释成限定在这些具体例子中，本发明的精神以及范围仅通过所附加的权利要求书来进行限定。

本申请对应于2012年9月27日向日本国特许厅提出的特愿2012-215061号、2012年9月27日向日本国特许厅提出的特愿2012-215063号以及2012年9月27日向日本国特许厅提出的特愿2012-215064号，在此通过引用而加入这些申请的所有公开内容。

符号说明：

W 半导体晶片

Wa 元件形成面

1 片状二极管

2 半导体基板

2a 元件形成面

4 正电极

4A 正电极膜

8 凹部(负极标志)

9 角部

10 n⁺型区域

11 pn结区域

25 安装基板

201 智能电话

202 框体

210 电子电路组件

228 片状二极管

231 片状二极管

Claims (14)

1.一种片状二极管，是齐纳电压Vz为5.5V～7.0V的片状二极管，该片状二极管包括：

半导体基板，具有5mΩ·cm～20mΩ·cm的电阻率；和

扩散层，形成在所述半导体基板的表面，且在该扩散层与所述半导体基板之间形成二极管接合区域，

所述扩散层相对于所述半导体基板的所述表面具有0.2μm～3.0μm的深度，

所述二极管接合区域是pn结区域，

所述半导体基板由p型半导体基板构成，

所述扩散层是在与所述p型半导体基板之间形成所述pn结区域的n型扩散层,

所述片状二极管，还包括：

负电极，与所述n型扩散层电连接；和

正电极，与所述p型半导体基板电连接，

所述n型扩散层的所述深度是0.7μm～3.0μm，

所述负电极和所述正电极包括与所述p型半导体基板相接且由AlSiCu构成的电极膜。

2.一种片状二极管，是齐纳电压Vz为5.5V～7.0V的片状二极管，该片状二极管包括：

半导体基板，具有5mΩ·cm～20mΩ·cm的电阻率；和

扩散层，形成在所述半导体基板的表面，且在该扩散层与所述半导体基板之间形成二极管接合区域，

所述扩散层相对于所述半导体基板的所述表面具有0.2μm～3.0μm的深度,

所述片状二极管，还包括：

绝缘膜，覆盖所述半导体基板的所述表面，且形成了使所述扩散层选择性地露出的接触孔，

在所述扩散层形成有与所述接触孔连续的凹部。

3.根据权利要求2所述的片状二极管，还包括：

凹部绝缘膜，在所述凹部的周边部选择性地形成该凹部绝缘膜。

4.根据权利要求3所述的片状二极管，其中，

所述凹部绝缘膜形成为横穿所述凹部与所述接触孔的边界。

5.根据权利要求1或2所述的片状二极管，其中，

所述扩散层具有从所述半导体基板的所述表面起至给定深度为止连续减少的浓度分布。

6.根据权利要求1或2所述的片状二极管，其中，

所述半导体基板的所述表面具有将角部倒角了的矩形形状。

7.根据权利要求6所述的片状二极管，其中，

在所述矩形形状的一边的中途部，形成有表示阴极方向的凹部。

8.一种电路组件，包括：

安装基板；和

安装于所述安装基板的权利要求1～7中任一项所述的片状二极管。

9.根据权利要求8所述的电路组件，其中，

通过无引线接合法，将所述片状二极管与所述安装基板连接。

10.一种电子设备，包括：

权利要求8或9所述的电路组件；和

容纳了所述电路组件的框体。

11.一种片状二极管的制造方法，该片状二极管的齐纳电压Vz为5.5V～7.0V，该片状二极管的制造方法包括：

在具有5mΩ·cm～20mΩ·cm的电阻率的半导体基板的表面选择性地导入杂质的工序；

在所述半导体基板的所述表面形成热氧化膜，以使得至少覆盖导入了所述杂质的区域的工序；和

对所述半导体基板的所述表面在利用所述热氧化膜已覆盖的状态下实施热处理，使所述杂质扩散，从而在与所述半导体基板之间形成二极管接合区域，相对于所述半导体基板的所述表面形成具有0.2μm～3.0μm的深度的扩散层的工序，

导入所述杂质的工序包括：在所述半导体基板的所述表面形成已形成了选择性地使该表面露出的接触孔的绝缘膜，并经由该接触孔导入所述杂质的工序，

形成所述热氧化膜的工序包括：选择性地热氧化所述接触孔内的所述半导体基板的所述表面，使所述热氧化膜还在所述半导体基板的背面侧生长，从而在所述半导体基板形成与所述接触孔连续的凹部的工序。

12.根据权利要求11所述的片状二极管的制造方法，其中，

所述半导体基板由p型半导体基板构成，

导入所述杂质的工序包括向所述半导体基板的所述表面以离子注入的方式注入n型杂质的工序。

13.根据权利要求11或12所述的片状二极管的制造方法，其中，

形成所述扩散层的工序包括对所述半导体基板实施快速热退火处理使得所述扩散层的深度成为0.2μm～0.7μm的工序。

14.一种片状二极管的制造方法，该片状二极管的齐纳电压Vz为5.5V～7.0V，该片状二极管的制造方法包括：

在具有5mΩ·cm～20mΩ·cm的电阻率的半导体基板的表面选择性地导入杂质的工序；

在所述半导体基板的所述表面形成热氧化膜，以使得至少覆盖导入了所述杂质的区域的工序；和

对所述半导体基板的所述表面在利用所述热氧化膜已覆盖的状态下实施热处理，使所述杂质扩散，从而在与所述半导体基板之间形成二极管接合区域，相对于所述半导体基板的所述表面形成具有0.2μm～3.0μm的深度的扩散层的工序，

形成所述扩散层的工序包括对所述半导体基板实施推阱处理使得所述扩散层的深度成为0.7μm～3.0μm的工序。

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