JP2006344858A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 ツェナー耐圧のばらつき幅を抑え、高品質のツェナーダイオードを高歩留まりで形成する。
【解決手段】 Ｎ型のシリコンからなる結晶面方位（１００）の半導体基板２を用い、その主面にＮ型の半導体層３を形成する。次いで、Ｐ型の不純物を半導体層３に拡散することによりＰ型半導体層４を形成し、ＰＮ接合面５を形成する。次いで、例えば酸化シリコンを半導体基板２の主面に形成した後、絶縁膜６およびその一部にコンタクト孔７を開口する。次いで、アルミニウムなどの金属膜を半導体基板２の主面およびその裏面に形成することにより、表面電極８および裏面電極９を形成する。最後に半導体基板２を各ツェナーダイオード素子にダイシングし、ツェナーダイオード１を得る。
【選択図】 図１

Description

本発明は、半導体装置およびその製造技術に関し、特に、結晶面方位（１００）の半導体基板を用いた半導体装置の製造に適用して有効な技術に関するものである。

例えば携帯電話やノートパソコン、デジタルカメラ等多くの携帯機器で採用されているリチウムイオン電池では過充電保護回路を内蔵しており、その回路を保護するためにツェナーダイオードが採用されている。

特許文献１には、＜１００＞結晶軸より１５．８°傾けた＜５１１＞結晶軸をもちいたツェナーダイオードが開示されている。

特許文献２には、（１００）面の基板を用いて（１１１）面を露出するようにエッチングして形成された埋め込み型ツェナーダイオードが開示されている。

特許文献３には、＜１１１＞軸を１〜６°傾けたシリコン単結晶を用いたツェナーダイオードが開示されている。

特許文献４には、（１００）面の半導体基板を用いて４つの側面が｛１１０｝面からなるメサ型ダイオードが開示されている。
特開平４−２６６０６５号公報 特開平９−１５３６２９号公報 特開平１１−１８６１２１号公報 特開２０００−４０２９号公報

本発明者が検討した例えば６Ｖ程度のツェナー耐圧のツェナーダイオードを備えた半導体装置について図５〜図１０により説明する。

図５は、本発明者が検討したツェナーダイオード１０１を模式的に示す断面図であり、エピタキシャル層１０３を有する半導体基板１０２にＰＮ接合面５が形成された構造が示されている。ツェナーダイオード１０１は次のように製造される。まず、例えば、不純物濃度が５×１０^１８／ｃｍ^３程度のＮ型のシリコン（Ｓｉ）からなる半導体基板１０２を用い、その主面に不純物濃度が５×１０^１９／ｃｍ^３程度のＮ型のエピタキシャル層１０３を形成する。次いで、例えばフォトリソグラフィおよびイオン注入法によって、例えばボロン（Ｂ）などのＰ型の不純物をエピタキシャル層１０３に拡散することによりＰ型の半導体層４を形成し、ＰＮ接合面５を形成する。次いで、例えばＣＶＤ法によって、例えば酸化シリコン（ＳｉＯ_２）を半導体基板１０２の主面に形成した後、フォトリソグラフィおよびエッチングによって、絶縁膜６およびその一部にコンタクト孔７を開口する。次いで、例えば蒸着法によって、アルミニウムなどの金属膜を半導体基板１０２の主面およびその裏面に形成することにより、表面電極８および裏面電極９を形成する。最後に半導体基板１０２を各ツェナーダイオード素子にダイシングし、ツェナーダイオード１０１を得ることができる。

このように、例えば６Ｖ程度のツェナー耐圧のツェナーダイオード１０１は、Ｎ型の半導体基板１０２上の高濃度のエピタキシャル層１０３に形成することができる。エピタキシャル層１０３を有する半導体基板１０２を用いて形成されたツェナーダイオード１０１は、エピタキシャル成長によって正確な不純物濃度に形成することができるため、所望のツェナー耐圧（ツェナー特性）を得やすい。しかしながら、エピタキシャル成長させる時間が昇温、冷却を含め数時間と長いため、例えばエピタキシャル層を有しない半導体基板に比べ、エピタキシャル層１０３を有する半導体基板１０２を用いることは製品コストを高額にする。

図６は、本発明者らが検討したツェナーダイオード２０１を模式的に示す断面図であり、エピタキシャル層を有しない半導体基板２０２にＰＮ接合面５が形成された構造が示されている。ツェナーダイオード２０１は次のように製造される。まず、例えば、不純物濃度が５×１０^１８／ｃｍ^３程度のＮ型のシリコン（Ｓｉ）からなる半導体基板２０２を用い、その主面に、例えばイオン注入法によって、不純物濃度が５×１０^１９／ｃｍ^３程度のＮ型の半導体層３を形成する。次いで、上記ツェナーダイオード１０１と同様に、半導体基板２０１にＰ型の半導体層４、絶縁膜６、表面電極８および裏面電極９を形成することによって、ツェナーダイオード２０１を得ることができる。なお、半導体基板２０２には、結晶面方位が（１１１）面の半導体ウェハ（以下、単に「ウェハ」と略する）が用いられている。

図７は、不純物濃度プロファイルの説明図であり、同図（ａ）はエピタキシャル層を有する半導体基板、同図（ｂ）はエピタキシャル層を有しない半導体基板の濃度プロファイルを示す。なお、ツェナーダイオード１０１に用いた半導体基板１０１は図７（ａ）に示す濃度プロファイルを有し、ツェナーダイオード２０１に用いた半導体基板２０１は図７（ｂ）に示す濃度プロファイルを有している。

図７に示すように、エピタキシャル層を有しない半導体基板の濃度プロファイル（同図（ｂ））が、エピタキシャル層を有する半導体基板と同様の濃度プロファイル（同図（ａ））を示しているので、高価なエピタキシャル層を有する半導体基板を用いなくとも、低額なエピタキシャル層を有しない半導体基板を用いることができる。すなわち、所望のツェナー耐圧を得やすいツェナーダイオード（ツェナーダイオード２０１）を低コストで製造することができる。

図８は、本発明者が検討したツェナーダイオード２０１のウェハ面内方向に対するツェナー耐圧を示す説明図である。図９は、本発明者が検討したツェナーダイオード２０１のウェハ面内方向に対する結晶基板抵抗率を示す説明図である。図１０は、結晶面方位（１１１）のウェハ面内の抵抗率ばらつきを示す説明図であり、軸長さに対するばらつき（ＲＲＧ）を示している。なお、ばらつき（ＲＲＧ）は、ＲＲＧ＝（Ｅｄ−Ｃｅ）／Ｃｅであり、Ｅｄはウェハのエッジから６ｍｍの抵抗率、Ｃｅはウェハの中心の抵抗率である。

図８に示すように、結晶面方位（１１１）のウェハにおいて、そのウェハ面内に対するツェナーダイオード２０１のツェナー耐圧の特性が、ウェハの外周部（Ｔｏｐ、Ｏ．Ｆ．）では高く、中央部（Ｃｅｎｔ．）では低く、すなわち中央部（Ｃｅｎｔ．）が凹むように、ウェハ面内でばらついている。

これは図９に示すように、結晶面方位（１１１）のウェハにおいて、そのウェハ面内に対する結晶基板抵抗率の特性が、ウェハの外周部（Ｔｏｐ、Ｏ．Ｆ．）では高く、中央部（Ｃｅｎｔ．）では低く、すなわち中央部（Ｃｅｎｔ．）が凹むようにウェハ面内でばらついていることが原因と考えられる。また図１０に示すように、結晶面方位（１１１）のウェハにおいて、抵抗率のばらつき（ＲＲＧ）は、１０％以上あり、ばらつきが大きく、また、ある軸長さにおける抵抗率のばらつき幅が大きいことが原因と考えられる。このようにツェナーダイオード２０１は、結晶基板特性の影響を受けやすいといえる。

例えばツェナー耐圧が６Ｖ程度のツェナーダイオード２０１は、Ｎ型の半導体層とＰ型の不純物拡散により主特性（ツェナー耐圧）を決定している。前述した結晶影響に起因するウェハ面内の特性ばらつきの対策のため、本発明者は、熱拡散工程を中心に特性の補正、制御を実施している。すなわち、特性測定値（例えばツェナー耐圧）のウェハ面内ばらつきが多発するため、ロット毎にＰ型の不純物拡散時のウェハ方向の変更、すなわち拡散炉内でウェハの入れ替え（以下、「補正拡散」と称する）を行い、ウェハ面内の熱拡散のばらつきを補正しながらツェナーダイオードを製造している。このため、ウェハ面内におけるツェナーダイオードのツェナー耐圧のばらつきを、ある程度は改善することができた。

しかしながら、近年のツェナーダイオードの要求品質はさらに厳しいものがあり、さらにツェナー耐圧のばらつき幅を抑え、高品質のツェナーダイオードを高歩留まりで形成することが求められている。また、前述したように、ウェハ面内のツェナー耐圧ばらつきが大きく、また、ロット毎のＰ型不純物拡散時の熱ばらつき対策を実施しても、ウェハ中央部と外周部の熱履歴の差を少なくすることが困難であるため、目標特性の製品を取得することが困難である。

本発明の目的は、ツェナー耐圧のばらつき幅を抑え、高品質のツェナーダイオードを高歩留まりで形成することが技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による半導体装置は、半導体基板に形成された第１導電型の第１半導体層と、前記第１半導体層に形成された第２導電型の第２半導体層と、前記第１半導体層と第２半導体層との間に形成されたＰＮ接合のツェナーダイオードを備えた半導体装置であって、前記半導体基板の結晶面方位（１００）で形成されてなるものである。

本発明による半導体装置の製造方法は、（ａ）結晶面方位（１００）の半導体基板を用い、その主面に第１導電型の不純物をイオン注入することにより第１半導体層を形成する工程、（ｂ）前記第１半導体層に第２導電型の不純物をイオン注入することにより第２半導体層を形成する工程を有する。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

結晶面方位（１００）の半導体基板を用いることで、ツェナー耐圧のばらつき幅を抑え、高品質のツェナーダイオードを高歩留まりで形成することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

本発明の実施の形態のツェナーダイオードを備えた半導体装置を図１〜図４により説明する。図１は、本発明の実施の形態のツェナーダイオード１を模式的に示す断面図である。図２は、結晶面方位（１００）の半導体ウェハ（以下、単に「ウェハ」と略する）面内の抵抗率ばらつきを示す説明図であり、軸長さに対するばらつき（ＲＲＧ）を示している。図３は、図１のツェナーダイオード１のウェハ面内方向に対する結晶基板抵抗率を示す説明図である。図４は、図１のツェナーダイオード１のウェハ面内方向に対するツェナー耐圧を示す説明図である。なお、図２に示すばらつき（ＲＲＧ）は、ＲＲＧ＝（Ｅｄ−Ｃｅ）／Ｃｅであり、Ｅｄはウェハのエッジから６ｍｍの抵抗率、Ｃｅはウェハの中心の抵抗率である。また、図４では、前述した本発明者が検討した結晶面方位（１１１）の半導体基板を用いたツェナーダイオード（図６参照）のツェナー耐圧を併せて示している。

図１に示すように、本発明の実施の形態のツェナーダイオード１は次のように構成されている。厚さが数１００μｍ程度の例えばＮ型のシリコン（Ｓｉ）からなる半導体基板２には、例えばＮ型（第１導電型）の半導体層（第１半導体層）３が形成されている。Ｎ型の半導体層３には、例えばＰ型（第２導電型）の半導体層（第２半導体層）４が形成されており、半導体層３との境界面にＰＮ接合面５が形成されている。半導体基板２の主面には、半導体層４を露出するコンタクト孔７を有する例えば酸化シリコン（ＳｉＯ_２）からなる絶縁膜６が形成されている。半導体基板２の主面およびその主面と反対の裏面にそれぞれ表面電極８および裏面電極９が形成され、表面電極８がＰ型の半導体層４と、裏面電極９がＮ型の半導体基板２と電気的に接続されている。

例えば、Ｎ型の半導体基板２の不純物濃度は、例えば５×１０^１８／ｃｍ^３程度である。半導体基板２がＮ型の場合は、例えばリン（Ｐ）、ヒ素（Ａｓ）などのＮ型の不純物が例えばイオン注入され、抵抗率が例えば１５ｍΩ・ｃｍ程度になるようにドープして製造されたウェハである。抵抗率が例えば１５ｍΩ・ｃｍ程度の半導体基板２を用いることでツェナーダイオード１の順方向特性を向上することができる。なお、本実施の形態では、半導体基板２はＮ型として説明するが、Ｐ型であっても良い。その場合の半導体基板２は、例えばボロン（Ｂ）などのＰ型の不純物がイオン注入され、抵抗率が例えば１５ｍΩ・ｃｍ程度になるようにイオン注入して製造されたウェハとなる。また、抵抗率が１００ｍΩ・ｃｍ以上では正常時の順方向特性が悪化してしまうので、抵抗率は１０〜１８ｍΩ・ｃｍ程度が好ましい。

また、Ｎ型（第１導電型）の半導体層３の不純物濃度は、例えば５×１０^１９／ｃｍ^３程度であり、Ｐ型（第２導電型）の半導体層４の不純物濃度は、例えば１×１０^２２／ｃｍ^３程度である。本実施の形態では、第１導電型をＮ型、第２導電型をＰ型として説明するが、第１導電型をＰ型、第２導電型をＮ型としても良い。Ｎ型の場合は、例えばリン（Ｐ）、ヒ素（Ａｓ）などのＮ型の不純物がイオン注入され、Ｐ型の場合は、例えばボロン（Ｂ）などのＰ型の不純物がイオン注入される。すなわち、半導体層３および半導体層４は、それぞれＮ型の不純物層およびＰ型の不純物層である。

ここで、半導体基板２は、結晶面方位（１００）のウェハを用いる。この結晶面方位（１００）のウェハでは、図２に示すように、ウェハ面内の抵抗率のばらつきが小さい。また、前述の結晶面方位（１１１）のウェハ（図１０参照）に比べて、ウェハ面内の抵抗率のばらつきが小さく、また、抵抗率のばらつき幅も小さい。また、図３に示すように、結晶面方位（１００）のウェハにおいて、そのウェハ面内に対する結晶基板抵抗率が、ウェハの外周部（Ｔｏｐ、Ｏ．Ｆ．）と、中央部（Ｃｅｎｔ．）とでは、ほぼ１５ｍΩ・ｃｍ程度で一定となっている。

このため、図４に示すように、結晶面方位（１００）の半導体基板２を用いることで、ツェナーダイオード１のツェナー耐圧のばらつき幅を少なくすることができる。

次に、図１で示した本発明の実施の形態のツェナーダイオード１の製造を以下に説明する。まず、例えば、不純物濃度が５×１０^１８／ｃｍ^３程度のＮ型のシリコン（Ｓｉ）からなる半導体基板２を用い、その主面に、例えばイオン注入法によって、不純物濃度が５×１０^１９／ｃｍ^３程度のＮ型の半導体層３を形成する。次いで、例えばフォトリソグラフィおよびイオン注入法によって、例えばボロン（Ｂ）などのＰ型の不純物を半導体層３に拡散することによりＰ型半導体層４を形成し、ＰＮ接合面５を形成する。次いで、例えばＣＶＤ法によって、例えば酸化シリコン（ＳｉＯ_２）を半導体基板２の主面に形成した後、フォトリソグラフィおよびエッチングによって、絶縁膜６およびその一部にコンタクト孔７を開口する。次いで、例えば蒸着法によって、アルミニウムなどの金属膜を半導体基板２の主面およびその裏面に形成することにより、表面電極８および裏面電極９を形成する。最後に半導体基板２を各ツェナーダイオード素子にダイシングし、ツェナーダイオード１を得ることができる。

ここで、半導体基板２は、結晶面方位（１００）のウェハを用いる。したがって、前述したように、結晶面方位（１００）の半導体基板２を用いることで、ツェナーダイオード１のツェナー耐圧のばらつき幅を少なくすることができる。また、ツェナー耐圧のばらつき幅を少なくすることで、高品質のツェナーダイオードを高歩留まりで形成することができる。

また、結晶面方位（１００）の半導体基板２を用いることで、結晶面起因の抵抗率面内ばらつきを考慮する必要がなる。すなわち、ウェハ面内のツェナー耐圧ばらつき幅を抑制することができるので、本発明者が検討したツェナーダイオード（図６参照）で行っていた補正拡散の回数を低減、あるいは行わなくとも良い。

また、本発明者が検討したツェナーダイオード（図５参照）では、エピタキシャル層を有する半導体基板を用いたが、本実施の形態のツェナーダイオード１では、エピタキシャル層を有しない半導体基板１を用いているので、その製造コストを低減することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、結晶面方位（１００）のＮ型の半導体基板に例えばＮ型と反対のＰ型の不純物をドープさせ、Ｐ型不純物とＮ型不純物とのキャンセルによって、半導体基板の抵抗率の制御を行うことができる。

また、例えば、結晶面方位（１００）のＮ型の半導体基板の所定の領域に、例えばＮ型と反対のＰ型の不純物をドープさせて、ウェハ面内の抵抗率ばらつきを故意に発生させることができる。この手法は、例えば熱履歴によるウェハ面内の抵抗率ばらつきをあらかじめ考慮して、ウェハ面内で抵抗率がばらつかないように、先にウェハ面内の抵抗率ばらつきを故意に発生させる場合に有効である。

本発明は、半導体装置を製造する製造業に幅広く利用されるものである。

本発明の実施の形態のツェナーダイオードを模式的に示す断面図である。 結晶面方位（１００）のウェハ面内の抵抗率ばらつきを示す説明図である。 図１のツェナーダイオードのウェハ面内方向に対する結晶基板抵抗率を示す説明図である。 図１のツェナーダイオードのウェハ面内方向に対するツェナー耐圧を示す説明図である。 本発明者が検討したツェナーダイオードを模式的に示す断面図である。 本発明者が検討したツェナーダイオードを模式的に示す断面図である。 濃度プロファイルの説明図であり、（ａ）はエピタキシャル層を有する半導体基板、（ｂ）はエピタキシャル層を有しない半導体基板の濃度プロファイルである。 図６のツェナーダイオードのウェハ面内方向に対するツェナー耐圧を示す説明図である。 図６のツェナーダイオードのウェハ面内方向に対する結晶基板抵抗率を示す説明図である。 結晶面方位（１１１）のウェハ面内の抵抗率ばらつきを示す説明図である。

符号の説明

１ ツェナーダイオード
２ 半導体基板
３ 半導体層
４ 半導体層
５ ＰＮ接合面
６ 絶縁膜
７ コンタクト孔
８ 表面電極
９ 裏面電極
１０１ ツェナーダイオード
１０２ 半導体基板
１０３ エピタキシャル層
２０１ ツェナーダイオード
２０２ 半導体基板

Claims (5)

1. 半導体基板と、
   前記半導体基板に形成された第１導電型の第１半導体層と、
   前記第１半導体層に形成された第２導電型の第２半導体層と、
   前記第１半導体層と第２半導体層との間に形成されたＰＮ接合面とを有するツェナーダイオードを備えた半導体装置であって、
   前記半導体基板の結晶面方位が、（１００）面であることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記第１半導体層は、Ｎ型の不純物がイオン注入された不純物層であり、
   前記第２半導体層は、Ｐ型の不純物がイオン注入された不純物層であることを特徴とする半導体装置。
3. 請求項１記載の半導体装置において、
   前記半導体基板の抵抗率は、１０ｍΩ・ｃｍ以上、１８ｍΩ・ｃｍ以下であることを特徴とする半導体装置。
4. 半導体基板と、
   前記半導体基板に形成された第１導電型の第１半導体層と、
   前記第１半導体層に形成された第２導電型の第２半導体層と、
   前記第１半導体層と第２半導体層との間に形成されたＰＮ接合面とを有するツェナーダイオードを備えた半導体装置の製造方法であって、
   （ａ）結晶面方位（１００）の前記半導体基板を用い、その主面に前記第１導電型の不純物をイオン注入することにより前記第１半導体層を形成する工程、
   （ｂ）前記第１半導体層に前記第２導電型の不純物をイオン注入することにより前記第２半導体層を形成する工程、
   を有することを特徴とする半導体装置の製造方法。
5. 請求項４記載の半導体装置の製造方法において、
   前記半導体基板の抵抗率は、１０ｍΩ・ｃｍ以上、１８ｍΩ・ｃｍ以下であることを特徴とする半導体装置の製造方法。

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