CN107926122A - 多层陶瓷基片的制造方法 - Google Patents

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Abstract

多层陶瓷基片的制造方法,其包括:步骤(A),准备配置有热膨胀层的第一陶瓷生片和没有配置热膨胀层的至少一个第二陶瓷生片;步骤(B),夹着热膨胀层地层叠第一陶瓷生片和第二陶瓷生片,得到生片层叠体;步骤(C),使生片层叠体的第一陶瓷生片和至少一个第二陶瓷生片相互压接;步骤(D),在被压接了的生片层叠体中,对热膨胀层加热,使热膨胀层至少在厚度方向上膨胀;步骤(E),去除生片层叠体中的因热膨胀层的膨胀而位移了的部分,在生片层叠体形成空腔;和步骤(F),将形成有空腔的生片层叠体烧结。

Description

多层陶瓷基片的制造方法
技术领域
本发明涉及具有空腔的多层陶瓷基片的制造方法。
背景技术
已知多层陶瓷基片被广泛用作在通信设备等的各种电子设备中使用的配线基片。通过使用多层陶瓷基片,能够将电容器、线圈、传输线路等的无源部件组装在基片内,或者在基片的表面安装电子部件,能够实现小型的模块。而且近年来,在多层陶瓷基片设置空腔,通过将半导体IC收纳在空腔内,来实现模块整体的低高度化(low profile)、功能的高集成化和复合化。
这样的带有空腔的多层陶瓷基片,一般而言,将具有与空腔相对应的开口的陶瓷生片和不具有开口的陶瓷生片层叠、压接之后,通过烧结来制作。但是,具有开口的陶瓷生片在压接时容易变形。
因此,专利文献1公开了一种带有空腔的多层陶瓷基片的制造方法,其中,在制作陶瓷生片层叠体时,在要成为空腔的底部的位置夹入剥离层,在预烧(脱粘合剂处理)之前或者之后,从层叠体的一个主面插入到达剥离层的切口,除去生片的与空腔相当的部分,之后烧结成带有空腔的多层陶瓷基片。
另外,专利文献2公开了一种带有空腔的多层陶瓷基片的制造方法,其中在制作陶瓷生片层叠体时,在要成为空腔的底部的位置夹入烧尽材料层,在层叠体的烧制之前或者之后,从层叠体的一个主面进行槽加工,由此在烧制时烧尽材料层烧尽而形成内部空间,能够除去空腔部分。
现有技术文献
专利文献
专利文献1:日本特开2001-358247号公报
专利文献2:日本特开2003-273267号公报
发明内容
发明要解决的技术问题
但是,根据本申请的发明人的研究,发现在专利文献1、2的方法中,存在不容易形成空腔的情况。本发明的目的在于提供一种能够容易地形成空腔,在量产性上优越的多层陶瓷基片的制造方法。
用于解决技术问题的技术方案
本发明的多层陶瓷基片的制造方法,包括:步骤(A),准备配置有热膨胀层的第一陶瓷生片和没有配置热膨胀层的至少一个第二陶瓷生片;步骤(B),夹着上述热膨胀层地层叠上述第一陶瓷生片和上述第二陶瓷生片,得到生片层叠体;步骤(C),使上述生片层叠体的上述第一陶瓷生片和上述至少一个第二陶瓷生片相互压接;步骤(D),在被压接了的上述生片层叠体中,对上述热膨胀层加热,使上述热膨胀层至少在厚度方向上膨胀;步骤(E),去除上述生片层叠体中的因上述热膨胀层的膨胀而位移了的部分,在上述生片层叠体形成空腔;和步骤(F),将形成有上述空腔的生片层叠体烧结。
在上述步骤(D)中,可以在比上述步骤(C)的压接时的温度高的温度下保持上述热膨胀层。
上述热膨胀层可以含有通过加热能够使厚度以2倍以上的比例增大的热膨胀材料。
上述热膨胀层可以是包含热膨胀性微囊的膏体层,上述热膨胀性微囊是内包有常温下为液体的碳化氢的热塑性树脂制的热膨胀性微囊。
在上述步骤(C)与上述步骤(D)之间还可以包括:在上述生片层叠体形成具有上述生片层叠体的上述空腔的深度的用于规定上述空腔的外形的槽的步骤。
在上述步骤(E)中,可以除去上述热膨胀层。
可以在上述步骤(A)中,准备第三陶瓷生片,该第三陶瓷生片在与上述第一陶瓷生片不同的其他区域配置有其他的热膨胀层,在上述步骤(B)中,以夹着各自的热膨胀层的方式,层叠上述第一至上述第三陶瓷生片,得到上述生片层叠体,在上述步骤(D)中,通过加热,使上述其他的热膨胀层至少在厚度方向上膨胀,在上述步骤(E)中,去除上述生片层叠体中的因上述其他的热膨胀层的膨胀而位移了的部分。
在上述步骤(E)与上述步骤(F)之间,还可以包括从上述生片层叠体除去粘合剂的步骤(G)。
在上述步骤(D)中,可以在比上述步骤(C)的压接时的温度高且比上述步骤(G)的除去粘合剂时的温度低的温度下,保持上述热膨胀层。
在上述步骤(A)中,所上述第一陶瓷生片和上述第二陶瓷生片的至少一者可以包含要成为内部配线、电感器、电容器、带状线、内部电阻的图案。
在上述步骤(A)中,上述第一陶瓷生片可以还具有位于上述热膨胀层与上述第一陶瓷生片之间的导电体用图案。
在上述步骤(A)中,上述第一陶瓷生片和上述第二陶瓷生片的至少一者可以还包含通孔和填充于通孔中的导电膏。
发明效果
根据本发明,能够提供一种容易除去与空腔相当的部分,并且在量产性上优越的多层陶瓷基片的制造方法。
附图说明
图1中(a)是表示本实施方式的多层陶瓷基片的一个例子的立体图,(b)是(a)的1B-1B的截面图,(c)是表示在空腔安装有半导体IC芯片的多层陶瓷基片的一个例子的立体图。
图2是表示本实施方式的多层陶瓷基片的制造方法的流程图。
图3中(a)到(c)是表示本实施方式的多层陶瓷基片的制造方法的步骤截面图。
图4中(a)到(d)是表示本实施方式的多层陶瓷基片的制造方法的步骤截面图。
图5中(a)和(b)是用于说明热膨胀层的膨胀和要成为空腔的部分的分离的、将热膨胀层的端部附近放大表示的示意图。
图6中(a)是表示本实施方式的多层陶瓷基片的另一例子的截面图,(b)是制造(a)的多层陶瓷基片的方法中的一个步骤的截面图。
图7中(a)是表示本实施方式的多层陶瓷基片的另一例子的截面图,(b)是(a)的平面图。
图8中(a)是表示本实施方式的多层陶瓷基片的另一例子的截面图,(b)是(a)的平面图。
图9是制作图8所示的多层陶瓷基片的方法中的一个步骤的截面图。
图10中(a)是表示本实施方式的多层陶瓷基片的另一例子的截面图,(b)是(a)的平面图。
图11中(a)是表示本实施方式的多层陶瓷基片的另一例子的截面图,(b)是(a)的平面图。
图12是表示表1所示的试样的热膨胀层的温度与膨胀率的关系的图。
图13中(a)和(b)是用本实施方式的多层陶瓷基片的制造方法制作的试样,是使热膨胀层膨胀之前和膨胀之后的生片层叠体的光学显微镜像。
具体实施方式
本申请的发明人对专利文献1、2所公开的多层陶瓷基片的制造方法进行了详细的研究。根据专利文献1、2的方法,为了除去生片的与空腔相当的部分或者烧结体的与空腔相当的部分,必须形成达剥离层或者烧尽层的切口或者槽。该切口或槽与剥离层或烧尽层的位置一致并且没有可靠地达到剥离层或者烧尽层时,难以分离与空腔相当的部分。尤其是根据专利文献2的方法,与空腔相当的部分能否分离,在烧制之后才知道,因此即使是废品也必须使制造工序进行到烧制步骤。
另外,根据专利文献1的方法,剥离层由陶瓷生片能够容易地剥离的材料构成,因此关于夹有剥离层的生片层叠体,剥离层与陶瓷生片之间的密接性不足。因此,压接而成的生片层叠体的形状稳定性不足,或在插入切口时生片有偏移的可能性。根据上述技术问题,存在难以稳定地制作多层陶瓷基片的情况,尤其是从量产性的观点来看存在问题。鉴于这样问题,本申请的发明人想到了一种新颖的多层陶瓷基片的制造方法。以下,对本发明的多层陶瓷基片和多层陶瓷基片的制造方法的一个实施方式进行详细的说明。此外,在以下的说明中,生片层叠体是由第一陶瓷生片和第二陶瓷生片层叠而成的,与片的顺序或数量、热膨胀层的位置或数量、内部配线或配置于内部的元件的有无等无关地,将从层叠开始直到烧结为止之间的状态全部定义为生片层叠体。
[多层陶瓷基片的结构]
图1(a)是表示本实施方式的多层陶瓷基片的一个例子的立体图,图1(b)表示图1(a)的1B-1B线的截面。
多层陶瓷基片101包括具有上表面110a和下表面110b的陶瓷烧结体110。在上表面110a设置有用于收纳半导体IC芯片等的电子部件的空腔111。空腔111具有在上表面110a有开口的凹陷状。在上表面110a可以设置一个或多个电极112。另外,在下表面110b可以设置一个或多个电极113。在空腔111的底部111a,为了进行空腔111所收纳的半导体IC的散热,设置有散热用电极114。图1所示的多层陶瓷基片101具有一个空腔111,但是多层陶瓷基片也可以具有2个以上的空腔。此时,如以下说明的那样,在2个以上的空腔111中,底部111a的高度可以相同,也可以不同。
在陶瓷烧结体110的内部还可以设置无源部件图案118、导电性通孔120和配线图案119。无源部件图案118例如具有导电性或者规定的电阻值,可以构成内部配线、电感器、电容器、带状线、内部电阻等。
配线图案119由上表面110a和下表面110b大致平行的导电性薄层图案构成。另外,导电性通孔120由在连结上表面110a与下表面110b的方向上延伸的通孔和填充于通孔内的柱状的导电体构成。配线图案119和导电性通孔120与无源部件图案118、配线图案119、电极112、电极113、电极114等连接,构成规定的电路。
如图1(b)所示,与散热用电极114连接的导电性通孔120作为散热体,可以到达下表面110b。另外,在下表面110b还可以设置与连接于散热用电极114的导电性通孔120连接的散热用电极115。
多层陶瓷基片101可以为低温烧制陶瓷(LTCC,Low Temperature Co-firedCeramics)基片,也可以为高温烧制陶瓷(HTCC,High Temperature Co-fired Ceramics)基片。在陶瓷烧结体110、无源部件图案118、配线图案119、电极112、电极113、电极114中,使用与烧制温度、用途等相应的陶瓷材料和导电性材料。在多层陶瓷基片101为低温烧制多层陶瓷基片的情况下,使用能够在从800℃到1000℃程度的温度范围内烧结的陶瓷材料和导电性材料。例如可以使用以Al、Si、Sr为主成分且以Ti,Bi、Cu、Mn、Na、K为副成分的陶瓷材料、以Al、Si、Sr为主成分且以Ca、Pb、Na、K为副成分的陶瓷材料、包含Al、Mg、Si、Gd的陶瓷材料、包含Al、Si、Zr、Mg的陶瓷材料。另外,可以使用包含Ag或Cu的导电性材料。陶瓷材料的介电常数为3~15程度。在多层陶瓷基片101为高温烧制多层陶瓷基片的情况下,可以使用以Al为主成分的陶瓷材料和包含W(钨)或Mo(钼)的导电性材料。
多层陶瓷基片101的尺寸没有特别限制,可以按照与用途、内部包含的无源器件的数量、电路规模、空腔111的大小或数量等相对应的尺寸,来制作多层陶瓷基片101。
图1(c)表示在多层陶瓷基片101安装有半导体IC芯片和电容器的状态。如图1(c)所示,在空腔111内配置半导体IC芯片151。例如,利用焊料、导热性的接合剂等将半导体IC芯片151以面朝上的状态进行固定。半导体IC芯片151的电极151a与多层陶瓷基片101的电极112通过接合线153连接。在电极112可以通过焊料来连接例如电容器152等能够表面安装的无源器件或有源器件。另外,虽然未图示,也可以在空腔111内以面朝下的方式安装半导体IC芯片151。此时,在空腔111的底面设置与半导体IC芯片151的电极对应的电极,通过焊料回流等来连接空腔111的底面的电极与半导体IC芯片151的电极。
[多层陶瓷基片的制造方法]
对多层陶瓷基片的制造方法进行说明。图2是表示多层陶瓷基片的制造方法的流程图。图3、图4是表示多层陶瓷基片的制造方法的步骤截面图。参照图2、图3和图4,对本实施方式的多层陶瓷基片的制造方法进行说明。在以下的说明中,举出了层叠陶瓷生片并构成一个多层陶瓷基片的方式的例子,但是也可以构成2个以上的多层陶瓷基片。
1、准备第一和第二陶瓷生片的步骤
(1)准备陶瓷生片
首先准备陶瓷材料。准备包含上述元素的陶瓷材料,根据需要,在例如700℃~850℃下进行预烧,通过粉碎来形成颗粒。在陶瓷材料中添加玻璃成分的粉末、有机粘合剂、塑化剂、溶剂,得到它们的混合物的浆料。另外,将上述导电性材料的粉末与有机粘合剂和溶剂等混合,得到导电膏。
使用刮刀法、压延(压出)法、印刷法、喷射式涂敷法、转印法等,由浆料在承载膜250上形成规定的厚度的层,并使其干燥。干燥后的浆料的层的厚度为例如20μm~200μm。通过切割浆料的层,如图3(a)所示,得到多个陶瓷生片200(S11)。
(2)通孔图案、配线图案、无源部件图案的形成
如图3(b)所示,根据在多层陶瓷基片内构成的电路,使用激光、机械式穿孔机(机械穿孔机)等在多个陶瓷生片200形成通孔201(S12),使用丝网印刷法在各通孔201中填充导电膏202(S13)。另外,通过丝网印刷等,在陶瓷生片印刷导电膏,在陶瓷生片200上形成配线图案203和无源部件图案204(S13)。通孔201的直径为例如60μm~100μm,配线图案203和无源部件图案204的厚度为例如5μm~35μm。在各生片形成的通孔图案、配线图案、无源部件图案可以根据层叠的陶瓷生片200的层叠位置(高度)而不同。多个陶瓷生片200被分类为第一陶瓷生片270和第二陶瓷生片260。第一陶瓷生片270具有要成为空腔的底面的主面270a,要成为空腔的底面的区域206位于主面270a。在区域206可以形成散热用电极的电极图案205。在第二陶瓷生片260可以不形成热膨胀层。
(3)调制热膨胀层
准备厚度会因加热而增大的热膨胀层。热膨胀层具有片状,通过切割可以加工成期望的形状,也可以准备热膨胀层用膏,通过丝网印刷等的印刷来形成热膨胀层。在使用热膨胀层用膏的情况下,能够使用丝网印刷,因此能够容易地进行形成图案的对位。在该情况下,具有能够任意且容易地设定热膨胀层的形状、容易调整厚度等的优点。
热膨胀层包含通过加热而膨胀的热膨胀材料。通过热膨胀材料膨胀,热膨胀层的厚度增大,位于陶瓷生片的热膨胀层上的部分位移。热膨胀层优选厚度会因加热而增大,优选厚度以2倍以上的比例增大。即,膨胀率优选在2倍以上。进一步优选热膨胀层的厚度会因加热而以例如2倍以上12倍以下的比例增大。
热膨胀层用膏包含例如内包有在常温下为液体的碳化氢的热塑性树脂制的热膨胀性微囊来作为热膨胀材料,且包含树脂、溶剂等的有机材料。热膨胀性微囊具有例如5μm~50μm的平均粒径,包含热塑性树脂制的外壳和填充于外壳内的在常温下为液体的低沸点碳化氢。例如,通过以70℃~260℃程度的范围内的温度进行加热,使低沸点碳化氢气化,同时外壳软化,由此形成中空状的独立的气泡。即,微囊膨胀。例如,在市面上贩售有各种的平均粒径、热膨胀开始温度、最大膨胀温度的膨胀性微囊,可以使用它们。优选以比在以下说明的正式压接时的加热温度高且比脱粘合剂时的加热温度低的温度,能够使热膨胀层的厚度最大化,来选择热膨胀性微囊。例如,分别选择正式压接时的加热温度为80℃,脱粘合剂时的加热温度为350℃时,粘合剂等的热分解从超过大约200℃开始。因此,关于热膨胀层使用的热膨胀性胶囊,选择设计为热膨胀层在80℃以上200℃以下的温度膨胀,优选在从100℃到150℃程度变为最大体积的热膨胀性胶囊。由此,能够不阻碍正式压接时的陶瓷生片的压接,并且在生片层叠体包含粘合剂的状态下使热膨胀层膨胀。因此,通过在形成空腔时除去粘合剂,能够避免生片层叠体变脆而使处理变得困难。
热膨胀性微囊的平均粒径有时对空腔111的底部111a的平坦性有影响。在要求更平滑的底部111a的情况下,优选使用在上述的范围中尽可能小的、例如10μm等的平均粒径的热膨胀性微囊,由此在空腔111的底部凹凸也尽可能变小,变得平滑。此外,为了缩小所形成的空腔的底面的凹凸,也可以将具有比热膨胀材料小的能够填充间隙的尺寸的凹凸改善材料等添加在热膨胀层用膏中。作为凹凸改善材料,可以使用例如亚克力珠等。
(4)热膨胀层的形成
在第一陶瓷生片270配置热膨胀层。如图3(c)所示,在第一陶瓷生片270的主面270a,在要成为空腔的底面的区域206形成热膨胀层207(S14)。关于热膨胀层207,如上述的那样,可以配置片状的热膨胀层207,或者通过膏体的丝网印刷等来形成。在第二陶瓷生片260不配置热膨胀层。由此,准备配置有热膨胀层的第一陶瓷生片270和没有配置热膨胀层的至少一个第二陶瓷生片260(S15)。热膨胀层207的厚度在10μm以上50μm以下。这是因为,热膨胀层比热膨胀性微囊薄时,热膨胀性微囊会埋入陶瓷生片,使陶瓷生片发生变形。此外,当热膨胀层过厚时,会阻碍陶瓷生片彼此的压接。另外,热膨胀层207的厚度优选所使用的热膨胀性微囊的平均粒径以上。
在本实施方式中,多层陶瓷基片101具有一个空腔111,因此在图3(c)中,在第一陶瓷生片270配置一个热膨胀层207。在多层陶瓷基片101设置有底面的高度相等的2个以上的独立的空腔111时,在2个以上的独立的要成为空腔111的底面的区域分别设置热膨胀层207。
2、得到生片层叠体的步骤
对第一和第二陶瓷生片270、260进行预压接并依次层叠,形成生片层叠体(S16)。以构成所设计的电路的方式,对上述的第二陶瓷生片260和第一陶瓷生片270进行预压接并且依次层叠。生片层叠体280的第一和第二陶瓷生片270、260的总层叠数为例如4~20。预压接和层叠的顺序一般依照多层陶瓷基片的制造方法。为了容易除去片间的气泡,第一和第二陶瓷生片270、260的层叠可以在减压下进行。
为了形成空腔111的空间,在第一陶瓷生片270之上,夹着热膨胀层地层叠一个以上的第二陶瓷生片260。为了确保空腔111的底部的强度并且配置上述的电路,在第一陶瓷生片270的下方也可以配置第二陶瓷生片260。
由此,如图4(a)所示,能够得到生片层叠体280。此时,以第一陶瓷生片270的主面270a位于要成为空腔的底部的高度,即生片层叠体的层叠方向上的高度位置的方式,来配置第一陶瓷生片270。
在本实施方式中,多层陶瓷基片101具有一个空腔111,但是也可以具有2个以上的空腔。在多层陶瓷基片具有底面高度不同的2个以上的空腔111时,以2个以上的第一陶瓷生片270的主面270a分别位于各自的要成为空腔的底部的高度,即生片层叠体的层叠方向上的高度位置的方式,来配置第一陶瓷生片270。
热膨胀层207位于要成为空腔的部分208的底部的区域。要成为空腔的部分208直到因槽212或热膨胀层207等而分离为止,为第二和/或第一陶瓷生片的一部分。
根据需要,在生片层叠体280的上表面280a和下表面280b分别形成电极图案209和电极图案210(S17)。在电极图案209和电极图案210的周围还可以配置保护层材料。
3、正式压接步骤
接着,使构成生片层叠体280的第一和第二陶瓷生片270、260彼此压接(S18)。例如,将生片层叠体280装填在框体内,使用冷等静压(CIP)装置等进行正式压接。在正式压接中,对生片层叠体280的整体加热,以使得第一和第二陶瓷生片270、260中的树脂和导电膏中的粘合剂软化,彼此接合。在进行加热的情况下,优选使用不会使热膨胀层207膨胀的温度。热膨胀层207开始膨胀的温度主要由热膨胀层207所具有的热膨胀性微囊的特性来确定。例如,对生片层叠体280整体以60℃到90℃的温度范围进行加热。
4、槽的形成步骤
在生片层叠体280形成用于去除要成为空腔的部分208的槽212(S19)。具体而言,如图4(b)所示,沿要成为空腔的部分208的外形,自上表面280a起形成具有沿生片层叠体280的层叠方向的深度的槽212。可以通过YAG等的激光加工或者切刀等的刀具冲切来形成槽212。槽212的宽度例如优选10μm~200μm。在槽212的宽度小于10μm的情况下,在形成槽212后,由于某些外力,规定槽212的相对的两个侧面发生变形、接触的可能性提高。当侧面接触时,有时难以去除要成为空腔的部分208。
槽212也可以不到达热膨胀层207,设为在生片层叠体280的层叠方向上具有余量M1的深度。即,槽212的底部与热膨胀层207在层叠方向上可以隔开余量M1。在槽212贯通热膨胀层207并达到位于比热膨胀层207靠下位置的陶瓷生片时,去除要成为空腔的部分208和去除热膨胀层207后,位于比热膨胀层207靠下方的槽212在生片层叠体280的烧结后仍有残留。这样的槽使通过烧结而得到的多层陶瓷基片的强度降低。通过设置余量M1,能够抑制由于形成槽212的装置的精度不足够高或者槽212的形成中的偏差等而使槽212贯通热膨胀层207的情况。同样地,槽212也可以与热膨胀层207的端部在水平方向(与生片层叠体280的层叠方向垂直的方向)上具有余量M2。
此外,在本实施方式中,在生片层叠体280设置有用于去除要成为空腔的部分208的槽212,但是在形成的空腔的深度为50μm以下等那样小的情况下,也可以不设置槽212。
另外,如上所述,在生片层叠体构成集合有多个多层陶瓷基片101的大型基片的情况下,在该阶段可以使用切刀等来同样地形成用于在烧结后对单个基片进行分割的分割用的槽。
5、热膨胀层的膨胀步骤
通过加热,使热膨胀层207膨胀(S20)。具体而言,将生片层叠体280保持在使热膨胀层207厚度增大的温度。该温度比正式压接时的加热温度高,并且比脱粘合剂时的加热温度低。例如,将生片层叠体280在110℃以上且不到200℃的范围的温度保持1分以上30分以下的时间。优选保持温度为150℃以下。在此,使热膨胀层膨胀之后,为了除去粘合剂,将使热膨胀层207膨胀的温度的上限设定为比开始除去粘合剂时的温度低。但是,也可以使热膨胀层在脱粘合剂步骤后或在脱粘合剂步骤中膨胀。此时,在更高的温度下使热膨胀层膨胀。
图5(a)和(b)是用于说明热膨胀层207的膨胀和要成为空腔的部分208的分离的、将热膨胀层207的端部附近放大表示的示意图。图5中,为了进行说明,各部位的扩大倍数各自有所变化,与实际的状态不同。在正式压接步骤后,热膨胀层207膨胀之前,热膨胀层207以热膨胀层用微囊207m和有机材料207v混合的状态存在。如前所述,为了避免从空腔的底部连续的裂缝,热膨胀层207的端部207e位于比要成为空腔的部分208的两端靠内侧,在水平方向上设置有余量M2即可。另外,也可以在生片层叠体280的层叠方向上,在槽212与热膨胀层207之间设置有余量M1。热膨胀层用微囊207m通过有机材料207v与要成为空腔的部分208和第一陶瓷生片270接合。
在从该接合的状态开始到温度上升的过程中,有机材料207v、陶瓷生片的粘合剂等变软的同时,热膨胀层用微囊207m膨胀,丧失接合性。因此,在热膨胀层用微囊207m与要成为空腔的部分208之间和热膨胀层用微囊207m与第一陶瓷生片270之间发生剥离。而且,由于热膨胀层用微囊207m膨胀,其周围的第一和第二陶瓷生片的接合也被推开而剥离。其结果,经由热膨胀层207接合的要成为空腔的部分208与第一陶瓷生片270因热膨胀层207而剥离并分离。
由此,如图4(c)所示,热膨胀层207的厚度增大。此时,如图5(b)所示,在热膨胀层207的端部207e与槽212的底部212e之间至少设置有余量M1和余量M2的一者的情况下,在设置有余量M1和余量M2的部分211,陶瓷生片的要成为空腔的部分208与其他的部分仍然相接。但是,随着热膨胀层用微囊207m的膨胀,产生要成为空腔的部分208的位移和由于热膨胀层用微囊207m的膨胀而引起的应力,对部分211施加切割应力。
其结果,在设置有余量M1和余量M2的部分211,以槽212的底部212e作为起点,产生到达第一陶瓷生片270与第二陶瓷生片260的界面或者热膨胀层207(热膨胀层用微囊207m)的裂纹213。由此,要成为空腔的部分208的外周整体从生片层叠体280分离。其结果,在夹着热膨胀层207的2个陶瓷生片间形成间隙,要成为空腔的部分208被热膨胀层207提升,而发生位移。此时如图5(b)所示,如果裂纹213的延伸方向与生片的层叠面不垂直,则要成为空腔的部分208的一部分作为毛刺208b而残留。
6、空腔的形成步骤
如图4(c)所示,通过除去由热膨胀层207的膨胀而位移了的要成为空腔的部分208,在生片层叠体280形成空腔111(S21)。要成为空腔的部分208的侧面从生片层叠体280完全分离。另外,由于热膨胀层207膨胀而接合力减弱,在热膨胀层207与要成为空腔的部分208之间和热膨胀层207与生片层叠体280之间也产生了间隙。因此,将上表面280a向下地保持生片层叠体280,由此要成为空腔的部分208因自重而从生片层叠体280脱落,能够得到设置了在上表面280a具有开口的空腔111的生片层叠体290。由于槽宽度狭窄,因自重难以脱落的情况下,可以通过胶带或者吸附垫等除去要成为空腔的部分208。
此时,存在热膨胀层207的一部分或者全部与要成为空腔的部分208一起脱离,或者热膨胀层207全部粘贴在空腔111的底部的情况。即,可以与要成为空腔的部分208一起除去热膨胀层207的一部分或全部。在热膨胀层207的一部分或者全部残留于生片层叠体280的情况下,在以下的脱粘合剂步骤中,基本上消失。在脱粘合剂步骤中没有消失的热膨胀层207能够在烧结步骤中消失。在烧结步骤后存在残存的部分的情况下,在烧结步骤后浸渍在酸、碱或者氟化物中,根据需要还可以使用超音波等来进行洗净。另外,这样在热膨胀层含有在烧结步骤后残存的部分的情况下,例如在使用含有热膨胀材料的热膨胀层用膏来形成热膨胀层的情况下,可以进行洗净热膨胀材料等的前处理。
如上所述,根据余量M1和余量M2的长度,相对于陶瓷生片的层叠方向倾斜地生成裂纹213,在空腔111的底部111a产生毛刺208b。在产生了毛刺208b的情况下,如图4(d)所示,平坦的底部111b的长度op2变得比空腔111的开口op1的长度短。
7、脱粘合剂步骤
从具有空腔111的生片层叠体290除去粘合剂(S22)。具体而言,加热以去除生片层叠体290所包含的树脂、溶媒等的有机成分。例如,在200℃以上600℃以下的范围的温度下,保持120分钟以上600分钟以下的时间。保持温度可以是一定的,也可以是变化的。例如,对生片层叠体290加热,直到500℃为止,之后,逐渐冷却或者使保持温度逐渐降低。通过该步骤,生片层叠体290所包含的树脂、溶剂和热膨胀层207消失(蒸发)。例如,在大约350℃~600℃的范围的温度下,热膨胀层207消失。该温度范围如果与脱粘合剂的温度范围相同,则可知如上所述那样,能够在脱粘合剂步骤时使热膨胀层膨胀,并且在空腔形成后,在脱粘合剂时使残存的热膨胀层基本消失。而且,在所形成的空腔的底面残留热膨胀材料所造成的痕迹的情况下,可以将在该温度范围下消失的材料作为凹凸改善材料来填充到热膨胀材料的间隙。作为凹凸改善材料,可以使用亚克力珠等。
该脱粘合剂步骤在使热膨胀层膨胀的步骤之后连续地进行,也可以在脱粘合剂步骤后形成空腔。通过连续地进行2个步骤,能够缩短制造步骤。
在脱粘合剂步骤中,由于除去粘合剂,使生片层叠体变脆,因此也可以在脱粘合剂步骤之后使热膨胀层膨胀,除去要成为空腔的部分,形成空腔。在该情况下,在脱粘合剂步骤中,优选在热膨胀层不膨胀的温度下保持生片层叠体。
8、烧结步骤
使脱粘合剂后的生片层叠体290(S23)烧结。具体而言,在陶瓷生片所含的陶瓷的烧结温度下,保持生片层叠体290,进行陶瓷的烧结。例如,在850℃以上940℃以下的范围的温度下,保持100分钟以上180分钟以下的时间。由此,能够得到图1(b)所示的多层陶瓷基片。
可以在脱粘合剂步骤之后连续地进行该烧结步骤。例如,使用连续炉,将形成有空腔的生片层叠体在200℃以上600℃以下的范围的温度下保持120分钟以上600分钟以下的时间之后,在850℃以上940℃以下的范围的温度下保持100分钟以上180分钟以下的时间。而且,保持温度可以是一定的,也可以是变化的。例如,可以将生片层叠体290加热到200℃,接着逐渐加热到600℃,之后加热到850℃以上940℃以下的范围的温度。通过连续地进行2个步骤,能够缩短制造步骤。
在生片层叠体构成集合有多个多层陶瓷基片101的大型基片时,通过沿分割用槽切割由烧结而得到的大型基片,能够得到多个多层陶瓷基片。
根据本实施方式的多层陶瓷基片的制造方法,热膨胀层在加热时,由于厚度增大,使生片层叠体的要成为空腔的部分发生位移。在加热前的状态下,厚度薄,即使夹在陶瓷生片间,也不阻碍2个陶瓷生片的密接性,因此在层叠陶瓷生片来形成生片层叠体的情况或者沿空腔的外形来形成槽的情况下,能够抑制发生陶瓷生片的偏移。另外,能够提高生片层叠体中的陶瓷生片间的密接性,确保良好的空腔底面的平坦性等,能够维持生片层叠体的高成形性。
另外,热膨胀层的厚度大大增加以使生片层叠体的要成为空腔的部分发生位移,因此即使沿空腔的外形的槽不完全与热膨胀层相接,由于位移所导致的切割应力会使得在陶瓷生片产生裂纹,使要成为空腔的部分从生片层叠体分离。该切割应力不会在目的之外的部分产生裂纹,因此即使考虑了对位误差也能够以高成品率可靠地将要成为空腔的部分从生片层叠体分离。而且,在烧结前能够确认是否适当地形成有空腔,从而能够在烧结前排除废品。因此,能够提供一种量产性优越并且成品率高的多层陶瓷基片的制造方法。
另外,热膨胀层选择在脱粘合剂步骤或者烧结步骤时的温度下消失的材料,所以热膨胀层在上述的步骤中基本消失,因此能够抑制由于残留在空腔的底面的杂质引起的空腔底面的平坦性的降低或者清洁性的降低。因此,能够得到清洁的电极面、热通孔。在烧结后的多层陶瓷基片中也能够维持空腔,因此无需洗净残渣物等也能够收纳半导体器件等。通过将半导体器件收纳在空腔中,能够实现多层陶瓷基片的集成化、低高度化。
[其他实施方式]
在上述实施方式中,对空腔具有一个平坦的底面的多层陶瓷基片进行了说明,但是多层陶瓷基片也可以具有相同深度的多个空腔或不同深度的多个空腔。另外,多层陶瓷基片也可以包括具有高度不同的多个底面的空腔。例如,如图6(a)所示,多层陶瓷基片102也可以包括具有高度不同的第一底部111a和第二底部111a’的空腔111’。在本实施方式中,在空腔111’,第二底部111a’位于比第一底部111a深的位置,但第二底部111a’也可以位于比第一底部111a浅的位置。
如图6(b)所示,首先,准备在要成为第一底部111a的区域206配置有热膨胀层207的第一陶瓷生片270,和在要成为第二底部111a’的区域206’配置有热膨胀层207’的第三陶瓷生片270’。之后,在形成生片层叠体时,以第一陶瓷生片270的主面270a和第三陶瓷生片270’的主面270a’成为第一底部111a和第二底部111a’的高度的方式,配置第一陶瓷生片270和第三陶瓷生片270’。另外,在要成为空腔111’的侧面的位置形成槽212’和槽212。并且,在区域206与区域206’的边界,优选设置到达第三陶瓷生片270’的主面270a’附近的槽212’。其他的条件与上述的方法相同,能够制造多层陶瓷基片102。在该情况下,使热膨胀层207和热膨胀层207’膨胀时的厚度可以不同。
另外,在图6中,空腔111’具有一个第一底部111a和一个第二底部111a’,但是多层陶瓷基片也可以具有3个以上的底部高度不同的空腔。在该情况下,准备热膨胀层的位置不同的3个第一陶瓷生片270,以成为彼此不同的高度的方式在生片层叠体中配置该3个第一陶瓷生片270。
接着,如图7(a)所示,在多层陶瓷基片103中,空腔111’也可以具有一个第二底部111a’和夹着第二底部111a’设置的2个第一底部111a。在该情况下,如图7(b)所示,准备:具有配置在与2个第一底部111a对应的位置的2个热膨胀层207的第一陶瓷生片270;和具有配置在与第二底部111a’对应的位置的热膨胀层207’的第三陶瓷生片270’,将第一陶瓷生片270和第三陶瓷生片270’以成为不同高度的方式层叠。
另外,在上述实施方式中,位于空腔111的底部111a的电极114比底部111a小。但是,电极114也可以比底部111a大。图8(a)和图8(b)是多层陶瓷基片104的截面图和平面图。多层陶瓷基片104具有比空腔111的底部111a大的电极114’。与图1等所示的实施方式同样地,电极114’与导电性通孔120连接,导电性通孔120例如与设置在陶瓷烧结体110的下表面110b的散热用电极115连接。电极114’作为例如配置在空腔111内的电子部件的散热用电极或者接地用电极来使用。
在图8(a)中,表示了电极114’中作为空腔111的底部111a而露出的部分与埋设于陶瓷烧结体110内的部分构成同一个平面。但是,如以下的图9所示,在制造多层陶瓷基片104时,要成为电极114’的电极图案205中,仅在要成为空腔111的部分配置热膨胀层207。因此,也可以考虑在形成生片层叠体时,推压热膨胀层207,使电极图案205中的要成为空腔111的部分凹陷。在该情况下,多层陶瓷基片104的电极114'也可以在作为空腔111的底部111a而露出的部分具有凹部。
根据多层陶瓷基片104,如图9所示,在制造时,用于形成空腔111的槽212位于电极图案205上。
因此,在热膨胀层207的端部207e与槽212的底部212e之间设置有余量M1和余量M2的至少一者的情况下,通过热膨胀层207的膨胀,对部分211施加切割应力,从槽212的底部212e产生的裂纹易于径直延伸。这是由于材料不同的电极图案205上侧的面与陶瓷生片的边界容易剥离而释放应力。因此,根据多层陶瓷基片104,在空腔111的底部111a不易产生毛刺208b,另外即使毛刺208b产生也会变小。
图10(a)和图10(b)是表示多层陶瓷基片105的截面图和平面图。多层陶瓷基片105在空腔111的底部111a具有多个片电极116。片电极116与导电性通孔120连接,导电性通孔120与配线图案119、无源部件图案118等连接。
根据多层陶瓷基片105,在空腔111内,集成电路等的电子部件能够以倒装焊接来连接。因此,如图1等所示,收纳于空腔111中的有源器件不必与接合线连接,能够缩小搭载有电子部件的多层陶瓷基片105的高度。另外,其他电子部件、多层陶瓷基片等也能够配置在多层陶瓷基片105上。
图11(a)和图11(b)是表示多层陶瓷基片106的截面图和平面图。多层陶瓷基片106还具有位于空腔111的侧面的下方的包围底部111a的周围的电极117,这一点与图10所示的多层陶瓷基片104不同。如参照图9所说明的那样,在制造多层陶瓷基片106时,用于形成空腔111的槽212位于电极117的图案上。因此,根据多层陶瓷基片106,在空腔111的底部111a不易产生毛刺208b,另外即使毛刺208b产生也会变小。
此外,在上述实施方式中,空腔的形成步骤在热膨胀层的膨胀步骤之后进行,但是空腔的形成步骤也可以在热膨胀层的膨胀步骤中或脱粘合剂步骤中进行。在此,膨胀步骤中或脱粘合剂步骤中,可以在膨胀步骤或脱粘合剂步骤的条件下以保持生片层叠体的状态进行空腔的形成。
(实施例)
以下,关于本实施方式的多层陶瓷基片的制造方法,说明进行实验的结果。
[实施例1]热膨胀层的特性
调制热膨胀层用膏,确认了热膨胀层在所期望的温度下对于空腔的形成显示出足够的厚度变化。另外,陶瓷生片使用以Al、Si、Sr为主成分,以Ti、Bi、Cu、Mn、Na、K为副成分的陶瓷材料,在片上成形而制作。
作为热膨胀材料,准备了具有表1所示的平均粒径和膨胀开始温度的热膨胀性微囊(松本油脂工业制F、FN系列)。另外,作为连结料,使用TMC-108(田中贵金属制),将热膨胀性微囊与连结料以1:9的重量比进行混合以制作膏体。将得到的膏体在聚脂薄膜上以干燥后的厚度为0.1mm程度的方式进行涂敷,并使其干燥,由此得到热膨胀层的试样。使用试样1~3的热膨胀材料,分别制作多个试样。将所制作的试样在70℃~130℃的温度下加热,使用测微计对试样的厚度的变化进行测定,计算出试样的厚度变化。具体而言,将加热前的厚度作为t1,将加热后的厚度作为t2,将通过以下的式子计算出的数值作为以加热前的厚度为基准的厚度变化(膨胀率)α。
α=t2/t1
[表1]
试样 粒径(μm) 膨胀开始温度(℃)
试样1 6~10 100~110
试样2 9~15 90~100
试样3 20~30 115~125
结果如图12所示。横軸表示加热的温度,纵轴表示以加热前的厚度为基准的厚度变化(膨胀率)。
已知任一种试样均在100℃~110℃程度下膨胀,在130℃,以2~5倍程度厚度增大。该温度范围是多层陶瓷基片的制造步骤中的正式压接的温度与脱粘合剂的温度之间的温度。
[实施例2]空腔的形成
对不形成槽地形成空腔时所需的热膨胀层的厚度变化量进行了调查。准备厚度110μm的陶瓷生片,重叠6层,形成陶瓷生片层叠体。空腔的尺寸为纵:25mm,横:25mm,深度:0.1mm。在热膨胀层,使用上述的试样1的热膨胀层用膏,利用丝网印刷法涂敷在陶瓷生片上。通过在显微镜下观察对所制作的片层叠体的截面进行测定,热膨胀层的厚度为0.01mm。为了使厚度变化量不同,根据图12,对使热膨胀层膨胀时的加热温度进行了调整。制作多个试样,对正确地去除了与空腔相当的部分的比例进行评价。结果如表2所示。在此,正确地去除的比例是指随着热膨胀层的厚度变化,正确地去除与空腔相当的部分的比例。即在以下的结果中,作为用于在生片层叠体以不在生片层叠体形成具有空腔的深度的用于规定空腔的外形的槽的方式形成空腔的优选范围,对热膨胀层的加热前后的厚度的变化量需要怎样的程度进行了调查。
[表2]
根据表2可知,如果厚度变化量为2.2程度,则能够以1/3程度的成品率通过热膨胀层的厚度变化来形成空腔。另外可知,如果厚度变化量为3.7倍,则能够可靠地形成空腔。根据这些结果可知,热膨胀层优选通过加热而使厚度以2倍以上4倍以下的比例增大。
图13(a)和(b)分别表示准备厚度110μm的陶瓷生片,重叠6层并压接,将空腔的深度设为0.2mm,对厚度变化量为6倍的试样的热膨胀层进行加热前和加热后的光学显微镜像。,根据图13(a)可知,加热前的热膨胀层的厚度为大约10μm,但是根据图13(b)可知,在加热后热膨胀层的厚度变为大约50μm。
[实施例3]多层陶瓷基片的制造
根据以下的条件制造形成有空腔的多层陶瓷基片。
首先,准备以Al、Si、Sr为主成分,以Ti、Bi、Cu、Mn、Na、K为副成分而含有这些元素的陶瓷材料。使用准备了的陶瓷材料,如上述的说明那样,得到多个陶瓷生片。
接着,使用激光打孔器在得到的陶瓷生片形成通孔,利用丝网印刷在通孔中填充导电膏并且形成配线图案。在导电膏中使用作为导电性材料的含有Ag的材料。接着,在作为第一陶瓷生片的空腔的底面的区域形成热膨胀层。通过使用了热膨胀层用膏的丝网印刷法,以干燥后的厚度成为10μm的方式形成热膨胀层。在热膨胀层用膏中,作为热膨胀材料将热膨胀製微囊(松本油脂工业制F、FN系列)在氟化铵中洗净并使用,同时作为空腔底面的凹凸改善材料添加亚克力珠(积水化成品工业制)。
反复进行将所得到的第一和第二陶瓷生片的任意者重叠,进行预压接并剥离承载膜的作业,依次层叠,得到陶瓷生片4~20层,具体而言层叠有7层的厚度80μm的陶瓷生片的生片层叠体。接着,一边将生片层叠体加热到85℃,一边在17MPa下进行正式压接。
在正式压接了的生片层叠体上,使用雕刻刀具,沿要成为空腔的部分的外形,形成深度180μm的槽。
接着,将形成有槽的生片层叠体的热膨胀层加热到130℃,并保持15分钟。由此热膨胀层的厚度增大,要成为空腔的部分发生位移。对位移了的要成为空腔的部分,使用胶带容易地去除后,形成空腔。接着,此后形成用于在烧结后分割的槽。
对于形成有空腔并形成有分割用的槽的生片层叠体,使用连续炉,在上述条件的范围进行脱粘合剂步骤和烧结步骤。如此,得到具有空腔的多层陶瓷基片。在生片层叠体形成有空腔时,膨胀了的热膨胀层的一部残留于空腔的底部,但是确认了其在烧结步骤后基本消失。并且,在烧结后的空腔的底面也没有残留热膨胀层用微囊的痕跡。通过以上的步骤得到的多层陶瓷基片能够以与现有的多层陶瓷基片大致同等的步骤来形成空腔,量产性优越。
[实施例4]微小空腔的形成
确认了使烧制后的多层陶瓷基片的厚度和空腔的深度不同,能否制作微小的空腔。使用与实施例3相同的制作方法,在烧制后制作325μm、650μm、1300μm的厚度的多层陶瓷基片。空腔的尺寸为1.3mm×1.3mm、2.3mm×2.3mm。将空腔的深度设定为100μm、150μm、200μm、250μm、300μm,确认了能否形成空腔。结果如表3所示。
[表3]
表3中,“○”表示能够形成良好的形状的空腔。另外,“△”表示不容易进行空腔的去除,所形成的空腔的形状没有充分地形成。另外,「×」表示在空腔的底部产生裂缝。
根据表3所示的结果可知,能够形成平面形状为1.3mm×1.3mm和2.3mm×2.3mm这样的微小的尺寸的空腔。另外可知,如果空腔的深度为多层陶瓷基片的厚度的1/2以下,则能够在底部不产生裂缝地形成空腔。
[实施例5]余量和毛刺的尺寸的研究
在制造多层陶瓷基片时,如图4(b)所示,将槽212的端部与热膨胀层207的端部的垂直方向的余量M1和水平方向的余量M2设定为各种值,在制作多层陶瓷基片时,对在空腔111的底部111a产生的毛刺208b的水平方向的大小进行了调查。
制作了包括一边具有2.3mm的矩形开口的空腔,如图8所示在空腔的底部具有电极的多层陶瓷基片(以下,带电极的多层陶瓷基片)和不具有电极的多层陶瓷基片(以下,无电极的多层陶瓷基片)。空腔的深度为200μm和300μm。结果如表4、5所示。垂直方向的余量M1和水平方向的余量M2如表4、5所示。毛刺208b的尺寸在宽度方向和长度方向的各方向上是两侧的毛刺208b的长度的合计的值,在表4、5中表示宽度方向和长度方向的毛刺208b的平均值。余量M1为-50,表示过切割,即形成比热膨胀层深50μm的槽。在带电极的多层陶瓷基片中,由于切割电极,没有制成试样。
[表4]
[表5]
根据表4和表5的结果可知,带电极的多层陶瓷基片这一方能够大致缩小毛刺208b。另外,空腔越深(表5),毛刺208b倾向于变长。根据该结果可知,通过改变余量M1、M2,能够调节毛刺208b的长度。具体而言,可知通过对余量M1、M2进行调整,可以使毛刺的长度为250μm以下,在带电极的多层陶瓷基片中,通过设定适当的余量M1、M2,能够使毛刺208b的长度为100μm程度以下。另外可知,在无电极的多层陶瓷基片中,通过设定适当的余量M1、M2,能够使毛刺208b的长度为150μm程度以下。
产业上利用的可能性
本发明的多层陶瓷基片的制造方法能够很好地应用于具有适合各种用途的空腔的多层陶瓷基片。
附图标记说明
101 多层陶瓷基片
110 陶瓷烧结体
110a 上表面
110b 下表面
111 空腔
111a 底部
112、113、114、115、117 电极
118 无源部件图案
119 配线图案
120 导电性通孔
151 半导体IC芯片
152 电容器
153 接合线
200 陶瓷生片
201 通孔
202 导电膏
203 配线图案
204 无源部件图案
206 区域
207 热膨胀层
208 要成为空腔的部分
208b 毛刺
205、209、210 电极图案
212 槽
250 承载膜
260 第二陶瓷生片
270 第一陶瓷生片。

Claims (12)

1.一种多层陶瓷基片的制造方法,其特征在于,包括:
步骤(A),准备配置有热膨胀层的第一陶瓷生片和没有配置热膨胀层的至少一个第二陶瓷生片;
步骤(B),夹着所述热膨胀层地层叠所述第一陶瓷生片和所述第二陶瓷生片,得到生片层叠体;
步骤(C),使所述生片层叠体的所述第一陶瓷生片和所述至少一个第二陶瓷生片相互压接;
步骤(D),在被压接了的所述生片层叠体中,对所述热膨胀层加热,使所述热膨胀层至少在厚度方向上膨胀;
步骤(E),去除所述生片层叠体中的因所述热膨胀层的膨胀而位移了的部分,在所述生片层叠体形成空腔;和
步骤(F),将形成有所述空腔的生片层叠体烧结。
2.如权利要求1所述的多层陶瓷基片的制造方法,其特征在于:
在所述步骤(D)中,在比所述步骤(C)的压接时的温度高的温度下保持所述热膨胀层。
3.如权利要求1或2所述的多层陶瓷基片的制造方法,其特征在于:
所述热膨胀层含有通过加热能够使厚度以2倍以上的比例增大的热膨胀材料。
4.如权利要求1至3中任一项所述的多层陶瓷基片的制造方法,其特征在于:
所述热膨胀层是包含热膨胀性微囊的膏体层,所述热膨胀性微囊是内包有常温下为液体的碳化氢的热塑性树脂制的热膨胀性微囊。
5.如权利要求1至4中任一项所述的多层陶瓷基片的制造方法,其特征在于:
在所述步骤(C)与所述步骤(D)之间还包括:在所述生片层叠体形成具有所述生片层叠体的所述空腔的深度的用于规定所述空腔的外形的槽的步骤。
6.如权利要求1至5中任一项所述的多层陶瓷基片的制造方法,其特征在于:
在所述步骤(E)中,除去所述热膨胀层。
7.如权利要求1至6中任一项所述的多层陶瓷基片的制造方法,其特征在于:
在所述步骤(A)中,准备第三陶瓷生片,该第三陶瓷生片在与所述第一陶瓷生片不同的其他区域配置有其他的热膨胀层,
在所述步骤(B)中,以夹着各自的热膨胀层的方式,层叠所述第一至所述第三陶瓷生片,得到所述生片层叠体,
在所述步骤(D)中,通过加热,使所述其他的热膨胀层至少在厚度方向上膨胀,
在所述步骤(E)中,去除所述生片层叠体中的因所述其他的热膨胀层的膨胀而位移了的部分。
8.如权利要求1至7中任一项所述的多层陶瓷基片的制造方法,其特征在于:
在所述步骤(E)与所述步骤(F)之间还包括从所述生片层叠体除去粘合剂的步骤(G)。
9.如权利要求8所述的多层陶瓷基片的制造方法,其特征在于:
在所述步骤(D)中,在比所述步骤(C)的压接时的温度高且比所述步骤(G)的除去粘合剂时的温度低的温度下,保持所述热膨胀层。
10.如权利要求1至9中任一项所述的多层陶瓷基片的制造方法,其特征在于:
在所述步骤(A)中,所述第一陶瓷生片和所述第二陶瓷生片的至少一者包含要成为内部配线、电感器、电容器、带状线、内部电阻的图案。
11.如权利要求1至10中任一项所述的多层陶瓷基片的制造方法,其特征在于:
在所述步骤(A)中,所述第一陶瓷生片还具有位于所述热膨胀层与所述第一陶瓷生片之间的导电体用图案。
12.如权利要求1至11中任一项所述的多层陶瓷基片的制造方法,其特征在于:
在所述步骤(A)中,所述第一陶瓷生片和所述第二陶瓷生片的至少一者还包含通孔和填充于通孔中的导电膏。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109152221A (zh) * 2018-09-06 2019-01-04 中国电子科技集团公司第三十八研究所 一种低温共烧陶瓷基板上浅层回路形腔体的成型方法
CN114096083A (zh) * 2021-12-09 2022-02-25 中国振华集团云科电子有限公司 一种基于共烧陶瓷的多层孤岛陶瓷电路基板及其制备方法
CN115087279A (zh) * 2022-07-25 2022-09-20 中国电子科技集团公司第四十三研究所 一种htcc多层陶瓷管壳的制作方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11315843B2 (en) * 2016-12-28 2022-04-26 Intel Corporation Embedded component and methods of making the same
KR102005274B1 (ko) * 2017-06-29 2019-07-31 주식회사 디아이티 다층 세라믹 기판 및 그의 제조 방법
US11088047B2 (en) * 2018-08-03 2021-08-10 Texas Instruments Incorporated Ceramic package opening, heat sink, vias coupled to conductive pad
CN109218945A (zh) * 2018-08-07 2019-01-15 瑞声科技(新加坡)有限公司 Mems结构的制造方法、mems结构及硅麦克风
US20220216171A1 (en) * 2021-01-06 2022-07-07 Huawei Technologies Co., Ltd. Chip package structure, preparation method, and electronic device
DE112022001828T5 (de) * 2021-03-30 2024-01-11 Denka Company Limited Leiterplatte und verfahren zu ihrer herstellung
CN113990823B (zh) * 2021-10-22 2022-09-13 珠海粤科京华科技有限公司 一种功率模块用金属化陶瓷基板及其制作方法
CN118575590A (zh) * 2022-02-10 2024-08-30 Ngk电子器件株式会社 封装体的制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5599413A (en) * 1992-11-25 1997-02-04 Matsushita Electric Industrial Co., Ltd. Method of producing a ceramic electronic device
CN1468046A (zh) * 2002-06-07 2004-01-14 ���µ�����ҵ��ʽ���� 电子元件安装板、电子元件模块、制造电子元件安装板的方法及通信设备
JP2009188096A (ja) * 2008-02-05 2009-08-20 Alps Electric Co Ltd セラミック積層配線板の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3070364B2 (ja) * 1992-11-25 2000-07-31 松下電器産業株式会社 セラミック電子部品の製造方法
JPH10200260A (ja) * 1997-01-06 1998-07-31 Hitachi Ltd パターン付グリーンシートの製造方法及びセラミック多層配線基板の製造方法
JP3547327B2 (ja) * 1998-11-02 2004-07-28 松下電器産業株式会社 セラミック多層基板の製造方法
JP2001226650A (ja) * 2000-02-16 2001-08-21 Nitto Denko Corp 放射線硬化型熱剥離性粘着シート、及びこれを用いた切断片の製造方法
JP3511982B2 (ja) * 2000-06-14 2004-03-29 株式会社村田製作所 多層配線基板の製造方法
JP4220766B2 (ja) * 2002-12-02 2009-02-04 積水化学工業株式会社 離型シート及びセラミックグリーンシートの転写方法
US7326857B2 (en) * 2004-11-18 2008-02-05 International Business Machines Corporation Method and structure for creating printed circuit boards with stepped thickness
US7578058B2 (en) * 2005-04-19 2009-08-25 Tdk Corporation Production method of a multilayer ceramic substrate
JP5182367B2 (ja) * 2008-05-15 2013-04-17 株式会社村田製作所 多層セラミック基板およびその製造方法
KR100915222B1 (ko) * 2008-10-02 2009-09-02 장인복 세라믹 적층 공정용 접착 시트 및 이를 이용한 적층 방법
JP2014107392A (ja) * 2012-11-27 2014-06-09 Nitto Denko Corp 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5599413A (en) * 1992-11-25 1997-02-04 Matsushita Electric Industrial Co., Ltd. Method of producing a ceramic electronic device
CN1468046A (zh) * 2002-06-07 2004-01-14 ���µ�����ҵ��ʽ���� 电子元件安装板、电子元件模块、制造电子元件安装板的方法及通信设备
JP2009188096A (ja) * 2008-02-05 2009-08-20 Alps Electric Co Ltd セラミック積層配線板の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109152221A (zh) * 2018-09-06 2019-01-04 中国电子科技集团公司第三十八研究所 一种低温共烧陶瓷基板上浅层回路形腔体的成型方法
CN109152221B (zh) * 2018-09-06 2020-08-11 中国电子科技集团公司第三十八研究所 一种低温共烧陶瓷基板上浅层回路形腔体的成型方法
CN114096083A (zh) * 2021-12-09 2022-02-25 中国振华集团云科电子有限公司 一种基于共烧陶瓷的多层孤岛陶瓷电路基板及其制备方法
CN114096083B (zh) * 2021-12-09 2024-08-13 中国振华集团云科电子有限公司 一种基于共烧陶瓷的多层孤岛陶瓷电路基板及其制备方法
CN115087279A (zh) * 2022-07-25 2022-09-20 中国电子科技集团公司第四十三研究所 一种htcc多层陶瓷管壳的制作方法

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