CN107818955B - 半导体模块及半导体模块的制造方法 - Google Patents

半导体模块及半导体模块的制造方法 Download PDF

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Abstract

本发明提供端子不存在金属被膜的裂纹的半导体模块及其制造方法。半导体模块具备：半导体元件；端子，其在表面形成有金属被膜，且具有弯曲部；树脂外壳，其固定端子，形成有与端子相对的贯通孔，且收置半导体元件；紧固部，其设置于贯通孔内；以及支撑部，其设置于贯通孔内，且支撑紧固部。半导体模块的制造方法包括：弯曲加工阶段，对端子进行弯曲加工；镀覆处理阶段，对进行了弯曲加工的端子进行镀覆处理；树脂成型阶段，在将进行了镀覆处理的端子装填于成型模具之后将树脂注入于成型模具，使形成有与端子相对的贯通孔的树脂外壳成型；插入阶段，将紧固部和支撑该紧固部的支撑部插入于贯通孔；以及封装阶段，将半导体元件收置封装于树脂外壳内。

Description

半导体模块及半导体模块的制造方法
技术领域
本发明涉及半导体模块及半导体模块的制造方法。
背景技术
以往，已知有将功率半导体元件等半导体元件收置于树脂外壳内的半导体模块。在树脂外壳上设置端子。端子将半导体元件与外部电子部件连接。在端子的表面，形成有镀膜，作为金属被膜。端子以与树脂外壳内的螺母等紧固部重叠的方式被折弯。
在半导体模块的制造方法中，在使螺母从树脂外壳的上部进入树脂外壳内之后，将端子以与螺母的位置重叠的方式折弯。但是，若将端子折弯，则在端子的弯曲部，容易产生镀膜的裂纹。因此，已知有下述制造方法：为了防止镀膜的裂纹，将在折弯工序之后形成了镀膜的端子和插入固定有螺母的树脂外壳装填到模具而进行二次成型(例如，参照专利文献1)。此外，作为与本申请相关的技术文献，有下述的文献。
[现有技术文献]
[专利文献]
专利文献1：日本特开2010－98036号公报
专利文献2：日本特开2007－36896号公报
发明内容
技术问题
若存在镀膜等金属被膜的裂纹，则由于端子会因氧化等而变色，会损坏端子的外观。从而，在半导体模块中，期望在形成于端子的表面的金属被膜不存在裂纹。
技术方案
在本发明的第一方式中，提供半导体模块。半导体模块可以具备半导体元件、端子、树脂外壳、紧固部和支撑部。端子可以在表面形成有金属被膜。端子可以具有弯曲部。树脂外壳可以固定端子。树脂外壳可以形成有与端子相对的贯通孔。树脂外壳可以收置半导体元件。紧固部可以设置于贯通孔内。支撑部可以设置于贯通孔内而支撑紧固部。
支撑部可以由树脂形成。半导体模块可以具备将树脂外壳与支撑部固定的固定部。
紧固部可以以与端子分离的方式配置于贯通孔内。
在贯通孔内，在紧固部与端子之间可以不存在树脂。
支撑部的上端可以低于树脂外壳的正面。
支撑部可以形成有凹部，该凹部收置螺栓。螺栓可以与紧固部结合。从支撑部的上端到凹部的底部的距离大于从支撑部的上端到固定部的距离。
在弯曲部，金属被膜可以不存在裂纹。
在本发明的第二方式中，提供半导体模块的制造方法。半导体模块的制造方法可以包括：准备阶段、插入阶段和封装阶段。准备阶段可以准备端子和树脂外壳。端子可以被进行了镀覆处理，且具有弯曲部。树脂外壳可以固定端子。树脂外壳可以形成有贯通孔。贯通孔可以与端子相对。插入阶段可以将紧固部和支撑部插入于贯通孔。支撑部可以支撑紧固部。封装阶段可以将半导体元件收置封装于树脂外壳内。
准备阶段可以进一步包括弯曲加工阶段、镀覆处理阶段和树脂成型阶段。弯曲加工阶段可以对端子进行弯曲加工。镀覆处理阶段可以对进行了弯曲加工的端子进行镀覆处理。树脂成型阶段可以在将进行了镀覆处理的端子装填于成型模具之后将树脂注入于成型模具而使树脂外壳成型。树脂外壳可以形成有与端子相对的贯通孔。
半导体模块的制造方法还可以包括熔接阶段。熔接阶段可以将支撑部与树脂外壳进行超声波熔接。
应予说明，上述的发明内容并未列举出本发明的全部必要特征。此外，这些特征组的子组合也可另外成为发明。
附图说明
图1是表示本发明的第1实施方式的半导体模块1的立体图。
图2是表示图1中的A‐A′截面的一例的图。
图3是半导体模块1的部分截面图。
图4是半导体模块1的分解图。
图5是表示本发明的第2实施方式的半导体模块1的部分截面图。
图6是表示本发明的第3实施方式的半导体模块1的部分截面图。
图7是表示半导体模块1的制造方法的一例的流程图。
图8A是表示本发明的第4实施方式的半导体模块1中使用的螺母50及支撑部601的部分截面图。
图8B是表示本发明的第4实施方式的半导体模块1中使用的螺母50及支撑部601的俯视图。
符号说明
1…半导体模块，2…正面，4…背面，10…外部端子，12…端子孔，11…控制端子，13…金属被膜，14…弯曲部，15…内部弯曲部，20…树脂外壳，21…壁部，22…端子配置部，23…封装用树脂，24…安装部，25…安装孔，26…贯通孔，28…相对面，30…层叠基板，32…绝缘层，33…金属层，34…电路层，35…连接层，38…金属基板，40…半导体元件，42…电极，44…接合线，50…螺母，52…间隙，60…支撑部，61…凹部，62…固定部，63…支撑部上端，64…凸缘部，66…突起部，68…底部，69…突出部，70…螺栓，601…支撑部，611…凹部，612…凹部。
具体实施方式
以下，通过发明的实施方式来说明本发明，但是以下的实施方式并非要限定权利要求所涉及的发明。此外，实施方式中说明的特征的全部组合并不一定是发明的解决方案所必须的。
图1是表示本发明的第1实施方式的半导体模块1的立体图。半导体模块1具备树脂外壳20及一个以上的外部端子10。树脂外壳20收置半导体元件。树脂外壳20由聚苯硫醚树脂(PPS树脂)或聚对苯二甲酸丁二醇酯树脂(PBT树脂)等热塑性树脂形成。外部端子10固定于树脂外壳20。外部端子10是将收置于树脂外壳20内的半导体元件等内部电路与树脂外壳20的外部的电子部件电连接的金属端子。外部端子10的前端部在树脂外壳20的正面2侧露出。半导体模块1除了外部端子10之外，还可以具有多个控制端子11。控制端子11沿树脂外壳20的正面2的法线方向延伸。控制端子11在表面实施了锡－铜镀。在将功率半导体模块1以引脚连接的方式连接于印刷基板的情况下，能够将控制端子11插通于印刷基板的带孔端子而进行焊料接合。
另外，树脂外壳20的正面2指树脂外壳20所具有的面之中任意的面，并不限定于与地面相反侧的面。此外，本说明书中的“上”及“下”等指代方向的用语并不是以重力方向为基准的，而是表示相对的方向。
本例的树脂外壳20具有大致长方体形状。但是，长方体的各个面并不限定于平面，而在各面可以适宜形成凹凸及切口等。在树脂外壳20中，将正面2的相反侧的面称为背面，将连接正面2与背面的面称为侧面。此外，将从背面朝向正面2的方向称为上方，将从正面2朝向背面的方向称为下方。
树脂外壳20可以具有壁部21，该壁部21以包围设有内部电路的区域的方式设置，所述内部电路包含半导体元件。在壁部21的一部分，可以在正面2侧形成端子配置部22。壁部21与端子配置部22可以一体形成。在本例中，端子配置部22构成为从壁部21向侧面方向突出的形状，但是并不限于该情况。壁部21也可以兼作端子配置部22。本例的树脂外壳20是一例，树脂外壳20并不限于图1所示的情形。只要是通电用的端子沿树脂外壳20的面延伸的类型的树脂外壳20，无论树脂外壳20的形状及外部端子10的配置如何，都能够应用本发明。
在由壁部21包围的空间，填充有将半导体元件等封装的封装用树脂23。半导体模块1还可以具备盖部，该盖部覆盖由壁部21包围的空间。盖部可以固定于壁部21的至少一部分表面。在树脂外壳20的一部分，可以形成用于将树脂外壳20安装于外部板等的安装部24。作为一例，安装部24的上下方向的厚度形成得比壁部21及端子配置部22的上下方向的厚度薄。在安装部24，形成有供螺栓等插入的安装孔25。
本例的外部端子10具有板形状。外部端子10的基端部贯通树脂外壳20的壁部21的内部而延伸至设有内部电路的空间。在外部端子10的前端部，形成有端子孔12。通过将螺栓等螺纹件插入于端子孔12，使半导体模块1固定于外部的母线等。外部端子10以形成有端子孔12的前端部与树脂外壳20的端子配置部22重叠的方式，被折弯配置。
图2是表示图1中的A‐A′截面的一例的图。半导体模块1具备半导体元件40、外部端子10、树脂外壳20、螺母50及支撑部60。此外，在树脂外壳20的背面4侧的一部分，可以粘接金属基板38。金属基板38作为散热板起作用。
在金属基板38的正面，接合有层叠基板30。层叠基板30可以包含绝缘层32、金属层33、电路层34及连接层35。金属层33形成于绝缘层32的背面侧。金属层33通过焊料接合于金属基板38，将金属基板38与层叠基板30接合。电路层34及连接层35可以形成于绝缘层32的正面侧。半导体元件40通过焊料接合而连接于电路层34。
半导体元件40可以包含绝缘栅双极型晶体管(Insulated Gate BipolarTransistor，IGBT)或功率MOSFET(metal-oxide-semiconductor field-effecttransistor，金属氧化物半导体场效应晶体管)。半导体元件40的电极42与连接层35可以通过接合线44或内部通电端子电连接。外部端子10可以经由连接层35或电路层34电连接于半导体元件40。在半导体模块1中，封装用树脂23保护半导体元件40及接合线44等内部电路。
在树脂外壳20，形成有将正面2与背面4之间贯通的贯通孔26。贯通孔26形成于与外部端子10的前端部相对的位置。在本例中，贯通孔26形成于树脂外壳20的端子配置部22。外部端子10具有弯曲部14。螺母50作为设置于贯通孔26内的紧固部起作用。支撑部60设置于贯通孔26内，对螺母50进行支撑。
图3是半导体模块1的部分截面图。外部端子10可以具有弯曲部14和内部弯曲部15。在内部弯曲部15弯曲的外部端子10贯通树脂外壳20内部，并在树脂外壳20的正面2露出。外部端子10通过贯通树脂外壳20内而固定于树脂外壳20。
在外部端子10中比弯曲部14更靠前端侧的区域即前端部，沿相对于树脂外壳20的正面2的法线具有倾斜度的方向延伸。外部端子10的前端部可以沿与树脂外壳20的正面2平行的方向延伸。外部端子10的前端部至少延伸到与贯通孔26相对的位置。外部端子10以端子孔12的中心轴与贯通孔26的中心轴一致的方式配置，该端子孔12形成于外部端子10的前端部。在外部端子10的表面，形成有金属被膜13。金属被膜13可以是镍(Ni)镀膜、镍(Ni)/金(Au)系镀膜及Sn镀膜等镀膜。
贯通孔26将供螺母50插入的第一区域与供支撑部60插入的第二区域连通而形成。第一区域的中心轴与第二区域的中心轴一致。第一区域形成于比第二区域更接近于树脂外壳20的正面2的一侧的位置。第一区域的截面形状对应于螺母50的外形。例如，在螺母50为六角螺母的情况下，贯通孔26的第一区域处的截面形状形成为六边形。由此，将螺母50固定于贯通孔26内。
贯通孔26的第二区域的形状可以对应于支撑部60的外形。支撑部60的外形尺寸可以与贯通孔26的内部形状尺寸相同。为了在将螺母50插入于贯通孔26的第一区域时，螺母50能够通过第二区域，贯通孔26的第二区域形成得比螺母50的外形尺寸大。
支撑部60以支撑部上端63与螺母50的背面侧接触的方式配置。优选的是，整个支撑部上端63与螺母50的背面侧接触。支撑部上端63处于比树脂外壳20的正面2低的位置。支撑部上端63与树脂外壳20的正面2之间的高低差可以大于或等于螺母50的高度尺寸。由此，能够确保收置螺母50的空间。另外，“比正面2低”可以指从正面2看处于下方的意思。
在支撑部60的正面侧(上侧)，形成有凹部61。在将螺栓结合于螺母50时，凹部61收置螺栓前端。这样，支撑部60作为螺栓等螺纹件承座起作用。支撑部60，既可以以越往前端越逐渐变细的方式带有锥度，也可以不带有锥度。在支撑部60带有锥度的情况下，容易将支撑部60插入贯通孔26。尤其是，在通过压入将支撑部60接合于树脂外壳20内的情况下，优选支撑部60带有锥度。
支撑部60的材质并不特别限定。支撑部60可以由PPS树脂或PBT树脂等树脂形成。支撑部60的材质可以与树脂外壳20的材料相同，也可以与树脂外壳20的材料不同。在一例中，树脂外壳20可以由耐热性比PBT树脂高且机械性强度、绝缘特性、耐药性优异的PPS树脂形成。支撑部60可以由成型加工性优异的PBT树脂形成。半导体模块1可以具备将树脂外壳20与支撑部60固定的固定部62。
图4是半导体模块1的分解图。如图4所示，螺母50从树脂外壳20的背面4侧插入贯通孔26。背面4是配置有外部端子10的一侧的面的相反侧的面。从而，不需要在从树脂外壳20的正面2侧将螺母50放入于树脂外壳20内之后将外部端子10折弯。因此，在对外部端子10进行了镀覆处理之后，不需要进行折弯加工。从而，在本例的半导体模块1中，在外部端子10的弯曲部14，金属被膜13不会存在裂纹。
在对外部端子10进行了镀覆处理之后进行折弯加工的情况下，如果以镀镍为例，若镀膜的厚度超过1μm，则容易产生镀膜的裂纹。另一方面，若使镀膜变薄，则镀膜容易部分地产生缺损。根据本例，即使将镀膜增厚而超过1μm，镀膜也不会存在裂纹。从而，不需要使镀膜成为1μm以下，能够防止产生镀膜的部分缺损这一情形。
在树脂外壳20的背面4侧，在支撑部60，可以设置向侧面方向突出的凸缘部64。在本例中，支撑部60的凸缘部64的上表面与树脂外壳20的相对面28熔接而形成熔接部。在本例中，凸缘部64的上表面的熔接部作为将支撑部60与树脂外壳20固定的固定部62起作用。支撑部60的凸缘部64的上表面与树脂外壳20的相对面28可以通过超声波接合而熔接。
在进行超声波接合之前，可以在支撑部60与树脂外壳20的接合面设置突起部66。在本例中，突起部66设置在凸缘部64的上表面。突起部66可以作为支撑部60的一部分而与支撑部60一体形成。也可以与本例不同，将突起部66设置在树脂外壳20的相对面28。突起部66通过超声波接合时的超声波振动而熔融。突起部66熔融而成的树脂将树脂外壳20与支撑部60之间的间隙填埋。从而，通过预先设置突起部66，能够提高超声波接合中的接合强度及气密性。
根据本例，能够使凸缘部64的上表面与树脂外壳20的相对面28之间成为接合面。从而，在将支撑部60插入到了树脂外壳20的状态下，由超声波振子(horn)从上下方向夹着树脂外壳20的外部端子10及支撑部60并施加超声波振动时，容易对接合面施加压力，能够提高接合强度及气密性。
但是，固定部62并不限于该情况。固定部62也可以是形成于凸缘部64的上表面以外的位置的熔接部。支撑部60与树脂外壳20也可以通过涂敷于支撑部60与树脂外壳20的表面之间的粘接剂而粘接。在该情况下，粘接剂层作为固定部62起作用。也可以与本例不同，通过将支撑部60压入贯通孔26而固定。
根据以上那样构成的本例的半导体模块1，由于在外部端子10的弯曲部14，镀膜等金属被膜13不会产生裂纹，所以能够防止外部端子10因氧化等而变色这一情形。从而，能够防止外部端子10的外观损坏这一情形。
图5是表示本发明的第2实施方式的半导体模块1的部分截面图。本例的半导体模块1中，作为紧固部的螺母50以与外部端子10分离的方式配置于贯通孔26内。其他的构成与第1实施方式的半导体模块1相同。
在本例中，螺母50与外部端子10在上下方向分离。在螺母50与外部端子10之间的间隙52，不存在树脂。间隙52指螺母50的上表面与外部端子10的前端部的背面之间的空间。由此，在通过超声波接合将树脂外壳20与支撑部60接合时，容易向上述的凸缘部64的上表面与树脂外壳20的相对面28之间、即图中的固定部62的部分集中传递超声波振动。从而，能够提高支撑部60与树脂外壳20之间的接合强度及气密性。
图6是表示本发明的第3实施方式的半导体模块1的部分截面图。在本例中，支撑部60形成有凹部61，该凹部61收置与螺母50结合的螺栓70。从与螺母50接触的支撑部上端63到凹部61的底部68的距离d2大于从支撑部上端63到固定部62的距离d1。
在本例中，固定部62的位置可以是支撑部60与树脂外壳20的接合面即凸缘部64的上表面的位置。支撑部60具有突出部69，该突出部69比支撑部60与树脂外壳20的接合面更向下方突出。收置螺栓70的凹部61扩展到突出部69内部。其他的构成与第1实施方式及第2实施方式的半导体模块1相同。
根据本例，由于能够使收置螺栓70的凹部61扩展，所以能够应用比从外部端子10的上表面到固定部62的距离长的螺栓70。尤其是，用于图1所说明的在安装部24形成的安装孔25的螺栓尺寸长。根据本例，由于能够应用比预定的长度长的螺栓70，所以能够将用于安装孔25的螺栓与插入端子孔12的螺栓70共用化。
图8A、图8B是表示本发明的第4实施方式的半导体模块1中使用的螺母50及支撑部601的部分截面图及俯视图。本例的支撑部601具备收置螺栓前端的凹部611及收置螺母50的凹部612。在凹部611与凹部612之间设置有用于承接螺母50的高低差。如图8B所示，凹部612具有与螺母50的外形对应的截面。通过凹部612的形状与螺母50对应，使得螺母50固定于凹部612内，可抑制螺栓连结时螺母50的空转。在使用支撑部601的情况下，贯通孔26的第一区域及第二区域都可以是可供支撑部601插入的形状。支撑部601的截面形状例如可以是圆形或多边形。
第1实施方式至第4实施方式的半导体模块1能够如以下来制造。图7是表示半导体模块1的制造方法的一例的流程图。对外部端子10实施冲压加工(步骤S101)。接着，对外部端子10实施弯曲加工(步骤S102)。在冲压加工阶段(步骤S101)及弯曲加工阶段(步骤S102)中，外部端子10被加工为在弯曲部14及内部弯曲部15处弯曲的形状。
可以在冲压加工(步骤S101)中在外部端子10形成弯曲部14，在弯曲加工(步骤S102)中在外部端子10形成内部弯曲部15。相反，也可以在冲压加工(步骤S101)中在外部端子10形成内部弯曲部15，在弯曲加工(步骤S102)中在外部端子10形成弯曲部14。
根据本例，不需要在外部端子10固定到了树脂外壳20的状态下进行弯曲加工。在弯曲加工时，由于树脂外壳20不受力，所以能够防止在树脂外壳20产生裂缝这一情形。
接着，对进行了弯曲加工的外部端子10进行镀覆处理(步骤S103)。根据本例的制造方法中的镀覆处理阶段(步骤S103)，在外部端子10未固定于树脂外壳20的状态下，对外部端子10实施镀覆处理。从而，不需要将整个树脂外壳20浸渍于镀覆液。因此，能够防止树脂外壳20受到镀覆液的影响这一情形。
接着，将进行了镀覆处理的外部端子10装填于成型模具，之后将溶融了的树脂注入于成型模具。通过使树脂在模具内固化，来使树脂外壳20成型(步骤S104)。例如，进行在插入到了模具内的外部端子10的周围注入树脂而将外部端子10与树脂一体化的嵌件成型。在树脂成型阶段(步骤S104)，使外部端子10固定于树脂外壳20。在树脂成型阶段(步骤S104)，在树脂外壳20形成贯通孔26，该贯通孔26位于与外部端子10相对的位置。从而，在树脂成型阶段(步骤S104)完成外部端子10的前端部处的端子孔12与树脂外壳20的贯通孔26的位置对齐。这样，准备被进行了镀覆处理且具有弯曲部的外部端子10和固定有外部端子10且形成有与外部端子10相对的贯通孔26的树脂外壳20。
如图4中说明，在贯通孔26插入作为紧固部的螺母50和支撑部60(步骤S105)。在树脂外壳20的正面2，外部端子10的前端部覆盖贯通孔26。但是，根据本例的制造方法，由于在树脂外壳20形成有贯通孔26，所以在插入阶段(步骤S105)，能够从树脂外壳20的背面4侧，按顺序插入螺母50及支撑部60。贯通孔26也作为螺母50的定位用的引导机构起作用。由于螺母50通过贯通孔26定位，所以能够省略螺母50的位置对齐。
接着，将树脂外壳20与支撑部60熔接(步骤S106)。根据本例，不需要将树脂外壳20及其他的部件再次装填于模具而进行二次成型。从而，也不需要在二次成型时进行部件相互间的位置对齐。在熔接阶段(步骤S106)，可以对树脂外壳20与支撑部60进行超声波接合。可以在将支撑部60插入到了树脂外壳20的状态下，由超声波振子从上下方向夹着树脂外壳20及支撑部60而施加超声波振动。
尤其是，如图4中说明，在使凸缘部64的上表面与树脂外壳20的相对面28成为接合面的情况下，由于容易对接合面施加压力，所以能够提高接合强度及气密性。但是，也可以代替通过超声波接合进行熔接，而通过压入工序或基于粘接剂的粘接工序，将树脂外壳20与支撑部60接合。在完成了包含半导体元件40的内部电路中的布线的状态下，在由树脂外壳20包围的空间填充封装用树脂23而进行封装(步骤S107)。封装阶段(步骤S107)由于与以往相同，所以省略详细的说明。
如以上，根据本例的半导体模块制造方法，无需将树脂外壳20及其他的部件再次装填于模具而进行二次成型，能够提供防止了外部端子10的镀膜的裂纹的半导体模块1。此外，由于在树脂外壳20的树脂成型阶段(步骤S104)完成贯通孔26与外部端子10的位置对齐，此后能够将贯通孔26用作定位用的引导机构，所以不需要再次的位置对齐。
以上，利用实施方式说明了本发明，但本发明的技术范围不限于上述实施方式中记载的范围。本说明书中的各实施方式能够适宜组合。本领域技术人员可以明了对上述实施方式可以进行各种变更或改进。根据权利要求书的记载可以明了，进行了该各种变更或改进所得的方式也包括在本发明的技术范围内。
应该注意的是，只要权利要求书、说明书和附图中所示的装置、系统和方法中的工作、顺序、步骤和阶段等各处理的执行顺序并未特别明确为“在…之前”、“先于…”等，另外，不在后续处理中使用之前处理的结果，就可以按任意顺序实现。即使为了方便起见，对权利要求书、说明书和附图中的工作流程使用“首先”、“接下来”等进行了说明，也不表示一定要按照该顺序实施。

Claims (8)

1.一种半导体模块，其特征在于，具备：
半导体元件；
端子，其在表面形成有金属被膜，且具有弯曲部；
树脂外壳，其固定所述端子，形成有与所述端子相对的贯通孔，且收置所述半导体元件；
紧固部，其设置于所述贯通孔内；以及
支撑部，其设置于所述贯通孔内，且支撑所述紧固部，
所述支撑部由树脂形成，
所述半导体模块具备将所述树脂外壳与所述支撑部固定的固定部，
所述支撑部形成有凹部，所述凹部收置与所述紧固部结合的螺栓，
从所述支撑部的上端到所述凹部的底部的距离大于从所述支撑部的上端到所述固定部的距离。
2.根据权利要求1所述的半导体模块，其特征在于，
所述紧固部以与所述端子分离的方式配置于所述贯通孔内。
3.根据权利要求1或2所述的半导体模块，其特征在于，
在所述贯通孔内，在所述紧固部与所述端子之间不存在树脂。
4.根据权利要求1或2所述的半导体模块，其特征在于，
所述支撑部的上端低于所述树脂外壳的正面。
5.根据权利要求1或2所述的半导体模块，其特征在于，
在所述弯曲部，所述金属被膜不存在裂纹。
6.一种半导体模块的制造方法，其特征在于，包括：
准备阶段，准备端子和树脂外壳，所述端子被进行了镀覆处理且具有弯曲部，所述树脂外壳固定所述端子且形成有与所述端子相对的贯通孔；
插入阶段，将紧固部和支撑该紧固部的支撑部插入于所述贯通孔；以及
封装阶段，将半导体元件收置封装于所述树脂外壳内，
所述支撑部由树脂形成，
所述半导体模块具备将所述树脂外壳与所述支撑部固定的固定部，
所述支撑部形成有凹部，所述凹部收置与所述紧固部结合的螺栓，
从所述支撑部的上端到所述凹部的底部的距离大于从所述支撑部的上端到所述固定部的距离。
7.根据权利要求6所述的半导体模块的制造方法，其特征在于，
所述准备阶段进一步包括：
弯曲加工阶段，对端子进行弯曲加工；
镀覆处理阶段，对进行了弯曲加工的端子进行镀覆处理；以及
树脂成型阶段，在将进行了镀覆处理的端子装填于成型模具之后将树脂注入于所述成型模具，使形成有与所述端子相对的贯通孔的树脂外壳成型。
8.根据权利要求6所述的半导体模块的制造方法，其特征在于，所述半导体模块的制造方法还包括：
熔接阶段，将所述支撑部与所述树脂外壳进行超声波熔接。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109546871B (zh) * 2018-12-29 2020-12-22 广东美的制冷设备有限公司 用于空调器的功率集成模块及其制造方法
JP7354550B2 (ja) * 2019-02-08 2023-10-03 富士電機株式会社 半導体モジュールの外部接続部、半導体モジュール、外部接続端子、および半導体モジュールの外部接続端子の製造方法
JP2021144984A (ja) * 2020-03-10 2021-09-24 富士電機株式会社 製造方法、製造装置、治具アセンブリ、半導体モジュールおよび車両
JP7403671B2 (ja) * 2020-09-02 2023-12-22 三菱電機株式会社 半導体装置、電力変換装置、および移動体
JPWO2023157482A1 (zh) * 2022-02-21 2023-08-24
JP2023144474A (ja) * 2022-03-28 2023-10-11 株式会社 日立パワーデバイス パワー半導体モジュール及びそれを用いた電力変換装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59181719U (ja) * 1983-05-24 1984-12-04 株式会社日立ホームテック 樹脂成形品の固定構造
JP2913190B2 (ja) * 1989-11-25 1999-06-28 日立マクセル株式会社 半導体カードならびにその製造方法
US5229641A (en) * 1989-11-25 1993-07-20 Hitachi Maxell, Ltd. Semiconductor card and manufacturing method therefor
JPH0969603A (ja) 1995-09-01 1997-03-11 Mitsubishi Electric Corp 電力用半導体装置、その外装ケースとその製造方法
JP4151209B2 (ja) * 2000-08-29 2008-09-17 三菱電機株式会社 電力用半導体装置
JP4540884B2 (ja) * 2001-06-19 2010-09-08 三菱電機株式会社 半導体装置
JP2003188344A (ja) 2001-12-19 2003-07-04 Toyota Motor Corp パワーモジュール
JP3813098B2 (ja) * 2002-02-14 2006-08-23 三菱電機株式会社 電力用半導体モジュール
JP4007143B2 (ja) * 2002-10-09 2007-11-14 日産自動車株式会社 電子部品、電子部品の製造方法及び製造装置
JP2005277012A (ja) 2004-03-24 2005-10-06 Mitsubishi Electric Corp 電力用半導体装置およびその製造方法
US20060006705A1 (en) * 2004-06-29 2006-01-12 Charbonneau Daniel J Seat pocket storage apparatus
JP4583122B2 (ja) * 2004-09-28 2010-11-17 三菱電機株式会社 半導体装置及びその製造方法
JP2007036896A (ja) 2005-07-28 2007-02-08 Kyocera Kinseki Corp 圧電部品用容器
US7910406B2 (en) * 2005-11-02 2011-03-22 Panasonic Corporation Electronic circuit device and method for manufacturing same
JP4876818B2 (ja) * 2006-09-22 2012-02-15 大日本印刷株式会社 樹脂封止型半導体装置とその製造方法
JP5125975B2 (ja) * 2008-10-15 2013-01-23 富士電機株式会社 樹脂ケース製造方法
JP5762081B2 (ja) * 2011-03-29 2015-08-12 新光電気工業株式会社 リードフレーム及び半導体装置
KR101175227B1 (ko) * 2011-06-27 2012-08-21 매그나칩 반도체 유한회사 패키지
JP5767921B2 (ja) 2011-09-15 2015-08-26 新電元工業株式会社 半導体装置
CN103930991B (zh) * 2011-12-08 2018-05-22 富士电机株式会社 半导体器件及半导体器件制造方法
WO2013157467A1 (ja) * 2012-04-16 2013-10-24 富士電機株式会社 半導体装置および半導体装置用冷却器
US8851379B2 (en) * 2012-06-29 2014-10-07 Intel Corporation Method and system for decoding small sized barcodes from blurred images
JP2015023226A (ja) 2013-07-23 2015-02-02 三菱電機株式会社 ワイドギャップ半導体装置

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