CN107808886A - 过孔连接结构及制造方法、阵列基板及制造方法、显示装置 - Google Patents

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Abstract

一种过孔连接结构及其制作方法、阵列基板及其制作方法及显示装置，该过孔连接结构的制造方法包括：在基板上形成第一导电层并对第一导电层进行构图使得第一导电层包括第一导电图案，在第一导电图案之上形成第一光阻图案，第一光阻图案覆盖预定过孔区域；形成第一绝缘层以覆盖第一导电层以及第一光阻图案，对第一绝缘层进行构图以在预定过孔区域形成第一过孔，并暴露出第一光阻图案的至少部分；除去第一过孔中暴露出的第一光阻层的至少部分，然后形成第二导电层，其中第二导电层经第一过孔与第一导电层连接。该方法可以在不增加掩膜板数量的情况下保护第一金属层在刻蚀过孔时不被损伤。

Description

过孔连接结构及制造方法、阵列基板及制造方法、显示装置
技术领域
本发明的至少一个实施例涉及一种过孔连接结构及其制作方法、阵列基板及其制造方法、显示装置。
背景技术
薄膜晶体管液晶显示装置(TFT-LCD)是一种主要的平板显示装置(FPD)。TFT-LCD阵列基板包括显示区域和周边区域。在显示区域，栅线和数据线彼此交叉定义多个像素单元。栅线和数据线分别通过扇出线在阵列基板周边区域的扇出区连接至扫描驱动器和数据驱动器。通常采用在扇出线的上方刻蚀形成过孔连接结构形成连接结构，然而，刻蚀工艺容易对扇出线造成损伤。
发明内容
本发明的实施例提供了一种过孔连接结构，包括依次层叠设置的第一导电层、光阻层、第一绝缘层和第二导电层，所述第二导电层通过贯穿所述光阻层和第一绝缘层的第一过孔与所述第一导电层连接。
例如，所述过孔连接结构还包括：位于所述第一绝缘层上的第三导电层以及位于所述第三导电层上的第二绝缘层；所述第二导电层位于所述第二绝缘层上，所述第一过孔贯穿所述光阻层、第一绝缘层和第二绝缘层，所述第三导电层与所述第一过孔在所述基板上的正投影不重叠，所述第二导电层通过贯穿所述第二绝缘层的第二过孔与所述第三导电层电连接。
本发明的实施例还提供一种阵列基板，所述阵列基板包括显示区和扇出区，所述扇出区包括上述过孔连接结构。
本发明的实施例还提供一种过孔连接结构的制造方法，在基板上形成第一导电层并对所述第一导电层进行构图使得所述第一导电层包括第一导电图案，在所述第一导电图案之上形成第一光阻图案，所述第一光阻图案覆盖预定过孔区域；形成第一绝缘层以覆盖所述第一导电层以及所述第一光阻图案，对所述第一绝缘层进行构图以在所述预定过孔区域形成第一过孔，并暴露出所述第一光阻图案的至少部分；除去所述第一过孔中暴露出的第一光阻层的至少部分，然后形成第二导电层，其中所述第二导电层经所述第一过孔与所述第一导电层连接。
例如，所述第一导电图案与所述第一光阻图案相同。
例如，所述第一导电图案与所述第一光阻图案不相同，并且对所述第一导电层进行构图包括：在所述第一导电层上形成第一光阻层；采用半色调掩膜板对所述第一光阻层进行曝光、显影以得到第一刻蚀掩模，采用所述第一刻蚀掩模对所述第一导电层刻蚀以得到所述第一导电层图案，之后对所述第一刻蚀掩模进行灰化工艺以得到在所述第一导电图案之上保留的所述第一光阻图案。
例如，在形成所述第一绝缘层后形成所述第二导电层前，还包括：在所述第一绝缘层上依次形成第三导电层和第二绝缘层，所述第三导电层与所述预定过孔区域在所述基板的正投影不重叠；对所述第一绝缘层进行构图包括形成贯穿所述第一绝缘层和所述第二绝缘层的所述第一过孔，以及贯穿所述第二绝缘层的第二过孔；所述第二导电层分别经所述第一过孔和所述第二过孔与所述第一导电层和所述第三导电层连接。
例如，对所述第一绝缘层进行构图包括：在所述第一绝缘层上形成第二光阻层，对所述第二光阻层进行曝光、显影使得所述第二光阻层形成第二刻蚀掩模，并采用所述第二刻蚀掩模进行刻蚀形成所述第一过孔，去除所述第二刻蚀掩膜且同时去除所述第一过孔中暴露的第一光阻层的至少部分。
本发明的实施例还提供一种阵列基板的制造方法，所述阵列基板包括过孔连接结构，所述过孔连接结构位于所述阵列基板的扇出区，所述制造方法包括采用上述过孔连接结构的制造方法制造所述过孔连接结构。
例如，所述第一导电图案包括第一扇出线，所述第一过孔对应所述第一扇出线形成。
例如，所述阵列基板的制造方法还包括：对所述第二导电层进行构图形成第二导电图案，所述第二导电图案包括第二扇出线，所述第二扇出线经所述第一过孔与所述第一扇出线连接。
例如，在形成所述第一绝缘层后形成所述第二导电层前，还包括：在所述第一绝缘层上依次形成包括第三导电图案的第三导电层以及第二绝缘层，其中，所述第一过孔还贯穿所述第二绝缘层；所述第三导电图案还包括导线图案，形成所述第一过孔的同时还形成第二过孔，所述第二过孔贯穿所述第二绝缘层并暴露所述导线图案的至少部分，所述第二扇出线经所述第二过孔与所述导线图案电连接。
例如，所述第一导电图案还包括栅线和薄膜晶体管的栅极，所述第三导电图案还包括薄膜晶体管的第一极、第二极。
例如，所述第二导电图案还包括与所述第二扇出线绝缘的像素电极；形成所述第一过孔的同时还形成第三过孔，所述第三过孔贯穿所述第二绝缘层并暴露出所述第一极或所述第二极的至少部分，所述像素电极经所述第三过孔与所述第一极或所述第二极的至少部分电连接。
例如，在形成所述第三导电层后形成所述第二绝缘层之间形成包括第四导电图案的第四导电层，所述第四导电图案包括像素电极，所述像素电极与所述第一极或所述第二极直接接触形成电连接。
本发明的实施例还提供一种显示装置，所述显示装置包括如上所述的过孔连接结构或者阵列基板。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例，而非对本发明的限制。
图1示出了一种液晶显示装置阵列基板的平面示意图。
图2为图1所示的阵列基板沿剖面线A-A’的剖视图。
图3为本发明第一实施例的过孔连接结构的剖视图。
图4为本发明第一实施例的变更实施例的过孔连接结构的剖视图。
图5为本发明第二实施例的过孔连接结构的制造方法的流程图。
图6A-6G为本发明第二实施例的过孔连接结构的制造方法示意图。
图7为本发明第三实施例的阵列基板的示意图。
图8A-8C为本发明第三实施例的阵列基板沿剖面线A-A’和B-B’的剖视图。
图9A-9B、图10A-10B、图11A-11B、图12A-12B、图13和图14为本发明第三实施例阵列基板的制造方法的示意图。
图15A-15B、图16A-16B、图17A-17B和图18为本发明第四实施例阵列基板的制造方法的示意图。
图19为本发明第五实施例显示装置的示意性框图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
请一并参阅图1和图2，图1示出了一种液晶显示装置阵列基板10的平面示意图，图2为图1沿剖面线A-A’的剖视图。如图1所示，阵列基板10包括显示区域110和周边区域120。在显示区域110中，多条彼此平行的栅线11和多条彼此平行的数据线12彼此交叉设置，定义出多个像素单元，每个像素单元可以包括薄膜晶体管13和像素电极14。薄膜晶体管130的栅极与栅线11连接，薄膜晶体管的漏极和源极分别与数据线12及像素电极14连接。该多条栅线11和多条数据线12通过相应的走线分别连接至位于阵列基板10周边区域120中设置的扫描驱动器和数据驱动器，这些走线通常被称为扇出线。如图所示，扇出线包括多条第一扇出线15和多条第二扇出线16，这些第一扇出线15连接相应的栅线或数据线，第二扇出线16则连接扫描驱动器或数据驱动器，彼此对应的第一扇出线15和第二扇出线16通过过孔连接结构电连接，从而将扫描线或数据线连接至扫描驱动器或数据驱动器，用于第一扇出线15和第二扇出线16连接的区域通常称为扇出区130。
一种阵列基板的制作过程例如包括以下步骤S101-步骤S107，下面结合图2详细介绍这些步骤。
步骤S101：在基板100上形成第一导电层101，对其进行图案化处理以形成薄膜晶体管的栅极、多条栅线11及第一扇出线15。
第一导电层101的材料可为单层金属层结构或者双层金属层结构，例如，第一导电层101为包括铝钕合金和钼的双层结构材料层。
步骤S102：形成绝缘层102，该绝缘层覆盖整个基板，由此覆盖第一导电层101。该绝缘层102为薄膜晶体管的栅绝缘层。
步骤S103：形成半导体层，并对其进行图案化处理以形成薄膜晶体管的有源层(图2中未示出)。
步骤S104：形成第二导电层，并对其进行图案化处理以形成薄膜晶体管的源极、漏极以及多条数据线12。例如，该数据线与薄膜晶体管的源极电连接。
步骤S105：形成钝化层103，该钝化层覆盖整个基板，由此覆盖前述形成薄膜晶体管以及数据线12等。
步骤S106：对所述钝化层采用构图工艺以在其中形成多个过孔，这些过孔包括在第一扇出线15对应的区域形成第一过孔140，以及在薄膜晶体管的漏极对应的区域形成第二过孔(未示出)，第一过孔140贯穿钝化层103和绝缘层102并暴露出第一扇出线15，该第二过孔贯穿钝化层103并暴露出薄膜晶体管漏极。例如，该构图工艺通常包括曝光、显影和刻蚀。
步骤S107：形成第三导电层104，并对其进行图案化处理以形成像素电极14以及多条第二扇出线16，像素电极14延伸至该第二过孔内并与薄膜晶体管漏极连接，走线16延伸至第一过孔140内并与第一扇出线15形成连接，从而可以进一步将第一扇出线15连接至扫描驱动器或数据驱动器。例如，第三导电层104为透明导电层。
在研究中，本申请的发明人注意到，在执行用于形成第一过孔140的刻蚀工艺时，该刻蚀工艺容易对已经形成的扇出线造成损伤，例如，采用铝钕合金和钼的双层结构作为扇出线材料，采用干法刻蚀形成过孔时，有时需要过蚀刻，但是由于工艺波动，干刻粒子的轰击容易损伤上层的钼层，而且由于第三导电层采用如ITO材料，其致密性不够，环境中的水汽容易渗入过孔中对铝钕合金层进行腐蚀，从而造成接触不良。
本发明实施例提供了一种过孔连接结构及其制造方法，并且提供了一种阵列基板及其制造方法，本发明实施例利用对第一导电层图案化时形成的光阻层保护该第一导电层在形成过孔的刻蚀工艺中不受损伤，同时，该光阻层可以在形成过孔的刻蚀工艺之后的光阻层去除工艺中一同被去除，从而不会增加制备阵列基板的掩膜板的数量就可以达到防腐蚀的效果。
第一实施例
图3为本发明第一实施例提供的过孔连接结构20的剖面示意图。包括该过孔连接结构20的结构包括基板200、依次层叠设置于基板200上的第一导电层201、第一光阻层202、第一绝缘层203和第二导电层204，第二导电层204经贯穿第一光阻层202和第一绝缘层203的第一过孔210与第一导电层201电连接。第二导电层204可以被构图以包括相应的导电图案。
第一导电层201的材料可为单层金属层结构或者双层金属层结构，例如，第一导电层201为包括铝钕合金和钼的双层结构材料层。
第一光阻层202可为正性光阻材料或负性光阻材料，例如，第一光阻层202的材料为亚克力。
第二导电层204的材料可为金属或者透明导电氧化物材料，如铟锡氧化物(ITO)、铟锌氧化物(IZO)等。
图4为本发明第一实施例的一个变更实施例提供的过孔连接结构20的剖面示意图。该变更实施例的过孔连接结构与第一实施例的过孔连接结构的区别在于，其还包括位于第一绝缘层203之上的第三导电层205和第二绝缘层206，第三导电层205与所述第一过孔210在所述基板200上的正投影不重叠，在第二绝缘层206中对应于第三导电层205形成有第二过孔220。第一过孔210贯穿第一光阻层202、第一绝缘层203和第二绝缘层206，第二导电层204经贯穿第二绝缘层206的第二过孔220与第三导电层205连接，由此第一导电层201与第三导电层205可以通过第二导电层204彼此电连接。根据需要还可以对第二导电层204进行构图以形成相应的导电图案。例如，第二过孔220的数目为至少两个，通过设置第二导电层204经该至少两个第二过孔220与第三导电层205形成并联，可以降低第二导电层204的电阻。
第二实施例
图5本发明第二实施例提供一种过孔连接结构的制造方法的流程图，以下将结合图6A-6E对该制造方法进行说明。该制造方法包括如下所述的步骤S601～S604：
步骤S601：在基板上形成第一导电层并对所述第一导电层进行构图使其包括第一导电图案，在所述第一导电图案之上保留第一光阻图案，所述第一光阻图案覆盖预定过孔区域，也即过孔预计形成的区域。
例如，在一个示例中，如图6A所示，在基板200上形成第一导电层201并对第一导电层201进行构图。例如，在第一导电层201上形成第一光阻层202，对第一光阻层202进行曝光、显影使得第一光阻层202形成第一光阻图案202a，第一光阻图案202a覆盖预定过孔区域210a；利用第一光阻图案202a作为掩膜对第一导电层201进行刻蚀形成第一导电图案201a；之后，在所得到的第一导电图案之上保留第一光阻图案202a。
在这种情况下，第一导电图案201a与第一光阻图案202a的图案可以彼此相同。
基板200可以为各种适当的基板，例如玻璃基板、石英基板、塑料基板等。此外，在其他示例中，在形成第一导电层201之前，还可以形成缓冲层等，该缓冲层可以为氧化硅、氮化硅、氧氮化硅等，从而可以防止基板200中有害杂质或离子对第一导电层产生不利影响。
步骤S602：形成第一绝缘层以覆盖所述第一导电层以及所述第一光阻图案，对所述第一绝缘层进行构图以在所述预定过孔区域形成第一过孔，并暴露出所述第一光阻图案的至少部分。
例如，在一个示例中，如图6B所示，形成第一绝缘层203以覆盖第一导电图案201a与第一光阻图案202a，对第一绝缘层203进行构图以在预定过孔区域210a形成第一过孔210。例如，在第一绝缘层203上形成第二光阻层，对该第二光阻层进行曝光、显影使得述该第二光阻层形成第二光阻图案207a，并利用第二光阻图案207a作为掩膜刻蚀第一绝缘层203形成第一过孔210，第一过孔210暴露出第一光阻图案202a的至少部分。
步骤S603：除去所述第一过孔中暴露出的第一光阻的至少部分。
例如，在一个示例中，如图6C所示，采用光刻胶剥离工艺(例如灰化工艺)去除第二光阻图案207a，同时去除第一过孔210处对应的部分第一光阻图案形成第三光阻图案202b，由此在第一过孔210中暴露出下面的第一导电图案。
步骤S604：形成第二导电层，所述第二导电层经所述第一过孔与所述第一导电层连接。
例如，在一个示例中，如图6D所示，在第一绝缘层203上形成第二导电层204，根据需要可以对第二导电层204进行构图，第二导电层204通过第一过孔210与第一导电层201形成电连接。
如此便形成了如图3所示的本发明第一实施例的过孔连接结构20。
或者，在另一个示例中，步骤S602中对第一导电层进行构图时可以采用半色调掩膜板。这里，以该第一光阻层为正性光阻材料为例，对该示例进行说明。例如，半色调掩膜板的透光区对应该第一导电层需要被去除的区域，半色调掩膜板的不透光区对应该第一导电层需要被第一光阻层覆盖的区域，半色调掩膜板的部分透光区对应第一导电层的其它区域，由此在曝光、显影之后，在该第一导电层需要被去除的区域中不再有光阻层；在对应该第一导电层需要被该第一光阻层覆盖的区域中，光阻层的厚度最大，例如基本保持不变；在对应第一导电层的其它区域中，光阻层的厚度中等，例如为之前的厚度的一半。
例如，如图6E所示，在形成第一导电图案201a后，对第一光阻图案进行灰化工艺处理形成第四光阻图案202c，第四光阻图案202c覆盖预定过孔区域；然后，再形成第一导电层、第一过孔以及第二导电层等。在本实施例中，通过使用半色调掩膜板使得第四光阻图案202c与第一导电图案201a的图案不相同，可以选择所保留的第一光阻层在覆盖预定过孔区域以外所覆盖的区域，例如，第四光阻图案202c仅仅覆盖预定过孔区域。
或者，在再一个示例中，如图6F-6G所示，在形成第一绝缘层203后、形成第二导电层204前还包括：在第一绝缘层203之上依次形成第三导电层205和第二绝缘层206，第三导电层205与预定过孔区域210a在基板200的正投影方向上不重叠；第一过孔210贯穿第一绝缘层203和第二绝缘层206，另外在对应第三导电层205的位置形成贯穿第二绝缘层206的第二过孔220。然后再在第二绝缘层206上形成第二导电层204，第二导电层204分别经第一过孔210和第二过孔220与第一导电层201和第三导电层205形成电连接。根据需要还可以对第二导电层204进行构图以形成相应的导电图案。这样就形成了第一实施例的变更实施例中的过孔连接结构20。
在本发明第二实施例及其变更实施例提供的过孔连接结构的制造方法中，利用对第一导电层构图时形成的第一光阻层保护该第一导电层在形成过孔的刻蚀工艺中不受损伤，同时，该第一光阻层可以在形成过孔的刻蚀工艺之后的光阻层去除工艺中一同被去除，从而不会增加掩膜板的数量就可以达到在过孔中防腐蚀的效果。
本发明的实施例还提供一种阵列基板，该阵列基板包括显示区和扇出区，该扇出区用于将该显示区中的信号线，如栅线或数据线，连接至位于阵列基板周边区域的驱动电路，如扫描驱动器和数据驱动器。在该扇出区包括第一实施例及其变更实施例提供的过孔连接结构，该过孔连接结构用于连接该信号线和驱动电路。
本发明的实施例还提供一种阵列基板的制造方法，该阵列基板包括过孔连接结构，该过孔连接结构位于该阵列基板的扇出区，该制造方法包括：本公开实施例提供的过孔连接结构的制造方法制造该过孔连接结构。
以下将结合第三实施例和第四实施例对本发明的阵列基板及其制造进行说明。
第三实施例
图7为本发明第三实施例提供的阵列基板的平面示意图。图8A和图8B分别为图7中阵列基板沿剖面线A-A’和B-B’的剖面结构示意图。图8C为一个变更实施例的剖视图。
请一并参阅图7和图8A-8B，所示阵列基板30为一种边缘场开关(FFS)型阵列基板，阵列基板30包括在显示区域中的多条彼此平行的栅线31和多条彼此平行的数据线32，多条栅线31和多条数据线32彼此交叉定义多个像素单元，每个像素单元包括薄膜晶体管33和像素电极34，薄膜晶体管33的栅极与栅线31连接，薄膜晶体管33的第一极332和第二极333分别与数据线32及像素电极34连接。每条栅线或数据线连接一条第一扇出线35，第一扇出线35与第二扇出线36通过第一过孔310形成连接，第二扇出线36可连接至扫描驱动器或数据驱动器(未示出)，从而将所述栅线和数据线分别连接至扫描驱动器和数据驱动器，图7中仅示出部分栅线所对应的扇出区。在本实施例中，薄膜晶体管33的第一极332为漏极，第二极333为源极，然而在其它实施例中，二者也可以互换。
阵列基板30还包括公共电极37，公共电极37与第二扇出线36同层设置，本申请中的同层设置是指通过对同一层材料进行构图形成，例如通过同一构图工艺形成。
如图8A和图8B所示，扇出区域中的第一扇出线35和以及像素单元中的薄膜晶体管的栅极331上方均形成有第一光阻层302，第一过孔310贯穿第一光阻层302、第一绝缘层303及第二绝缘层306。
在另一个示例中，仅在扇出区域中的第一扇出线上形成有第一光阻层，但是在像素单元中的薄膜晶体管的栅极上没有第一光阻层。
在另一个实施例中，请参阅图8C，扇出区的过孔连接结构还可包括第二过孔320，该第二过孔320贯穿第二绝缘层306，第二扇出线36经第二过孔320与导线图案340连接。例如，该第二过孔的数目为至少两个，从而使得第二扇出线36经该至少两个第二过孔与导线图案340形成并联结构，从而降低第二扇出线36的电阻。
例如，在一个示例中，该第一扇出线与栅线同层设置且彼此电连接，也即第一扇出线位于栅金属层中，导线图案340与薄膜晶体管的第一极和第二极同层设置且与数据线电连接，也即导线图案340位于源漏金属层中，因此在图8C所示的结构中，通过将导线图案340与第一扇出线35电连接，从而得到对应于数据线的扇出线。
以下将结合图9A-9B、图10A-10B、图11A-11B、图12A-12B、图13和图14详细介绍该阵列基板的制造方法。
如图9A-9B所示，在基板300上形成第一导电层并对第一导电层301进行构图形成第一导电图案301a。例如，在该第一导电层上形成第一光阻层，对该第一光阻层进行曝光、显影使得该第一光阻层形成第一光阻图案302a，第一光阻图案302a至少覆盖将要形成的第一扇出线35上方的预定过孔区域310a。
之后，利用第一光阻图案302a作为掩膜对该第一导电层进行刻蚀形成第一导电图案301a；在预定过孔区域310a中于第一导电图案301a上保留第一光阻图案302a。
在本实施例中，第一导电图案301a包括位于像素单元中的薄膜晶体管的栅极331、位于显示区中的多条栅线(图未示)及位于扇出区中的第一扇出线35。该第一导电层的材料可为单层金属层结构或者双层金属层结构，如包括铝钕合金和钼的双层结构。在本实施例的一个示例中，第一光阻图案302a可以与第一导电图案301a一致，第一扇出线35与薄膜晶体管的栅极331上均保留有该第一光阻层，构图工艺中所使用的掩膜板为普通掩膜板，而非灰色调掩膜板等。
如图10A-10B所示，形成第一绝缘层303以覆盖第一导电图案301a与第一光阻图案302a，第一绝缘层303作为薄膜晶体管的栅极绝缘层；接着形成包括薄膜晶体管有源层334的半导体层；然后形成第三导电层305并对其进行构图使其形成第三导电图案，该第三导电图案包括薄膜晶体管33的第一极332和第二极333以及多条数据线等。
接着形成第四导电层308，并对其进行构图形成像素电极34。像素电极34与第二极333直接搭接接触形成电连接，并且例如具有狭缝等结构。第四导电层308为透明导电材料，如ITO、IZO等。
例如，在一个示例中，该第三导电图案还可包括与源极和第二极均绝缘的导线图案。导线图案与所述预定过孔区域在基板上的正投影无重叠。该导线图案例如与相应的数据线电连接，例如一体形成。
如图11A-11B所示，形成第二绝缘层306并对其进行构图以在扇出区对应第一扇出线35的位置形成第一过孔310。例如，在第二绝缘层306上形成第二光阻层307，对第二光阻层307进行曝光、显影使得第二光阻层307形成第二光阻图案307a，并利用第二光阻图案307a作为掩膜刻蚀第一绝缘层303和第二绝缘层306形成第一过310孔，第一过孔310贯穿第二绝缘层306、第一绝缘层303和第一光阻层302并暴露出第一光阻图案302a的至少部分。
在形成第一过孔310的同时，还可在对应导线图案340的位置形成第二过孔320，第二过孔320贯穿第二绝缘层306并暴露出导线图案340。
如图12A-12B所示，采用灰化工艺去除第二光阻图案307a，同时去除第一过孔310中的第一光阻图案302a，以暴露出下方的第一扇出线35。
如图13所示，在第二绝缘层306上形成第二导电层304，第二导电层304延伸至第一过孔310与第一扇出线35形成电连接，同时延伸至第二过孔320与导线图案340电连接。
接着，对第二导电层304进行构图使得第二导电层304形成第二导电图案304a，第二导电图案304a包括第二扇出线36和公共电极37(请一并参阅图7)。第二扇出线36延伸至第一过孔310与第一扇出线35形成电连接。该公共电极例如可以具有狭缝等结构。
第二扇出线36还延伸至第二过孔320与导线图案340形成电连接，通过并联导线图案340，可降低第二扇出线36的电阻。
这样就形成了如图7所示的FFS型阵列基板30。
在一变更实施例中，该第一光阻图案与该第一导图案的形状大小不一致。请参阅图14，薄膜晶体管的栅极331上并没有保留第一光阻层。在这个实施例中，对第一导电层301进行构图时所使用的掩膜板为半色调掩膜板，其中，以该第一光阻层为正性光阻材料为例，半色调掩膜板的透光区对应第一导电层301需要被除去的区域，不透光区对应该扇出区(需要保留第一光阻层的区域)，部分透光区对应其余区域。通过使用半色调掩膜板使得第一光阻图案与第一导电图案不相同，可以选择第一光阻图案所覆盖的区域，例如，第一光阻图案仅仅覆盖与扇出线对应的预定过孔区域，而位于显示区中的栅线以及栅极上不保留光阻图案。
第四实施例
本发明第四实施例提供的阵列基板为一种TN型阵列基板，本实施例的阵列基板与第三实施例中的阵列基板结构基本相同，其区别在于本实施例的阵列基板不包括公共电极，并且第二扇出线与像素电极同层设置。
本实施例的阵列基板的制造方法同第三实施例大致相同。以下将结合图15A-15B、图16A-16B、图17A-17B和图18详细介绍该阵列基板的制造方法，区别在于部分步骤略有改变。以下将主要以这些略有改变的步骤分别进行说明。
如图15A-15B所示，在形成第三导电图案后，形成第二绝缘层306并对其进行构图以在扇出区对应第一扇出线35的位置形成第一过孔310，并在对应薄膜晶体管第二极333的位置形成第三过孔330。
例如，在第二绝缘层306上形成第二光阻层307，对第二光阻层307进行曝光、显影使得述第二光阻层307形成第二光阻图案307a，并利用第二光阻图案307a作为掩膜刻蚀形成第一过孔310和第三过孔330，第一过孔310形成于扇出区对应第一扇出线35的位置，贯穿第二绝缘层306、第一绝缘层303和第一光阻层302并暴露出第一光阻图案302a的至少部分；第三过孔330对应薄膜晶体管的第二极333的位置形成，贯穿第二绝缘层306并暴露出薄膜晶体管的第二极333的至少部分。
在形成第一过孔310和第三过孔330的同时，还可在对应导线图案340的位置形成第二过孔320，第二过孔320贯穿第二绝缘层306并暴露出导线图案340的至少部分。例如，该第二过孔320的数目为至少两个。
如图16A-16B所示，采用灰化工艺去除第二光阻图案，同时去除第一过孔310中的第一光阻图案从而形成第三光阻图案302b。
如图17A-17B所示，在第一绝缘层303上形成第二导电层304，第二导电层304延伸至第一过孔310与第一扇出线35形成电连接，延伸至第三过孔330与薄膜晶体管的第二极333形成电连接，同时延伸至第二过孔320与导线图案340形成电连接。
接着，对第二导电层304进行构图使得第二导电层304形成第二导电图案，该第二导电图案包括第二扇出线36和像素电极34。第二扇出线36延伸至第一过孔310与第一扇出线35形成电连接；第二扇出线36还延伸至第二过孔320与导线图案340形成并联的电连接结构。例如，第二过孔320的数目为至少两个，第二扇出线36经过该至少两个第二过孔320并联导线图案340，可降低第二扇出线36的电阻。像素电极34延伸至第三过孔330与薄膜晶体管的第二极333形成电连接。
在一变更实施例中，该第一光阻图案与该第一导图案的图案不一致。请参阅图18，薄膜晶体管的栅极331上并没有保留第一光阻层。在这个实施例中，对该第一导电层进行构图时所使用的掩膜板为半色调掩膜板，其中，以该第一光阻层为正性光阻材料为例，半色调掩膜板的透光区对应该第一导电层需要被除去的区域，不透光区对应该扇出区(需要保留第一光阻层的区域)，部分透光区对应其余区域。通过使用半色调掩膜板使得第一光阻图案与第一导电图案不相同，可以选择第一光阻图案所覆盖的区域，例如，第一光阻图案仅仅覆盖预定过孔区域。
在另一变更实施例中，与图17B或图18所得到的结构略有不同的是，可在像素电极同层形成公共电极(图中未示出)，像素电极和公共电极均包括狭缝，例如彼此交错，这样就形成了共平面开关(IPS)型阵列基板，具体步骤在此不再赘述。
第五实施例
本发明第五实施例提供一种显示装置40，该显示装置包括本公开任一实施例的过孔连接结构20或上述阵列基板30。例如，该显示装置可以为液晶显示装置、有机发光二极管显示装置或电子纸显示装置等。
图19为本发明第五实施例提供的显示装置40的示意性框图。例如，该显示装置40为有机发光二极管显示装置。有机发光二极管显示装置包括阵列排布的多个像素单元8，每个像素单元包括至少一个有机发光二极管及与有机发光二极管连接的像素电路，有机发光二极管在像素电路的驱动下发光。该显示装置还可以包括数据驱动电路6和栅极驱动电路7。数据驱动电路6用于提供数据信号；栅极驱动电路7用于提供扫描信号(例如信号Vscan)，还可以进一步用于提供各种控制信号。数据驱动电路6通过数据线61与像素单元8电连接，栅极驱动电路7通过栅线71与像素单元8电连接。数据驱动电路6和栅极驱动电路7可以实现为半导体芯片。
该显示装置还可以包括其他部件，例如时序控制器、信号解码电路、电压转换电路等，这些部件例如可以采用已有的常规部件，这里不再赘述。
本领域技术人员可以理解的，本实施例提供的过孔连接结构的结构及制作方法不仅适用于阵列基板和显示装置，还适用于任意电子器件中的过孔连接结构及其制备，只要该过孔连接结构具有第一导电层、绝缘层和第二导电层的层叠结构，均为本发明所涵盖。
本发明的至少一个实施例通过利用对第一导电层构图时形成的光阻层保护该第一导电层在形成过孔的刻蚀工艺中不受损伤，同时，该光阻层可以在形成过孔的刻蚀工艺之后的光阻层去除工艺(例如灰化工艺)中一同被去除，从而不会增加掩膜板的数量就可以达到在过孔中防腐蚀的效果。
以上所述，仅为本发明的具体实施方式，但本发明实施例的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明实施例揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明实施例的保护范围之内。

Claims (16)

1.一种过孔连接结构的制造方法，包括：
在基板上形成第一导电层并对所述第一导电层进行构图使得所述第一导电层包括第一导电图案，在所述第一导电图案之上形成第一光阻图案，所述第一光阻图案覆盖预定过孔区域；
形成第一绝缘层以覆盖所述第一导电层以及所述第一光阻图案，对所述第一绝缘层进行构图以在所述预定过孔区域形成第一过孔，并暴露出所述第一光阻图案的至少部分；
除去所述第一过孔中暴露出的第一光阻层的所述至少部分，然后形成第二导电层，其中所述第二导电层经所述第一过孔与所述第一导电层连接。
2.如权利要求1所述的过孔连接结构的制造方法，其中，所述第一导电图案与所述第一光阻图案相同。
3.如权利要求1所述的过孔连接结构的制造方法，其中，所述第一导电图案与所述第一光阻图案不相同，并且对所述第一导电层进行构图包括：
在所述第一导电层上形成第一光阻层；
采用半色调掩膜板对所述第一光阻层进行曝光、显影以得到第一刻蚀掩模，采用所述第一刻蚀掩模对所述第一导电层刻蚀以得到所述第一导电层图案，之后对所述第一刻蚀掩模进行灰化工艺以得到在所述第一导电图案之上保留的所述第一光阻图案。
4.如权利要求1所述的过孔连接结构的制造方法，在形成所述第一绝缘层后形成所述第二导电层前，还包括：
在所述第一绝缘层上依次形成第三导电层和第二绝缘层，所述第三导电层与所述预定过孔区域在所述基板上的正投影不重叠；形成贯穿所述第一绝缘层和所述第二绝缘层的所述第一过孔，以及贯穿所述第二绝缘层的第二过孔；所述第二导电层分别经所述第一过孔和所述第二过孔与所述第一导电层和所述第三导电层连接。
5.如权利要求1-4任意一项所述的过孔连接结构的制造方法，其中，对所述第一绝缘层进行构图包括：
在所述第一绝缘层上形成第二光阻层，对所述第二光阻层进行曝光、显影使得所述第二光阻层形成第二刻蚀掩模，并采用所述第二刻蚀掩模进行刻蚀形成所述第一过孔，去除所述第二刻蚀掩膜且同时去除所述第一过孔中暴露的第一光阻层的至少部分。
6.一种阵列基板的制造方法，所述阵列基板包括过孔连接结构，所述过孔连接结构位于所述阵列基板的扇出区，所述制造方法包括：采用如权利要求1所述的过孔连接结构的制造方法制造所述过孔连接结构。
7.如权利要求6所述的阵列基板的制造方法，其中，所述第一导电图案包括第一扇出线，所述第一过孔对应所述第一扇出线形成。
8.如权利要求7所述的阵列基板的制造方法，还包括：对所述第二导电层进行构图形成第二导电图案，所述第二导电图案包括第二扇出线，所述第二扇出线经所述第一过孔与所述第一扇出线连接。
9.如权利要求8所述的阵列基板的制造方法，在形成所述第一绝缘层后形成所述第二导电层前，还包括：在所述第一绝缘层上依次形成包括第三导电图案的第三导电层以及第二绝缘层，其中，所述第一过孔还贯穿所述第二绝缘层；所述第三导电图案还包括导线图案，形成所述第一过孔的同时还形成第二过孔，所述第二过孔贯穿所述第二绝缘层并暴露所述导线图案的至少部分，所述第二扇出线经所述第二过孔与所述导线图案电连接。
10.如权利要求9所述的阵列基板的制造方法，其中，所述第一导电图案还包括栅线和薄膜晶体管的栅极，所述第三导电图案还包括薄膜晶体管的第一极、第二极。
11.如权利要求10所述的阵列基板的制造方法，其中，所述第二导电图案还包括与所述第二扇出线绝缘的像素电极；形成所述第一过孔的同时还形成第三过孔，所述第三过孔贯穿所述第二绝缘层并暴露出所述第一极或所述第二极的至少部分，所述像素电极经所述第三过孔与所述第一极或所述第二极的至少部分电连接。
12.如权利要求10所述的阵列基板的制造方法，其中，在形成所述第三导电层后形成所述第二绝缘层之间形成包括第四导电图案的第四导电层，
其中，所述第四导电图案包括像素电极，所述像素电极与所述第一极或所述第二极直接接触形成电连接。
13.一种过孔连接结构，包括依次层叠设置的第一导电层、光阻层、第一绝缘层和第二导电层，
其中，所述第二导电层通过贯穿所述光阻层和第一绝缘层的第一过孔与所述第一导电层连接。
14.如权利要求13所述的过孔连接结构，还包括：位于所述第一绝缘层上的第三导电层以及位于所述第三导电层上的第二绝缘层；
其中，所述第二导电层位于所述第二绝缘层上，所述第一过孔贯穿所述光阻层、第一绝缘层和第二绝缘层，所述第三导电层与所述第一过孔在所述基板上的正投影不重叠，所述第二导电层通过贯穿所述第二绝缘层的第二过孔与所述第三导电层电连接。
15.一种阵列基板，包括显示区和扇出区，其中，所述扇出区包括如权利要求13或14所述的过孔连接结构。
16.一种显示装置，包括如权利要求13或14所述的过孔连接结构或者如权利要求15所述的阵列基板。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108535925A (zh) * 2018-03-20 2018-09-14 厦门天马微电子有限公司 显示面板和显示装置
CN109003944A (zh) * 2018-07-27 2018-12-14 京东方科技集团股份有限公司 一种基板的制作方法及基板、显示装置
CN109037146A (zh) * 2018-07-26 2018-12-18 京东方科技集团股份有限公司 阵列基板的制作方法、阵列基板以及显示装置
CN112151593A (zh) * 2020-10-23 2020-12-29 京东方科技集团股份有限公司 显示面板及其测试方法和显示装置
TWI729328B (zh) * 2018-12-04 2021-06-01 友達光電股份有限公司 陣列基板及其製造方法
WO2024000504A1 (zh) * 2022-06-30 2024-01-04 京东方科技集团股份有限公司 阵列基板及其制造方法、显示面板
CN113571535B (zh) * 2021-07-23 2024-02-20 京东方科技集团股份有限公司 阵列基板、阵列基板的制造方法和显示面板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120049198A1 (en) * 2010-08-26 2012-03-01 Hsi-Ming Chang Array substrate
CN103226286A (zh) * 2013-04-24 2013-07-31 京东方科技集团股份有限公司 一种光屏障玻璃的制备方法
CN104777690A (zh) * 2015-04-27 2015-07-15 深圳市华星光电技术有限公司 阵列基板及显示装置
CN105702685A (zh) * 2016-03-01 2016-06-22 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示装置
CN106783894A (zh) * 2017-03-09 2017-05-31 合肥京东方光电科技有限公司 一种阵列基板及其制备方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040002210A1 (en) * 2002-06-28 2004-01-01 Goldberg Cindy K. Interconnect structure and method for forming
KR100635065B1 (ko) * 2004-05-17 2006-10-16 삼성에스디아이 주식회사 유기 전계 발광 표시 장치 및 그 제조방법
TWI332266B (en) * 2007-08-31 2010-10-21 Au Optronics Corp Method for manufacturing a pixel structure of a liquid crystal display
US7709370B2 (en) * 2007-09-20 2010-05-04 International Business Machines Corporation Spin-on antireflective coating for integration of patternable dielectric materials and interconnect structures
TWI397736B (zh) * 2009-10-13 2013-06-01 Au Optronics Corp 主動元件陣列基板以及顯示裝置
CN102709239B (zh) * 2012-04-20 2014-12-03 京东方科技集团股份有限公司 显示装置、阵列基板及其制造方法
KR102089074B1 (ko) * 2013-11-07 2020-03-13 엘지디스플레이 주식회사 표시패널용 어레이 기판 및 그 제조방법
CN105070687A (zh) * 2015-09-18 2015-11-18 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及其制作方法、显示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120049198A1 (en) * 2010-08-26 2012-03-01 Hsi-Ming Chang Array substrate
CN103226286A (zh) * 2013-04-24 2013-07-31 京东方科技集团股份有限公司 一种光屏障玻璃的制备方法
CN104777690A (zh) * 2015-04-27 2015-07-15 深圳市华星光电技术有限公司 阵列基板及显示装置
CN105702685A (zh) * 2016-03-01 2016-06-22 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示装置
CN106783894A (zh) * 2017-03-09 2017-05-31 合肥京东方光电科技有限公司 一种阵列基板及其制备方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108535925A (zh) * 2018-03-20 2018-09-14 厦门天马微电子有限公司 显示面板和显示装置
CN109037146A (zh) * 2018-07-26 2018-12-18 京东方科技集团股份有限公司 阵列基板的制作方法、阵列基板以及显示装置
CN109037146B (zh) * 2018-07-26 2020-11-10 京东方科技集团股份有限公司 阵列基板的制作方法、阵列基板以及显示装置
CN109003944A (zh) * 2018-07-27 2018-12-14 京东方科技集团股份有限公司 一种基板的制作方法及基板、显示装置
WO2020019829A1 (en) * 2018-07-27 2020-01-30 Boe Technology Group Co., Ltd. Substrate and fabricating method thereof, and display apparatus
CN109003944B (zh) * 2018-07-27 2021-05-14 京东方科技集团股份有限公司 一种基板的制作方法及基板、显示装置
US11063070B2 (en) 2018-07-27 2021-07-13 Chengdu Boe Optoelectronics Technology Co., Ltd. Substrate and fabricating method thereof, and display apparatus
TWI729328B (zh) * 2018-12-04 2021-06-01 友達光電股份有限公司 陣列基板及其製造方法
CN112151593A (zh) * 2020-10-23 2020-12-29 京东方科技集团股份有限公司 显示面板及其测试方法和显示装置
CN113571535B (zh) * 2021-07-23 2024-02-20 京东方科技集团股份有限公司 阵列基板、阵列基板的制造方法和显示面板
WO2024000504A1 (zh) * 2022-06-30 2024-01-04 京东方科技集团股份有限公司 阵列基板及其制造方法、显示面板

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