CN106920801A - 显示装置 - Google Patents

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Abstract

本发明公开一种显示装置，包含：基板结构，包括：基板，具有多个像素，且每一像素具有开口区；金属氧化物晶体管，设置在基板上且包括；金属氧化物半导体层，具有第一通道区；第一栅极，对应第一通道区；以及氧化硅绝缘层，位于金属氧化物半导体层上，其中氧化硅绝缘层具有开口，且开口对应开口区设置；以及多晶硅晶体管，设置在基板上；对向基板结构；以及显示介质，位于基板结构与对向基板结构之间。

Description

显示装置
技术领域
本发明涉及显示装置，特别是涉及其阵列基板结构。
背景技术
目前常见的薄膜液晶显示器(TFT－LCD)其制作工艺可分为三大流程，第一段为驱动、显示信号制作的阵列(Array)基板制作工艺及彩色滤光基板制作工艺，第二段为液晶控制、充填与封合的液晶面板(Cell)制作工艺；第三段则是偏光片、背光模块与液晶面板组装的模块化(Module)组装制作工艺。在阵列基板制作工艺中，常采用氧化硅层与氮化硅层作为不同导电层之间的绝缘层。然而氧化硅层与氮化硅层的折射率不同，两者的界面易使光线部分反射而无法完全穿过。如此一来，将降低阵列基板的像素开口区的开口率。
综上所述，目前亟需新的阵列基板结构克服上述问题。
发明内容
本发明一实施例提供的显示装置，包含：基板结构，包括：基板，具有像素，且像素具有开口区；金属氧化物晶体管，设置在基板上且包括；金属氧化物半导体层，具有第一通道区；第一栅极，对应第一通道区；以及氧化硅绝缘层，位于金属氧化物半导体层上，其中氧化硅绝缘层具有开口，且开口对应开口区设置；以及多晶硅晶体管，设置在基板上；对向基板结构；以及显示介质，位于基板结构与对向基板结构之间。
本发明一实施例提供的显示装置，包含：基板结构，包括：基板，具有像素，且像素具有开口区；金属氧化物晶体管，设置在基板上且包括；金属氧化物半导体层，具有第一通道区；第一栅极，对应第一通道区；以及栅极绝缘层，位于第一栅极与金属氧化物半导体层之间，其中栅极绝缘层包含第一氮化硅层与第一氧化硅层，第一氧化硅层位于第一氮化硅层与金属氧化物半导体层之间；多晶硅晶体管，设置在基板上；以及氮化硅绝缘层，位于金属氧化物晶体管与多晶硅晶体管上，其中开口区中的氮化硅绝缘层直接接触第一氮化硅层；对向基板结构；以及显示介质，位于基板结构与对向基板结构之间。
附图说明
图1至图8与图12至图19为本发明实施例中，阵列基板结构的剖视图；
图9A至图9J、图10A至图10C、与图11A至图11B为本发明实施例中，阵列基板结构的制作工艺剖视图；
图20为本发明实施例中，多晶硅晶体管与金属氧化物晶体管均采用底栅极的设计的剖视图；
图21为本发明一实施例中，显示装置的示意图。
符号说明
14 遮光层
10a 像素区
10b 驱动电路
11a 金属氧化物晶体管
11n、11p 多晶硅晶体管
11o 开口区
13 基板
15、15a、15b、19a、19b、19c 缓冲层
17 多晶硅层
17c 通道区
17d 漏极区
17s 源极区
21d、29d、43d 漏极
21s、29s、43s 源极
21、29g 栅极
21'、29L3 栅极线
23、25 层间介电层
27 金属氧化物半导体层
29c 接点
29h、43h、45h 通孔
29L1、45L1、45L3 源极线
29L2、45L2、45L4 漏极线
31、31a、31b、31c、35、35a、35b、41 绝缘层
32 背面曝光制作工艺
33 开口
37 有机绝缘层
39 共同电极
43p 像素电极
51 非晶硅层
53 掺杂硅层
100a、100b、100c、100d、100e、100f、100g、100h、100i、100j、100k、100l、100m、100n、100o、100p、100q、100r、210a 阵列基板结构
210b 显示介质
210c 对向基板结构
具体实施方式
多晶硅晶体管具有高开启电流(Ion)与高载流子迁移率，而金属氧化物半导体晶体管具有低关闭电流(Ioff)与好的均匀度。本发明整合上述两者，在面板中同时使用多晶硅晶体管与金属氧化物半导体晶体管，配合晶体管使用特性配置于显示面板中。例如驱动电路中同时使用多晶硅晶体管与金属氧化物半导体晶体管，相对位置可以是垂直方向的层叠连接或水平方向的电连接以形成所需要的电路结构；或在像素区中搭配使用多晶硅晶体管与金属氧化物半导体晶体管，可做为开关、补偿等电路设计。
以下各实施例中，在驱动电路采用多晶硅晶体管，并在像素区采用金属氧化物晶体管，以兼具两者优点。
在一实施例中，阵列基板结构100a的剖视图如图1所示。在图1中，阵列基板结构100a分为多个像素区10a与驱动电路10b。每一像素区10a具有金属氧化物晶体管11a与开口区11o，而驱动电路10b包含n型的多晶硅晶体管11n与p型的多晶硅晶体管11p。在其他实施例中，驱动电路10b可只具有n型的多晶硅晶体管11n，或只具有p型的多晶硅晶体管11p，端视需要而定。阵列基板结构100a包含基板13，其为透明材质如玻璃或塑胶。遮光层14位于基板13上，且分别对应多晶硅晶体管11n与11p的多晶硅层17与金属氧化物晶体管11a的金属氧化物半导体层27，其材质可为黑色树脂或金属如铬，且其形成方法可为溅镀成层后以光刻蚀刻等制作工艺图案化。缓冲层15位于遮光层14上，其材质可为氮化硅，且其形成方法可为化学气相沉积(CVD)。缓冲层19a位于缓冲层15上，其材质可为氧化硅，且其形成方法可为化学气相沉积。多晶硅层17位于缓冲层19a上，且对应多晶硅晶体管11n与11p，其材质可为低温多晶硅(LTPS)层。在一实施例中，形成多晶硅层17后可采用光刻制作工艺形成的遮光光致抗蚀剂图案(未图示)保护中间的通道区17c，再注入离子至通道区17c两侧以定义源极区17s/漏极区17d。之后可视情况移除遮光光致抗蚀剂图案，移除方法可为湿式或干式剥除。
缓冲层19b位于多晶硅层17与缓冲层19a上，其材质可为氧化硅，且其形成方法可为CVD。栅极21位于缓冲层19b上，其材质可为金属，且其形成方法可为溅镀成层后以光刻蚀刻等制作工艺图案化。对多晶硅晶体管11n与11p而言，栅极21对应通道区17c，而通道区17c与栅极21之间的栅极绝缘层为缓冲层19b。层间介电层23位于栅极21与缓冲层19b上，其材质可为氮化硅，且其形成方法可为CVD。层间介电层25位于层间介电层23上，其材质可为氧化硅，且其形成方法可为CVD。
金属氧化物半导体层27位于层间介电层25上并对应金属氧化物晶体管11a的栅极21，其材质可为氧化铟镓锌(IGZO)，且其形成方法可为溅镀成层后以光刻蚀刻等制作工艺图案化。值得注意的是，金属氧化物半导体层27的通道区不应曝光或接触氮化硅层以避免由半导体转变为导体。对金属氧化物晶体管11a而言，通道区(金属氧化物半导体层27)与栅极21之间的栅极绝缘层为层间介电层23与25，比如氧化硅层与氮化硅层的双层结构，且氧化硅层位于氮化硅层与金属氧化物半导体层27之间。值得注意的是，若上述栅极绝缘层的排列顺序相反(比如氮化硅层位于氧化硅层与金属氧化物半导体层27之间)，则金属氧化物半导体层27将接触氮化硅层而电性表现不佳。
源极线29L1、漏极线29L2、源极29s、与漏极29d形成于层间介电层25上。源极线29L1位于源极区17s上，两者之间以穿过层间介电层25、层间介电层23、与缓冲层19b的通孔29h连接。漏极线29L2位于漏极区17d上，两者之间以穿过层间介电层25、层间介电层23、与缓冲层19b的通孔29h连接。源极29s与漏极29d分别位于金属氧化物半导体层27的两侧上。通孔29h的形成方法可为光刻与蚀刻穿过层间介电层27、层间介电层25、与缓冲层19b后形成孔洞后，将金属填入孔洞并成层于层间介电层27上。接着以光刻蚀刻等制作工艺图案化金属层，即可定义源极线29L1、漏极线29L2、源极29s、与漏极29d。
绝缘层31位于层间介电层25、金属氧化物半导体层27、源极线29L1、漏极线29L2、源极29s、与漏极29d上，其材料可为氧化硅，其形成方法可为CVD。绝缘层31与层间介电层25具有开口33对应开口区11o，其形成方法可为光刻蚀刻制作工艺。值得注意的是，上述光刻制作工艺中的曝光步骤可由下方向上曝光，且此曝光步骤采用遮光层14、源极线29L1、漏极线29L2、源极29s、与漏极29d作为掩模，即可省略一道光掩模而节省成本。在此曝光方向的光刻与蚀刻制作工艺后，绝缘层31与层间介电层25等氧化硅层的边缘，将对准上述掩模的边缘。由于金属氧化物晶体管11a的栅极21本身即可遮光，因此可视情况省略金属氧化物晶体管11a中的遮光层14。在某些实施例中，开口33可进一步往下延伸穿过层间介电层23、缓冲层19b、缓冲层19a、甚至缓冲层15。
绝缘层35位于绝缘层31与开口33内，其材料可为氮化硅，其形成方法可为CVD。在此实施例中，绝缘层35可经由开口33直接接触层间介电层23。有机绝缘层37位于绝缘层35上，其形成方法可为旋转涂布法而提供绝缘面以利后续膜层叠置。共同电极39位于有机绝缘层37上，主要对应像素区10a。共同电极39的材质可为透明导电材料如铟锡氧化物(ITO)，其形成方法可为溅镀成层后以光刻蚀刻等制作工艺图案化。绝缘层41位于共同电极39与有机绝缘层37上，其材质可为氮化硅，且其形成方法可为CVD。
像素电极43p位于绝缘层41上。部分像素电极43p位于漏极29d上，两者之间以穿过绝缘层41、有机绝缘层37、绝缘层35、与绝缘层31的通孔43h连接。通孔43h的形成方法可为光刻与蚀刻穿过绝缘层41、有机绝缘层37、绝缘层35、与绝缘层31后形成孔洞，将透明导电材料如ITO填入孔洞并成层于绝缘层41上。接着以光刻蚀刻等制作工艺进行图案化，即可定义像素电极43p。
图1中驱动电路10b的多晶硅晶体管11n与11p属于顶栅极结构，而金属氧化物晶体管11a属于底栅极结构。在图1中，位于金属氧化物半导体层27上的氧化硅层(如绝缘层31)，与夹设于金属氧化物半导体层27与栅极21之间的栅极绝缘层中的氧化硅层(如层间介电层25)具有开口33对应开口区11o，以减少开口区11o中氧化硅层与氮化硅层的界面数目，进而改善阵列基板结构100a的光穿透度。值得注意的是，开口33除了形成于像素区10a的开口区11o外，也可形成于驱动电路10b中，端视光掩模设计而定。
在下述实施例中，与前述实施例采用相同标号的单元其材料与形成方法类似时将不再赘述相关细节。在一实施例中，阵列基板结构100b的剖视图如图2所示。在图2中，像素区10a、驱动电路10b、金属氧化物晶体管11a、开口区11o、多晶硅晶体管11n与11p的相对位置与图1类似。遮光层14位于基板13上，且分别对应多晶硅晶体管11n与11p的多晶硅层17与金属氧化物晶体管11a的金属氧化物半导体层27。缓冲层15位于遮光层14上，而缓冲层19a位于缓冲层15上。多晶硅层17(如源极区17s、通道区17c、与漏极区17d)位于缓冲层19a上并对应多晶硅晶体管11n与11p。缓冲层19b位于多晶硅层17与缓冲层19a上，而栅极21位于缓冲层19b上。对多晶硅晶体管11n与11p而言，栅极21位于通道区17c上，且两者之间隔有栅极绝缘层如缓冲层19b。
层间介电层23位于栅极21上，而层间介电层25位于层间介电层23上。金属氧化物半导体层27位于层间介电层25上，并对应金属氧化物晶体管11a的栅极21。对金属氧化物晶体管11a而言，通道区(金属氧化物半导体层27)与栅极21之间的栅极绝缘层为层间介电层23与25。源极线29L1、漏极线29L2、源极29s、与漏极29d位于层间介电层25上。源极线29L1位于源极区17s上，两者之间以穿过层间介电层25、层间介电层23、与缓冲层19b的通孔29h连接。漏极线29L2位于漏极区17d上，两者之间以穿过层间介电层25、层间介电层23、与缓冲层19b的通孔29h连接。源极29s与漏极29d分别位于金属氧化物半导体层27的两侧上。
层间介电层25具有开口33对应开口区11o，其形成方法可为光刻蚀刻制作工艺。值得注意的是，上述光刻制作工艺中的曝光步骤可由下方向上曝光，且此曝光步骤采用遮光层14、源极线29L1、漏极线29L2、源极29s、与漏极29d作为掩模，即可省略一道光掩模而节省成本。在此曝光方向的光刻与蚀刻制作工艺后，层间介电层25(氧化硅层)的边缘将对准上述掩模的边缘。由于金属氧化物晶体管11a的栅极21本身即可遮光，因此可视情况省略金属氧化物晶体管11a中的遮光层14。在某些实施例中，开口33可进一步往下延伸穿过层间介电层23、缓冲层19b、缓冲层19a、甚至缓冲层15。
有机绝缘层37位于层间介电层25、金属氧化物半导体层27、源极线29L1、漏极线29L2、源极29s、与漏极29d上，以及开口33内。共同电极39位于有机绝缘层37上，主要对应像素区10a。绝缘层41位于共同电极39与有机绝缘层37上。像素电极43p位于绝缘层41上。部分像素电极43p位于漏极29d上，两者之间以穿过绝缘层41与有机绝缘层37的通孔43h连接。在此实施例中，有机绝缘层37可经由开口33直接接触层间介电层23。图2中驱动电路10b的多晶硅晶体管11n与11p属于顶栅极结构，而金属氧化物晶体管11a属于底栅极结构。在图2中，夹设于金属氧化物半导体层27与栅极21之间的栅极绝缘层中的氧化硅层(如层间介电层25)具有开口33对应开口区11o，以减少开口区11o中氧化硅层与氮化硅层的界面数目，进而改善阵列基板结构100b的光穿透度。
在一实施例中，阵列基板结构100c的剖视图如图3所示。在图3中，像素区10a、驱动电路10b、金属氧化物晶体管11a、开口区11o、多晶硅晶体管11n与11p的相对位置与图1类似。遮光层14位于基板13上，且分别对应多晶硅晶体管11n与11p的多晶硅层17与金属氧化物晶体管11a的金属氧化物半导体层27。在此实施例中，对应金属氧化物晶体管设置的遮光层14同时作为金属氧化物晶体管的栅极，因此遮光层14的材质必须为金属等导电材料，其形成方法可为沉积成层后以光刻蚀刻等制作工艺图案化。
缓冲层15位于基板13与遮光层14上，缓冲层19a位于缓冲层15上，而多晶硅层17(如源极区17s、通道区17c、与漏极区17d)位于缓冲层19a上且对应多晶硅晶体管11n与11p。缓冲层19b位于多晶硅层17与缓冲层19a上，而栅极21与栅极线21'位于缓冲层19b上。对多晶硅晶体管11n与11p而言，栅极21位于通道区17c上，且两者之间隔有栅极绝缘层如缓冲层19b。在金属氧化物晶体管11a中，栅极线21’与遮光层14之间以穿过缓冲层19b、19a、与15的通孔21h相连。通孔21h的形成方法可为以光刻与蚀刻制作工艺形成开口穿过缓冲层19b、19a、与15后，沉积金属填满开口并成层于缓冲层19b上。接着以光刻蚀刻制作工艺图案化缓冲层19b上的金属层，即可形成栅极21与栅极线21’。
层间介电层23位于栅极21、栅极线21'、与缓冲层19b上。层间介电层25位于层间介电层23上。金属氧化物半导体层27位于层间介电层25上，并对应金属氧化物晶体管11a的栅极(遮光层14/栅极21)。对金属氧化物晶体管11a而言，通道区(金属氧化物半导体层27)与栅极(遮光层14/栅极21)之间的栅极绝缘层为层间介电层25、层间介电层23、缓冲层19b、缓冲层19a、与缓冲层15。源极线29L1、漏极线29L2、源极29s、与漏极29d位于层间介电层25上。源极线29L1位于源极区17s上，两者之间以穿过层间介电层25、层间介电层23、与缓冲层19b的通孔29h连接。漏极线29L2位于漏极区17d上，两者之间以穿过层间介电层25、层间介电层23、与缓冲层19b的通孔29h连接。源极29s与漏极29d分别位于金属氧化物半导体层27的两侧上。
绝缘层31位于源极线29L1、漏极线29L2、源极29s、漏极29d、金属氧化物半导体层27、与层间介电层25上。绝缘层31与层间介电层25具有开口33对应开口区11o，其形成方法可为光刻蚀刻制作工艺。值得注意的是，上述光刻制作工艺中的曝光步骤可由下方向上曝光，且此曝光步骤采用遮光层14、源极线29L1、漏极线29L2、与源极29s作为掩模，即可省略一道光掩模而节省成本。在此曝光方向的光刻与蚀刻制作工艺后，绝缘层31与层间介电层25(氧化硅层)的边缘将对准上述掩模的边缘。在某些实施例中，开口33可进一步往下延伸穿过层间介电层23、缓冲层19b、缓冲层19a、甚至缓冲层15。
绝缘层35位于绝缘层31以及开口33内，并接触层间介电层23。有机绝缘层37位于绝缘层35上。共同电极39位于有机绝缘层37上，主要对应像素区10a。绝缘层41位于共同电极39与有机绝缘层37上。像素电极43p位于绝缘层41上。部分像素电极43p位于漏极29d上，两者之间以穿过绝缘层41、有机绝缘层37、绝缘层35、与绝缘层31的通孔43h连接。图3中驱动电路10b的多晶硅晶体管11n与11p属于顶栅极结构，而金属氧化物晶体管11a属于底栅极结构。在图3中，夹设于金属氧化物半导体层27与栅极(遮光层14/栅极21)之间的栅极绝缘层中的氧化硅层(如层间介电层25)，与金属氧化物半导体层27上的氧化硅层(如绝缘层31)具有开口33对应开口区11o，以减少开口区11o中氧化硅层与氮化硅层的界面数目，进而改善阵列基板结构100c的光穿透度。
在一实施例中，阵列基板结构100d的剖视图如图4所示。在图4中，像素区10a、驱动电路10b、金属氧化物晶体管11a、开口区11o、多晶硅晶体管11n与11p的相对位置与图1类似。遮光层14位于基板13上，且分别对应多晶硅晶体管11n与11p的多晶硅层17与金属氧化物晶体管11a的金属氧化物半导体层27。在此实施例中，金属氧化物晶体管的遮光层14同时作为栅极，因此遮光层14的材质必须为金属等导电材料。
缓冲层15位于基板13与遮光层14上，而缓冲层19a位于缓冲层15上。多晶硅层17(如源极区17s、通道区17c、与漏极区17d)位于缓冲层19a上且对应多晶硅晶体管11n与11p。金属氧化物半导体层27位于缓冲层19a上，并对应金属氧化物晶体管11a的栅极(遮光层14)。缓冲层19b位于多晶硅层17、金属氧化物半导体层27、与缓冲层19a上。栅极21与栅极线21'位于缓冲层19b上，而源极21s与漏极21d穿过缓冲层19b以接触金属氧化物半导体层27的两侧。对多晶硅晶体管11n与11p而言，栅极21位于通道区17c上，且两者之间隔有栅极绝缘层如缓冲层19b。对金属氧化物晶体管11a而言，通道区(金属氧化物半导体层27)与栅极(遮光层14)之间的栅极绝缘层为缓冲层19a与缓冲层15。在金属氧化物晶体管11a中，栅极线21’与遮光层14之间以穿过缓冲层19b、19a、与15的通孔21h相连。
层间介电层23位于栅极21、栅极线21'、源极21s、漏极21d、与缓冲层19b上。层间介电层25位于层间介电层23上。源极线29L1、漏极线29L2、与接点29c位于层间介电层25上。多晶硅晶体管11n与11p的源极线29L1位于源极区17s上，两者之间以穿过层间介电层25、层间介电层23、与缓冲层19b的通孔29h连接。多晶硅晶体管11n与11p的漏极线29L2位于漏极区17d上，两者之间以穿过层间介电层25、层间介电层23、与缓冲层19b的通孔29h连接。金属氧化物晶体管11a的源极线29L1位于源极21s上，两者之间以穿过层间介电层25与层间介电层23的通孔29h连接。金属氧化物晶体管11a的接点29c位于漏极21d上，两者之间以穿过层间介电层25与层间介电层23的通孔29h连接。
层间介电层25、层间介电层23、缓冲层19b、与缓冲层19a具有开口33对应开口区11o，其形成方法可为光刻蚀刻制作工艺。值得注意的是，上述光刻制作工艺中的曝光步骤可由下方向上曝光，且此曝光步骤采用遮光层14、源极线29L1、与漏极线29L2作为掩模，即可省略一道光掩模而节省成本。在此曝光方向的光刻与蚀刻制作工艺后，层间介电层25、缓冲层19b、与缓冲层19a(氧化硅层)的边缘将对准上述掩模的边缘。在某些实施例中，开口33可进一步往下延伸穿过缓冲层15。
绝缘层35位于层间介电层层25以及开口33内，并接触缓冲层15。有机绝缘层37位于绝缘层35上。共同电极39位于有机绝缘层37上，主要对应像素区10a。绝缘层41位于共同电极39与有机绝缘层37上。像素电极43p位于绝缘层41上。部分像素电极43p位于接点29c上，两者之间以穿过绝缘层41、有机绝缘层37、与绝缘层35的通孔43h连接。图4中驱动电路10b的多晶硅晶体管11n与11p属于顶栅极结构，而金属氧化物晶体管11a属于底栅极结构。在图4中，夹设于金属氧化物半导体层27与栅极(遮光层14)之间的栅极绝缘层中的氧化硅层(如缓冲层19b与19a)，与金属氧化物半导体层27上的氧化硅层(如层间介电层25)具有开口33对应开口区11o，以减少开口区11o中氧化硅层与氮化硅层的界面数目，进而改善阵列基板结构100d的光穿透度。
在一实施例中，阵列基板结构100e的剖视图如图5所示。在图5中，像素区10a、驱动电路10b、金属氧化物晶体管11a、开口区11o、多晶硅晶体管11n与11p的相对位置与图1类似。遮光层14位于基板13上，且分别对应多晶硅晶体管11n与11p的多晶硅层17与金属氧化物晶体管11a的金属氧化物半导体层27。在此实施例中，金属氧化物晶体管的遮光层14同时作为栅极，因此遮光层14的材质必须为金属等导电材料。
缓冲层15位于基板13与遮光层14上。多晶硅层17(如源极区17s、通道区17c、与漏极区17d)位于缓冲层15上且对应多晶硅晶体管11n与11p。缓冲层19b位于多晶硅层17与缓冲层19a上。栅极21与栅极线21'位于缓冲层19b上。对多晶硅晶体管11n与11p而言，栅极21位于通道区17c上，且两者之间隔有栅极绝缘层如缓冲层19b。在金属氧化物晶体管11a中，栅极线21’与遮光层14之间以穿过缓冲层19b、19a、与15的通孔21h相连。金属氧化物半导体层27位于缓冲层19b上，并对应金属氧化物晶体管11a的栅极(遮光层14)。对金属氧化物晶体管11a而言，通道区(金属氧化物半导体层27)与栅极(遮光层14)之间的栅极绝缘层为缓冲层19b、19a、与15。
层间介电层25位于缓冲层19b、栅极21、栅极线21'、与金属氧化物半导体层27上。层间介电层25、缓冲层19b、与缓冲层19a具有开口33对应开口区11o，其形成方法可为光刻蚀刻制作工艺。值得注意的是，上述光刻制作工艺中的曝光步骤可由下方向上曝光，且此曝光步骤采用遮光层14、源极线29L1、与漏极线29L2、与栅极线21'作为掩模，即可省略一道光掩模而节省成本。在此曝光方向的光刻与蚀刻制作工艺后，层间介电层25、缓冲层19b、与缓冲层19a(氧化硅层)的边缘将对准上述掩模的边缘。在某些实施例中，开口33可进一步往下延伸穿过缓冲层15。
层间介电层23位于层间介电层25以及开口33内，并接触缓冲层15。源极线29L1、漏极线29L2、与接点29c位于层间介电层23上。多晶硅晶体管11n与11p的源极线29L1位于源极区17s上，两者之间以穿过层间介电层23、层间介电层25、与缓冲层19b的通孔29h连接。多晶硅晶体管11n与11p的漏极线29L2位于漏极区17d上，两者之间以穿过层间介电层23、层间介电层25、与缓冲层19b的通孔29h连接。金属氧化物晶体管11a的源极线29L1位于金属氧化物半导体层27的一侧上，两者之间以穿过层间介电层23与层间介电层25的通孔29h连接。金属氧化物晶体管11a的接点29c位于金属氧化物半导体层27的另一侧上，两者之间以穿过层间介电层23与层间介电层25的通孔29h连接。
绝缘层35位于源极线29L1、漏极线29L2、接点29c、与层间介电层23上。有机绝缘层37位于绝缘层35上。共同电极39位于有机绝缘层37上，主要对应像素区10a。绝缘层41位于共同电极39与有机绝缘层37上。像素电极43p位于绝缘层41上。部分像素电极43p位于接点29c上，两者之间以穿过绝缘层41、有机绝缘层37、与绝缘层35的通孔43h连接。图5中驱动电路10b的多晶硅晶体管11n与11p属于顶栅极结构，而金属氧化物晶体管11a属于底栅极结构。在图5中，夹设于金属氧化物半导体层27与栅极(遮光层14)之间的栅极绝缘层中的氧化硅层(如缓冲层19b与19a)，与金属氧化物半导体层27上的氧化硅层(如层间介电层25)具有开口33对应开口区11o，以减少开口区11o中氧化硅层与氮化硅层的界面数目，进而改善阵列基板结构100e的光穿透度。
在一实施例中，阵列基板结构100f的剖视图如图6所示。在图6中，像素区10a、驱动电路10b、金属氧化物晶体管11a、开口区11o、多晶硅晶体管11n与11p的相对位置与图1类似。遮光层14位于基板13上，且分别对应多晶硅晶体管11n与11p的多晶硅层17与金属氧化物晶体管11a的金属氧化物半导体层27。在此实施例中，金属氧化物晶体管的遮光层14同时作为栅极，因此遮光层14的材质必须为金属等导电材料。
缓冲层19a位于基板13与遮光层14上，缓冲层15位于缓冲层19a上，而缓冲层19b位于缓冲层15上。多晶硅层17(如源极区17s、通道区17c、与漏极区17d)位于缓冲层19b上且对应多晶硅晶体管11n与11p。缓冲层19c位于多晶硅层17与缓冲层19b上，其材质可为氧化硅，且其形成方法可为CVD。栅极21、源极21s、与漏极21d位于缓冲层19b上，其材质可为金属，其形成方法可为沉积成层后，以光刻蚀刻等制作工艺图案化。对多晶硅晶体管11n与11p而言，栅极21位于通道区17c上，且两者之间隔有栅极绝缘层如缓冲层19c。金属氧化物半导体层27位于缓冲层19b上，位于源极21s与漏极21d之间，并对应金属氧化物晶体管11a的栅极(遮光层14)。对金属氧化物晶体管11a而言，通道区(金属氧化物半导体层27)与栅极(遮光层14)之间的栅极绝缘层为缓冲层19c、19b、15、与19a。
层间介电层25位于缓冲层19c、栅极21、源极21s、漏极21d、与金属氧化物半导体层27上。层间介电层25、缓冲层19c、缓冲层19b、缓冲层15、与缓冲层19a具有开口33对应开口区11o，其形成方法可为光刻蚀刻制作工艺。值得注意的是，上述光刻制作工艺中的曝光步骤可由下方向上曝光，且此曝光步骤采用遮光层14、源极线29L1、漏极线29L2、源极21s、与漏极21d作为掩模，即可省略一道光掩模而节省成本。在此曝光方向的光刻与蚀刻制作工艺后，层间介电层25、缓冲层19c、缓冲层19b、与缓冲层19a(氧化硅层)的边缘将对准上述掩模的边缘。
层间介电层23位于层间介电层25以及开口33内，并接触基板13。源极线29L1、漏极线29L2、与接点29c位于层间介电层23上。多晶硅晶体管11n与11p的源极线29L1位于源极区17s上，两者之间以穿过层间介电层23、层间介电层25、与缓冲层19c的通孔29h连接。多晶硅晶体管11n与11p的漏极线29L2位于漏极区17d上，两者之间以穿过层间介电层23、层间介电层25、与缓冲层19c的通孔29h连接。金属氧化物晶体管11a的源极线29L1位于源极21s上，两者之间以穿过层间介电层23与层间介电层25的通孔29h连接。金属氧化物晶体管11a的接点29c位于漏极21d上，两者之间以穿过层间介电层23与层间介电层25的通孔29h连接。
绝缘层35位于源极线29L1、漏极线29L2、接点29c、与层间介电层23上。有机绝缘层37位于绝缘层35上。共同电极39位于有机绝缘层37上，主要对应像素区10a。绝缘层41位于共同电极39与有机绝缘层37上。像素电极43p位于绝缘层41上。部分像素电极43p位于接点29c上，两者之间以穿过绝缘层41、有机绝缘层37、与绝缘层35的通孔43h连接。图6中驱动电路10b的多晶硅晶体管11n与11p属于顶栅极结构，而金属氧化物晶体管11a属于底栅极结构。在图6中，夹设于金属氧化物半导体层27与栅极(遮光层14)之间的栅极绝缘层中的氧化硅层(如缓冲层19c、19b、与19a)，与金属氧化物半导体层27上的氧化硅层(如层间介电层25)具有开口33对应开口区11o，以减少开口区11o中氧化硅层与氮化硅层的界面数目，进而改善阵列基板结构100f的光穿透度。
在一实施例中，阵列基板结构100g的剖视图如图7所示。在图7中，金属氧化物晶体管11a、开口区11o、与n型的多晶硅晶体管11n的相对位置与图1类似。此实施例可进一步包含p型的多晶硅晶体管11p，或将n型的多晶硅晶体管11n置换为p型的多晶硅晶体管11p，端视需要而定。缓冲层15位于基板13上，而缓冲层19a位于缓冲层15上。多晶硅层17(如源极区17s、通道区17c、与漏极区17d)位于缓冲层19a上且对应多晶硅晶体管11n。缓冲层19b形成于部分的多晶硅层17上，而栅极21形成于缓冲层19b上。对多晶硅晶体管11n而言，栅极21位于通道区17c上，且两者之间隔有栅极绝缘层如缓冲层19b。层间介电层23位于栅极21、源极区17s、漏极区17d、与缓冲层19a上。层间介电层25位于层间介电层23上。
接点29c、栅极线29L3、与栅极29g位于层间介电层23上。多晶硅晶体管11n的接点29c位于源极区17s(或漏极区17d)上，两者之间以穿过层间介电层25与23的通孔29h连接。多晶硅晶体管11n的栅极线29L3位于栅极21上，两者之间以穿过层间介电层25与23的通孔29h连接。
绝缘层35a位于接点29c、栅极线29L3、与栅极29g上，其材料可为氮化硅，且其形成方法可为CVD。绝缘层31a位于绝缘层35a上，其材料可为氧化硅，且其形成方法可为CVD。金属氧化物半导体层27位于绝缘层31a上，并对应金属氧化物晶体管11a的栅极29g。对金属氧化物晶体管11a而言，通道区(金属氧化物半导体层27)与栅极29g之间的栅极绝缘层为绝缘层31a与35a。源极43s与漏极43d分别位于金属氧化物半导体层27的两侧上，其材质可为金属，且其形成方法可为溅镀成层后，以光刻与蚀刻等制作工艺图案化。绝缘层31b位于源极43s、漏极43d、金属氧化物半导体层27、与绝缘层31a上，其材料可为氧化硅，且其形成方法可为CVD。绝缘层31a与31b具有开口33对应开口区11o，其形成方法可为光刻蚀刻制作工艺。在某些实施例中，开口33可进一步向下穿过绝缘层35a、层间介电层25、层间介电层23、缓冲层19a、甚至缓冲层15。
绝缘层35b位于绝缘层31b以及开口33内，并接触绝缘层35a。绝缘层35b的材料可为氮化硅，且其形成方法可为CVD。有机绝缘层37位于绝缘层35b上，而绝缘层41位于有机绝缘层37上。源极线45L1与漏极线45L2位于绝缘层41上，其材料可为金属、合金、或其他导电材料。多晶硅晶体管11n的源极线45L1位于左侧的接点29c上，两者之间以穿过绝缘层41、有机绝缘层37、绝缘层35b、绝缘层31b、绝缘层31a、与绝缘层35a的通孔45h连接。多晶硅晶体管11n的漏极线45L2位于右侧的接点29c上，两者之间以穿过绝缘层41、有机绝缘层37、绝缘层35b、绝缘层31b、绝缘层31a、与绝缘层35a的通孔45h连接。金属氧化晶体管的源极线45L3位于源极43s上，两者之间以穿过绝缘层41、有机绝缘层37、绝缘层35b、与绝缘层31b的通孔45h连接。金属氧化晶体管的漏极线45L4位于漏极43d上，两者之间以穿过绝缘层41、有机绝缘层37、绝缘层35b、与绝缘层31b的通孔45h连接。
图7中多晶硅晶体管11n属于顶栅极结构，而金属氧化物晶体管11a属于底栅极结构。在图7中，夹设于金属氧化物半导体层27与栅极29g之间的栅极绝缘层中的氧化硅层(如绝缘层31a)，与金属氧化物半导体层27上的氧化硅层(如绝缘层31b)具有开口33对应开口区11o，以减少开口区11o中氧化硅层与氮化硅层的界面数目，进而改善阵列基板结构100g的光穿透度。
在一实施例中，阵列基板结构100h的剖视图如图8所示。在图8中，金属氧化物晶体管11a、开口区11o、与n型的多晶硅晶体管11n的相对位置与图1类似。此实施例可进一步包含p型的多晶硅晶体管11p，或将n型的多晶硅晶体管11n置换为p型的多晶硅晶体管11p，端视需要而定。缓冲层15位于基板13上，而缓冲层19a位于缓冲层15上。多晶硅层17(如源极区17s、通道区17c、与漏极区17d)位于缓冲层19a上且对应多晶硅晶体管11n。缓冲层19b形成于部分的多晶硅层17上，而栅极21形成于缓冲层19b上。对多晶硅晶体管11n而言，栅极21位于通道区17c上，且两者之间隔有栅极绝缘层如缓冲层19b。层间介电层23位于栅极21、源极区17s、漏极区17d、与缓冲层19a上。层间介电层25位于层间介电层23上。
接点29c、栅极线29L3、与栅极29g位于层间介电层23上。多晶硅晶体管11n的接点29c位于源极区17s(或漏极区17d)上，两者之间以穿过层间介电层25与23的通孔29h连接。多晶硅晶体管11n的栅极线29L3位于栅极21上，两者之间以穿过层间介电层25与23的通孔29h连接。
绝缘层35a位于接点29c、栅极线29L3、与栅极29g上。绝缘层31a位于绝缘层35a上。金属氧化物半导体层27位于绝缘层31a上，并对应金属氧化物晶体管11a的栅极29g。对金属氧化物晶体管11a而言，通道区(金属氧化物半导体层27)与栅极29g之间的栅极绝缘层为绝缘层31a与35a。绝缘层31b位于金属氧化物半导体层27与绝缘层31a上。
源极43s与漏极43d分别位于金属氧化物半导体层27的两侧上的绝缘层31b上，并经由穿过绝缘层31b的通孔连接至金属氧化物半导体层的两侧上。源极43s与漏极43d的材质可为金属，且其形成方法可为光刻蚀刻绝缘层31b形成开口后，沉积金属于开口中并成层于绝缘层31b上，再以光刻蚀刻制作工艺图案化金属层以形成源极43s与漏极43d。绝缘层31c位于源极43s、漏极43d、金属氧化物半导体层27、与绝缘层31b上。绝缘层31c的材料可为氧化硅，其形成方法可为CVD。绝缘层31a、31b、与31c具有开口33对应开口区11o，其形成方法可为光刻蚀刻制作工艺。在某些实施例中，开口33可进一步向下穿过绝缘层35a、层间介电层25、层间介电层23、缓冲层19a、甚至缓冲层15。
绝缘层35b位于绝缘层31c以及开口33内，并接触绝缘层35a。有机绝缘层37位于绝缘层35b上，而绝缘层41位于有机绝缘层37上。源极线45L1与漏极线45L2位于绝缘层41上，其材料可为可为金属、合金、或其他导电材料。多晶硅晶体管11n的源极线45L1位于左侧的接点29c上，两者之间以穿过绝缘层41、有机绝缘层37、绝缘层35b、绝缘层31c、绝缘层31b、绝缘层31a、与绝缘层35a的通孔45h连接。多晶硅晶体管11n的漏极线45L2位于右侧的接点29c上，两者之间以穿过绝缘层41、有机绝缘层37、绝缘层35b、绝缘层31c、绝缘层31b、绝缘层31a、与绝缘层35a的通孔45h连接。金属氧化晶体管的源极线45L3位于源极43s上，两者之间以穿过绝缘层41、有机绝缘层37、绝缘层35b、与绝缘层31c的通孔45h连接。金属氧化晶体管的漏极线45L4位于漏极43d上，两者之间以穿过绝缘层41、有机绝缘层37、绝缘层35b、与绝缘层31c的通孔45h连接。
图8中多晶硅晶体管11n属于顶栅极结构，而金属氧化物晶体管11a属于底栅极结构。在图8中，夹设于金属氧化物半导体层27与栅极29g之间的栅极绝缘层中的氧化硅层(如绝缘层31a)，与金属氧化物半导体层27上的氧化硅层(如绝缘层31b与31c)具有开口33对应开口区11o，以减少开口区11o中氧化硅层与氮化硅层的界面数目，进而改善阵列基板结构100g的光穿透度。
在一实施例中，阵列基板结构100i的制作工艺剖视图如第9A至9J图所示。在图9A中，阵列基板结构100a分为多个像素区10a与驱动电路10b。每一像素区10a具有金属氧化物晶体管11a与开口区11o，而驱动电路10b包含n型的多晶硅晶体管11n与p型的多晶硅晶体管11p。在其他实施例中，驱动电路10b可只具有n型的多晶硅晶体管11n，或只具有p型的多晶硅晶体管11p，端视需要而定。遮光层14形成于基板13上，且分别对应多晶硅晶体管11n与11p的多晶硅层17与金属氧化物晶体管11a的金属氧化物半导体层27。接着形成缓冲层15于遮光层14上，再形成缓冲层19a于缓冲层15上。
如图9B所示，形成多晶硅晶体管11n与11p的多晶硅层17于缓冲层19a上，且对应多晶硅晶体管11n与11p。接着可移除多晶硅层17未覆盖的缓冲层19A。在其他实施例中，可保留缓冲层19A于所有的缓冲层15上。在一实施例中，形成多晶硅层17后可采用光刻制作工艺形成的遮光光致抗蚀剂图案(未图示)保护中间的通道区17c，再注入离子至通道区17c两侧以定义源极区17s/漏极区17d。之后可视情况移除遮光光致抗蚀剂图案，移除方法可为湿式或干式剥除。
如图9C所示，形成缓冲层19b于多晶硅层17与缓冲层15上，再形成金属层于缓冲层19B上。接着以光刻蚀刻制作工艺定义栅极21对应多晶硅晶体管11n与11p的通道区17c，以及金属氧化物晶体管11a的遮光层14上，再移除栅极21未掩模的缓冲层19b。对多晶硅晶体管11n与11p而言，栅极21对应通道区17c，而通道区17c与栅极21之间的栅极绝缘层为缓冲层19b。
如图9D所示，形成层间介电层23于栅极21、缓冲层15、源极区17s、与源极区17d上。接着形成层间介电层25于层间介电层23上。如图9E所示，形成金属氧化物半导体层27于层间介电层25上，并对应金属氧化物晶体管11a的栅极21。对金属氧化物晶体管11a而言，通道区(金属氧化物半导体层27)与栅极21之间的栅极绝缘层为层间介电层23与25。
如图9F所示，以光刻蚀刻制作工艺形成开口穿过层间介电层23与25后，将金属填入开口形成通孔29h并成层于层间介电层25上。接着以光刻蚀刻等制作工艺图案化金属层，以定义源极线29L1、漏极线29L2、源极29s、与漏极29d于层间介电层25上。源极线29L1位于源极区17s上，两者之间以穿过层间介电层25、层间介电层23、与缓冲层19b的通孔29h连接。漏极线29L2位于漏极区17d上，两者之间以穿过层间介电层25、层间介电层23、与缓冲层19b的通孔29h连接。源极29s与漏极29d分别位于金属氧化物半导体层27的两侧上。
如图9G所示，接着形成绝缘层31于层间介电层25、金属氧化物半导体层27、源极线29L1、漏极线29L2、源极29s、与漏极29d上。之后形成光致抗蚀剂层于绝缘层31上，并以背面曝光制作工艺32及显影制作工艺图案化光致抗蚀剂层，以形成光致抗蚀剂图案30。上述背面曝光制作工艺不需额外光掩模，其采用遮光层14、源极区17s、漏极区17d、源极29s、与漏极29d作为掩模。
如图9H所示，以光致抗蚀剂图案30作为蚀刻制罩，蚀刻移除光致抗蚀剂图案30未掩模的绝缘层31与层间介电层25，以形成开口33。如图9H所示，开口33主要对应开口区11o，但也可对应其他光致抗蚀剂图案30未掩模的部分。如图9H所示，保留的绝缘层31与层间介电层25的边缘对准掩模(如源极区17s、漏极区17d、源极29s、与漏极9d)的边缘。在某些实施例中，开口33可进一步往下延伸穿过层间介电层23，甚至缓冲层15。
如图9I所示，接着移除光致抗蚀剂图案30后形成绝缘层35于绝缘层31与开口33内，使绝缘层35接触层间介电层23。接着形成有机绝缘层37于绝缘层35上。如图9H所示，接着形成共同电极39于有机绝缘层37上，其主要对应像素区10a。接着形成绝缘层41于共同电极39与有机绝缘层37上，再光刻与蚀刻绝缘层41、有机绝缘层37、绝缘层35、与绝缘层31后形成孔洞。将透明导电物如ITO填入孔洞中并成层于绝缘层41上，再以光刻蚀刻等制作工艺图案化ITO层以定义像素电极43p。至此即完成阵列基板结构100i。
图9J的驱动电路10b的多晶硅晶体管11n与11p属于顶栅极结构，而金属氧化物晶体管11a属于底栅极结构。在图9J中，位于金属氧化物半导体层27上的氧化硅层(如绝缘层31)，与夹设于金属氧化物半导体层27与栅极21之间的栅极绝缘层中的氧化硅层(如层间介电层25)具有开口33对应开口区11o，以减少开口区11o中氧化硅层与氮化硅层的界面数目，进而改善阵列基板结构100i的光穿透度。
在一实施例中，阵列基板结构100j的制作工艺剖视图如第10A至10C图所示。图10A接续图9G的结构，以光致抗蚀剂图案30作为蚀刻制罩，蚀刻移除光致抗蚀剂图案30未掩模的绝缘层31、层间介电层25，层间介电层23、与缓冲层15以形成开口33露出部分基板13。如图10A所示，开口33主要对应开口区11o。如图10B所示，接着形成绝缘层35于绝缘层31与开口33内，且绝缘层35接触基板13。接着形成有机绝缘层37于绝缘层35上。如图10C所示，形成共同电极39于有机绝缘层37上，其主要对应像素区10a。接着形成绝缘层41于共同电极39与有机绝缘层37上，再光刻与蚀刻绝缘层41、有机绝缘层37、绝缘层35、与绝缘层31后形成孔洞。将透明导电物如ITO填入孔洞中并成层于绝缘层41上，再以光刻蚀刻等制作工艺图案化ITO层以定义像素电极43p。至此即完成阵列基板结构100j。
图10C的驱动电路10b的多晶硅晶体管11n与11p属于顶栅极结构，而金属氧化物晶体管11a属于底栅极结构。在图10C中，位于金属氧化物半导体层27上的氧化硅层(如绝缘层31)，与夹设于金属氧化物半导体层27与栅极21之间的栅极绝缘层中的氧化硅层(如层间介电层25)具有开口33对应开口区11o，以减少开口区11o中氧化硅层与氮化硅层的界面数目，进而改善阵列基板结构100j的光穿透度。
在一实施例中，阵列基板结构100k的制作工艺剖视图如图11A至图11B所示。图11A接续图10A的结构，形成有机绝缘层37于绝缘层31与开口33内，且有机绝缘层37接触基板13。如图10B所示，形成共同电极39于有机绝缘层37上，其主要对应像素区10a。接着形成绝缘层41于共同电极39与有机绝缘层37上，再光刻与蚀刻绝缘层41、有机绝缘层37、与绝缘层31后形成孔洞。将透明导电物如ITO填入孔洞中并成层于绝缘层41上，再以光刻蚀刻等制作工艺图案化ITO层以定义像素电极43p。至此即完成阵列基板结构100k。
图11B的驱动电路10b的多晶硅晶体管11n与11p属于顶栅极结构，而金属氧化物晶体管11a属于底栅极结构。在图10C中，位于金属氧化物半导体层27上的氧化硅层(如绝缘层31)，与夹设于金属氧化物半导体层27与栅极21之间的栅极绝缘层中的氧化硅层(如层间介电层25)具有开口33对应开口区11o，令开口区11o中不存在氧化硅层以降低全反射的发生，进而改善阵列基板结构100k的光穿透度。
在一实施例中，阵列基板结构100l的剖视图如图12所示。在图12中，像素区10a、驱动电路10b、金属氧化物晶体管11a、开口区11o、多晶硅晶体管11n与11p的相对位置与图1类似。遮光层14位于基板13上，且分别对应多晶硅晶体管11n与11p的多晶硅层17与金属氧化物晶体管11a的金属氧化物半导体层27。
金属氧化物半导体层位于金属氧化物晶体管11a的遮光层14上。缓冲层19a位于多晶硅晶体管11n与11p的遮光层14、基板13、与金属氧化物半导体层27上。缓冲层15位于缓冲层19a上。多晶硅层17(如源极区17s、通道区17c、与漏极区17d)位于缓冲层15上且对应多晶硅晶体管11n与11p。缓冲层19b位于通道区17c与金属氧化物晶体管11a的缓冲层15上。栅极21位于缓冲层19b上。对多晶硅晶体管11n与11p而言，栅极21对应通道区17c，而通道区17c与栅极21之间的栅极绝缘层为缓冲层19b。对金属氧化物晶体管11a而言，栅极21对应通道区(金属氧化物半导体层27)，且两者之间的栅极绝缘层为缓冲层19b、15、与19。
缓冲层15与19a具有开口对应开口区11o，其形成方法可为光刻蚀刻制作工艺。值得注意的是，上述光刻制作工艺中的曝光步骤可由下方向上曝光，且此曝光步骤采用遮光层14、源极线29L1、与漏极线29L2作为掩模，即可省略一道光掩模而节省成本。在此曝光方向的光刻与蚀刻制作工艺后，缓冲层19b与19a(氧化硅层)的边缘将对准上述掩模的边缘。
层间介电层23位于栅极21、源极区17s、漏极区17d、与缓冲层15上，且层间介电层23经由开口直接接触基板13。源极线29L1、漏极线29L2、与接点29c位于层间介电层23上。多晶硅晶体管11n与11p的源极线29L1位于源极区17s上，两者之间以穿过层间介电层23的通孔29h连接。多晶硅晶体管11n与11p的漏极线29L2位于漏极区17d上，两者之间以穿过层间介电层23的通孔29h连接。金属氧化物晶体管11a的源极线29L1位于金属氧化物半导体层27的一侧上，两者之间以穿过层间介电层23、缓冲层15、与缓冲层19a的通孔29h连接。金属氧化物晶体管11a的接点29c位于金属氧化物半导体层27的另一侧上，两者之间以穿过层间介电层23、缓冲层15、与缓冲层19a的通孔29h连接。
绝缘层35位于层间介电层23以及源极线29L1、漏极线29L2、与接点29c上。有机绝缘层37位于绝缘层35上。共同电极39位于有机绝缘层37上，主要对应像素区10a。绝缘层41位于共同电极39与有机绝缘层37上。像素电极43p位于绝缘层41上。部分像素电极43p位于接点29c上，两者之间以穿过绝缘层41、有机绝缘层37、与绝缘层35的通孔43h连接。图12中驱动电路10b的多晶硅晶体管11n与11p属于顶栅极结构，而金属氧化物晶体管11a属于顶栅极结构。在图12中，夹设于金属氧化物半导体层27与栅极21之间的栅极绝缘层中的氧化硅层(如缓冲层19a)具有开口对应开口区11o，以减少开口区11o中氧化硅层与氮化硅层的界面数目，进而改善阵列基板结构100l的光穿透度。
在一实施例中，阵列基板结构100m的剖视图如图13所示。在图13中，像素区10a、驱动电路10b、金属氧化物晶体管11a、开口区11o、多晶硅晶体管11n与11p的相对位置与图1类似。遮光层14位于基板13上，且分别对应多晶硅晶体管11n与11p的多晶硅层17与金属氧化物晶体管11a的金属氧化物半导体层27。
缓冲层15a位于多晶硅晶体管11n与11p的遮光层14、基板13、与金属氧化物半导体层27上，其材质可为氮化硅，且其形成方法可为CVD。缓冲层19a位于缓冲层15a上。多晶硅层17(如源极区17s、通道区17c、与漏极区17d)位于缓冲层19a上，且对应多晶硅晶体管11n与11p。金属氧化物半导体层27位于缓冲层19a上，且对应金属氧化物晶体管11a。缓冲层19b位于通道区17c与金属氧化物半导体层27上。缓冲层15b位于缓冲层19b上，其材质可为氮化硅，且其形成方法可为CVD。栅极21位于缓冲层15b上。对多晶硅晶体管11n与11p而言，栅极21对应通道区17c，而通道区17c与栅极21之间的栅极绝缘层为缓冲层15b与19b。对金属氧化物晶体管11a而言，栅极21对应通道区(金属氧化物半导体层27)，且两者之间的栅极绝缘层为缓冲层15b与19b。
缓冲层15b、19b、19a、与19b具有开口对应开口区11o，其形成方法可为光刻蚀刻制作工艺。层间介电层23位于基板13、栅极21、源极区17s、漏极区17d、与金属氧化物半导体层27的两侧上。源极线29L1、漏极线29L2、与接点29c位于层间介电层23上。多晶硅晶体管11n与11p的源极线29L1位于源极区17s上，两者之间以穿过层间介电层23的通孔29h连接。多晶硅晶体管11n与11p的漏极线29L2位于漏极区17d上，两者之间以穿过层间介电层23的通孔29h连接。金属氧化物晶体管11a的源极线29L1位于金属氧化物半导体层27的一侧上，两者之间以穿过层间介电层23的通孔29h连接。金属氧化物晶体管11a的接点29c位于金属氧化物半导体层27的另一侧上，两者之间以穿过层间介电层23的通孔29h连接。
绝缘层35位于层间介电层层23以及源极线29L1、漏极线29L2、与接点29c上。有机绝缘层37位于绝缘层35上。共同电极39位于有机绝缘层37上，主要对应像素区10a。绝缘层41位于共同电极39与有机绝缘层37上。像素电极43p位于绝缘层41上。部分像素电极43p位于接点29c上，两者之间以穿过绝缘层41、有机绝缘层37、与绝缘层35的通孔43h连接。图13中驱动电路10b的多晶硅晶体管11n与11p属于顶栅极结构，而金属氧化物晶体管11a属于顶栅极结构。在图13中，夹设于金属氧化物半导体层27与栅极21之间的栅极绝缘层中的氧化硅层(如缓冲层19b)具有开口对应开口区11o，以减少开口区11o中氧化硅层与氮化硅层的界面数目，进而改善阵列基板结构100m的光穿透度。
图14的阵列基板结构100n与图12类似，差别在于绝缘层35与层间介电层23也具有开口(对准缓冲层15与19a的开口)，因此有机绝缘层37经由开口接触基板13。
图15的阵列基板结构100o与图12类似，差别在于层间绝缘层23也具有开口(对准缓冲层15与19a的开口)，因此绝缘层35经由开口接触基板13。
在一实施例中，阵列基板结构100p的剖视图如图16所示。在图16中，像素区10a、驱动电路10b、金属氧化物晶体管11a、开口区11o、多晶硅晶体管11n与11p的相对位置与图1类似。遮光层14位于基板13上，且分别对应多晶硅晶体管11n与11p的多晶硅层17与金属氧化物晶体管11a的金属氧化物半导体层27。在此实施例中，金属氧化物晶体管的遮光层14同时作为栅极，因此遮光层14的材质必须为金属等导电材料，其形成方法可为沉积成层后以光刻蚀刻等制作工艺图案化。
缓冲层15位于基板13与遮光层14上，缓冲层19a位于缓冲层15上，而多晶硅层17(如源极区17s、通道区17c、与漏极区17d)位于缓冲层19a上且对应多晶硅晶体管11n与11p。缓冲层19b位于多晶硅层17与缓冲层19a上，而栅极21与栅极线21'位于缓冲层19b上。对多晶硅晶体管11n与11p而言，栅极21位于通道区17c上，且两者之间隔有栅极绝缘层如缓冲层19b。在金属氧化物晶体管11a中，栅极线21’与遮光层14之间以穿过缓冲层19b、19a、与15的通孔21h相连。缓冲层19a与19b具有开口对应开口区11o。层间介电层23位于栅极21、栅极线21’、与缓冲层19b上，并经由缓冲层19a与19b的开口直接接触缓冲层15。
层间介电层25位于层间介电层23上。金属氧化物半导体层27位于层间介电层25上，并对应金属氧化物晶体管11a的栅极(遮光层14)。对金属氧化物晶体管11a而言，通道区(金属氧化物半导体层27)与栅极(遮光层14)之间的栅极绝缘层为层间介电层25、层间介电层23、缓冲层19b、缓冲层19a、与缓冲层15。源极线29L1、漏极线29L2、源极29s、与漏极29d位于层间介电层25上。源极线29L1位于源极区17s上，两者之间以穿过层间介电层25、层间介电层23、与缓冲层19b的通孔29h连接。漏极线29L2位于漏极区17d上，两者之间以穿过层间介电层25、层间介电层23、与缓冲层19b的通孔29h连接。源极29s与漏极29d分别位于金属氧化物半导体层27的两侧上。
绝缘层31位于源极线29L1、漏极线29L2、源极29s、漏极29d、金属氧化物半导体层27、与层间介电层25上。绝缘层35位于绝缘层31上。绝缘层35、绝缘层31、与层间介电层25具有开口对应开口区11o，其形成方法可为光刻蚀刻制作工艺。值得注意的是，上述光刻制作工艺中的曝光步骤可由下方向上曝光，且此曝光步骤采用遮光层14、源极线29L1、与漏极线29L2、与源极29s作为掩模，即可省略一道光掩模而节省成本。在此曝光方向的光刻与蚀刻制作工艺后，绝缘层31与层间介电层25(氧化硅层)的边缘将对准上述掩模的边缘。
有机绝缘层37位于绝缘层35上，并经由绝缘层35、绝缘层31、与层间介电层25的开口接触层间介电层23。共同电极39位于有机绝缘层37上，主要对应像素区10a。绝缘层41位于共同电极39与有机绝缘层37上。像素电极43p位于绝缘层41上。部分像素电极43p位于漏极29d上，两者之间以穿过绝缘层41、有机绝缘层37、绝缘层35、与绝缘层31的通孔43h连接。图16中驱动电路10b的多晶硅晶体管11n与11p属于顶栅极结构，而金属氧化物晶体管11a属于底栅极结构。在图16中，夹设于金属氧化物半导体层27与栅极(遮光层14)之间的栅极绝缘层中的氧化硅层(如层间介电层25、缓冲层19a、与缓充层9b)，与金属氧化物半导体层27上的氧化硅层(如绝缘层31)具有开口对应开口区11o，以减少开口区11o中氧化硅层与氮化硅层的界面数目，进而改善阵列基板结构100p的光穿透度。
在一实施例中，阵列基板结构100q的剖视图如图17所示。在图17中，像素区10a、驱动电路10b、金属氧化物晶体管11a、开口区11o、多晶硅晶体管11n与11p的相对位置与图1类似。遮光层14位于基板13上，且分别对应多晶硅晶体管11n与11p的多晶硅层17与金属氧化物晶体管11a的金属氧化物半导体层27。在此实施例中，金属氧化物晶体管的遮光层14同时作为栅极，因此遮光层14的材质必须为金属等导电材料。
缓冲层15位于基板13与遮光层14上，而缓冲层19a位于缓冲层15上。多晶硅层17(如源极区17s、通道区17c、与漏极区17d)位于缓冲层19a上且对应多晶硅晶体管11n与11p。金属氧化物半导体层27位于缓冲层19a上，并对应金属氧化物晶体管11a的栅极(遮光层14)。缓冲层19b位于多晶硅层17、金属氧化物半导体层27、与缓冲层19a上。栅极21与栅极线21'位于缓冲层19b上，而源极21s与漏极21d穿过缓冲层19b以接触金属氧化物半导体层27的两侧。对多晶硅晶体管11n与11p而言，栅极21位于通道区17c上，且两者之间隔有栅极绝缘层如缓冲层19b。对金属氧化物晶体管11a而言，通道区(金属氧化物半导体层27)与栅极(遮光层14)之间的栅极绝缘层为缓冲层19a与缓冲层15。在金属氧化物晶体管11a中，栅极线21’与遮光层14之间以穿过缓冲层19b、19a、与15的通孔21h相连。缓冲层19a与19b具有开口对应开口区11o。层间介电层23位于栅极21、栅极线21’、与缓冲层19b上，并经由缓冲层19a与19b的开口直接接触缓冲层15。
层间介电层25位于层间介电层23上。源极线29L1、漏极线29L2、与接点29c位于层间介电层25上。多晶硅晶体管11n与11p的源极线29L1位于源极区17s上，两者之间以穿过层间介电层25、层间介电层23、与缓冲层19b的通孔29h连接。多晶硅晶体管11n与11p的漏极线29L2位于漏极区17d上，两者之间以穿过层间介电层25、层间介电层23、与缓冲层19b的通孔29h连接。金属氧化物晶体管11a的源极线29L1位于源极21s上，两者之间以穿过层间介电层25与层间介电层23的通孔29h连接。金属氧化物晶体管11a的接点29c位于漏极21d上，两者之间以穿过层间介电层25与层间介电层23的通孔29h连接。
绝缘层35位于层间介电层层25上。绝缘层35与层间介电层25具有开口对应开口区11o，其形成方法可为光刻蚀刻制作工艺。值得注意的是，上述光刻制作工艺中的曝光步骤可由下方向上曝光，且此曝光步骤采用遮光层14、源极线29L1、与漏极线29L2作为掩模，即可省略一道光掩模而节省成本。在此曝光方向的光刻与蚀刻制作工艺后，层间介电层25(氧化硅层)的边缘将对准上述掩模的边缘。
有机绝缘层37位于绝缘层35上，并经由绝缘层35与层间介电层25的开口接触层间介电层23。共同电极39位于有机绝缘层37上，主要对应像素区10a。绝缘层41位于共同电极39与有机绝缘层37上。像素电极43p位于绝缘层41上。部分像素电极43p位于漏极29d上，两者之间以穿过绝缘层41、有机绝缘层37、与绝缘层35的通孔43h连接。图17中驱动电路10b的多晶硅晶体管11n与11p属于顶栅极结构，而金属氧化物晶体管11a属于底栅极结构。在图17中，夹设于金属氧化物半导体层27与栅极(遮光层14)之间的栅极绝缘层中的氧化硅层(如缓冲层19a)，与金属氧化物半导体层27上的氧化硅层(如层间介电层25与缓冲层19b)具有开口对应开口区11o，以减少开口区11o中氧化硅层与氮化硅层的界面数目，进而改善阵列基板结构100q的光穿透度。
图18的阵列基板结构100r与图16类似，差别在于缓冲层15、缓冲层19a、缓冲层19b、层间介电层23、层间介电层25、绝缘层31、与绝缘层35均具有开口对应开口区11o，因此形成于绝缘层35上的有机绝缘层37经由开口接触基板13。在图18中，开口区11o中不具有氧化硅层与氮化硅层的界面，因此可改善阵列基板结构100r的光穿透度。
图19为一实施例中，多晶硅晶体管11n与金属氧化物晶体管11a均采用底栅极的设计。栅极21位于基板13上，且各自对应晶硅晶体管11n与金属氧化物晶体管11a。缓冲层15位于栅极21与基板上，缓冲层19a位于缓冲层15上，而多晶硅层17(如源极区17s、通道区17c、与漏极区17d)位于缓冲层19a上。缓冲层19b位于多晶硅层17与缓冲层19a上。源极线29L1、漏极线29L2、源极29s、与漏极29d位于缓冲层19b上。源极线29L1位于源极区17s上，两者之间以穿过缓冲层19b的通孔29h连接。漏极线29L2位于漏极区17d上，两者之间以穿过缓冲层19b的通孔29h连接。源极29s与源极29d位于金属氧化物半导体层的两侧上。缓冲层19a与19b具有开口对应开口区11o。至于其余元件如像素电极与共同电极，可参考前述实施例。在图19中，金属氧化物半导体层27与栅极21之间的栅极绝缘层中的氧化硅层(如缓冲层19a与19b)具有开口对应开口区11o，可减少氧化硅层与氮化硅层的界面数目，进而改善阵列基板结构的光穿透度。
在一实施例中，多晶硅晶体管11n(或11p)的多晶硅层17的两侧上可盖有非晶硅层51，而掺杂硅层53位于非晶硅层51上，如图20所示。
在一实施例中，显示装置200包含阵列基板结构210a、对向基板结构210c、与夹设于上述两者之间的显示介质210b。阵列基板结构可为前述任一实施例中的阵列基板结构。显示介质210b可为液晶层或有机发光层。对向基板结构210c可为彩色滤光基板或是透明基板。
虽然结合以上数个实施例揭露了本发明，然而其并非用以限定本发明，任何本技术领域中熟悉此技术者，在不脱离本发明的精神和范围内，可作任意的更动与润饰，因此本发明的保护范围应以附上的权利要求所界定的为准。

Claims (17)

1.一种显示装置，包含：
基板结构，包括：
基板，具有一像素，且该像素具有开口区；
金属氧化物晶体管，设置在该基板上且包括；
金属氧化物半导体层，具有第一通道区；
第一栅极，对应该第一通道区；以及
氧化硅绝缘层，位于该金属氧化物半导体层上，其中该氧化硅绝缘层具有一开口，且该开口对应该开口区设置；以及
多晶硅晶体管，设置在该基板上；
对向基板结构；以及
显示介质，位于该基板结构与该对向基板结构之间。
2.如权利要求1所述的显示装置，其中该多晶硅晶体管位于该基板结构的一驱动电路中，该金属氧化物晶体管位于该像素中，且该多晶硅晶体管驱动该金属氧化物晶体管。
3.如权利要求1所述的显示装置，其中该多晶硅晶体管包括：
多晶硅半导体层，具有第二通道区；以及
第二栅极，对应该第二通道区；
其中该多晶硅半导体层位于该基板与该第二栅极之间，且该金属氧化物半导体层位于该基板与该第一栅极上。
4.如权利要求3所述的显示装置，其中该基板结构还包括遮光层，设置于该多晶硅半导体层与该基板之间。
5.如权利要求4所述的显示装置，其中该第一栅极位于该金属氧化物半导体层与该基板之间，且该第一栅极与该遮光层同层。
6.如权利要求3所述的显示装置，其中该多晶硅晶体管包括非晶硅层，位于该多晶硅半导体层上。
7.如权利要求1所述的显示装置，其中该基板结构还包括氮化硅绝缘层，位于该金属氧化物晶体管与该多晶硅晶体管上，其中在该开口区中该氮化硅绝缘层直接接触该基板。
8.如权利要求1所述的显示装置，其中该基板结构还包括有机绝缘层，位于该金属氧化物晶体管与该多晶硅晶体管上，且在该开口区中该有机绝缘层直接接触该基板。
9.如权利要求1所述的显示装置，其中该氧化硅绝缘层的边缘对准该第一栅极的边缘，或对准一第一源极与一第一漏极的边缘，其中该第一源极与该第一漏极位于该第一通道区两侧。
10.如权利要求1所述的显示装置，其中该多晶硅晶体管的一第二栅极位于该多晶硅晶体管的一多晶硅半导体层与该基板之间，且该金属氧化物晶体管的该第一栅极位于该金属氧化物半导体层与该基板之间。
11.如权利要求1所述的显示装置，其中该金属氧化半导体晶体管包含栅极绝缘层，位于该金属氧化物半导体层与该第一栅极之间，该栅极绝缘层包括第一氧化硅层，且该第一氧化硅层具有开口，对应该开口区。
12.一种显示装置，包含：
基板结构，包括：
基板，具有一像素，且该像素具有开口区；
金属氧化物晶体管，设置在该基板上且包括；
金属氧化物半导体层，具有第一通道区；
第一栅极，对应该第一通道区；以及
栅极绝缘层，位于该第一栅极与该金属氧化物半导体层之间，其中该栅极绝缘层包含第一氮化硅层与第一氧化硅层，该第一氧化硅层位于该第一氮化硅层与该金属氧化物半导体层之间；
多晶硅晶体管，设置在该基板上；以及
氮化硅绝缘层，位于该金属氧化物晶体管与该多晶硅晶体管上，其中在该开口区中该氮化硅绝缘层直接接触该第一氮化硅层；
对向基板结构；以及
显示介质，位于该基板结构与该对向基板结构之间。
13.如权利要求12所述的显示装置，其中该多晶硅晶体管包括：
多晶硅半导体层，具有第二通道区；以及
第二栅极，对应该第二通道区；
其中该多晶硅半导体位于该基板与该第二栅极之间，该金属氧化物半导体层位于该基板与该第一栅极上。
14.如权利要求13所述的显示装置，其中该多晶硅晶体管还包括非晶硅层，位于该多晶硅半导体层上。
15.如权利要求12所述的显示装置，其中该基板结构还包括遮光层，设置于该多晶硅半导体层与该基板之间，且该第一栅极位于IGZO层与该基板之间并与该遮光层同层。
16.如权利要求13所述的显示装置，其中该氧化硅绝缘层的边缘对准该第一栅极的边缘，或对准一第一源极与一第一漏极的边缘，其中该第一通道区位于该第一源极与该第一漏极之间。
17.如权利要求12所述的显示装置，其中该多晶硅晶体管的一第二栅极位于该多晶硅晶体管的一多晶硅半导体层与该基板之间，且该金属氧化物晶体管的该第一栅极位于该金属氧化物半导体层与该基板之间。
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