CN111564458A - 显示面板 - Google Patents

显示面板 Download PDF

Info

Publication number
CN111564458A
CN111564458A CN202010684689.XA CN202010684689A CN111564458A CN 111564458 A CN111564458 A CN 111564458A CN 202010684689 A CN202010684689 A CN 202010684689A CN 111564458 A CN111564458 A CN 111564458A
Authority
CN
China
Prior art keywords
insulating layer
layer
gate
display panel
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010684689.XA
Other languages
English (en)
Other versions
CN111564458B (zh
Inventor
赵慧慧
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuhan China Star Optoelectronics Semiconductor Display Technology Co Ltd
Original Assignee
Wuhan China Star Optoelectronics Semiconductor Display Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuhan China Star Optoelectronics Semiconductor Display Technology Co Ltd filed Critical Wuhan China Star Optoelectronics Semiconductor Display Technology Co Ltd
Priority to CN202010684689.XA priority Critical patent/CN111564458B/zh
Priority to PCT/CN2020/110262 priority patent/WO2022011779A1/zh
Priority to US16/972,032 priority patent/US11417689B2/en
Publication of CN111564458A publication Critical patent/CN111564458A/zh
Application granted granted Critical
Publication of CN111564458B publication Critical patent/CN111564458B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1237—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a different composition, shape, layout or thickness of the gate insulator in different devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Thin Film Transistor (AREA)

Abstract

本申请提出了一种显示面板，所述显示面板通过将第三栅极绝缘层设置于与第三栅极位置相对应的位置，并且第三栅极绝缘层覆盖部分第二薄膜晶体管中的氧化物半导体层，避免了第三栅极绝缘层呈整面设置于显示面板中，减小了显示面板中除第三栅极所在区域后其它位置的膜层厚度，便于减少第一薄膜晶体管中第一源极和第一漏极到多晶硅半导体层之间过孔的深度，降低了第一源极和第一漏极与多晶硅半导体层搭接的接触电阻；同时，也降低了显示面板位于绑定区的膜层厚度，降低了绑定区内挖孔的工艺难度，也减少了对绑定区内PAD Bending的影响。

Description

显示面板
技术领域
本申请涉及显示领域，特别涉及一种显示面板。
背景技术
随着显示技术的发展，LTPO(Low Temperature Polycrystalline Oxide, 低温多晶氧化物)作为一种低功耗的显示技术受到越来越广泛的关注，相比于LTPS TFT（LowTemperature Poly-Silicon TFT，低温多晶硅薄膜晶体管），LTPO TFT(Low TemperaturePolycrystalline Oxide TFT , 低温多晶氧化物薄膜晶体管)具有更低的驱动功率，并且LTPO TFT将部分晶体管转化成氧化物，漏电流更少。
目前，相比于LTPS 结构，制作LTPO结构需要更多的膜层，首先需要制作LTPS TFT，然后再制作氧化物半导体薄膜晶体管，为防止氧化物半导体薄膜晶体管与LTPS TFT之间相互干扰，需要在两者之间形成较厚的绝缘膜层作为阻隔，从而增加了LTPS TFT中源漏极到多晶硅层的距离，增加了源漏极与多晶硅层之间过孔的长度，并且，随着对高分辨率显示的需求越来越多，像素密度越来越大，对过孔的孔径要求越来越小，整体上使得过孔孔径小且孔深长，容易使得蚀刻过孔时造成无机层残留，导致源漏极与多晶硅层之间搭接的接触电阻增大，严重的更会使得源漏极走线发生断线，导致源漏极与多晶硅层之间搭接异常；此外，由于LTPO结构导致膜层的增加，也使得显示面板中绑定区部分的膜层厚度增加，增加了在绑定区内挖孔的工艺难度，并且，也影响了PAD Bending的性能。
具体的，如图1所示，现有的LTPS结构依次包括基板201、多晶硅层202、绝缘层一203、栅极一204、绝缘层二205、绝缘层三206、IGZO (indium gallium zinc oxide铟镓锌氧化物)层207、绝缘层四208、栅极二209、绝缘层五210和源漏极211等膜层结构，显然，所述多晶硅层202与源漏极211之间的过孔212需要穿过绝缘层一203、绝缘层二205、绝缘层三206、绝缘层四208和绝缘层五210等众多膜层，并且孔径较小，增加了工艺难度，容易造成源漏极211与多晶硅层202之间搭接的接触电阻增大或搭接异常的问题；此外，绝缘层二205通常采用诸如氢含量较高的SiNx等材料制作并呈整面设置，使得绝缘层二205中的氢离子很容易入侵到对氢极其敏感的IGZO层207，从而导致IGZO层207导体化而失效。
发明内容
本申请提供一种显示面板，以解决现有LTPO结构中膜层较多，增加了LTPS TFT中源漏极与多晶硅层之间过孔的长度，也减小了过孔的孔径，增加了工艺难度，容易造成源漏极与多晶硅层之间搭接的接触电阻增大或搭接异常的技术问题。
为解决上述问题，本申请提供的技术方案如下：
本申请提供了一种显示面板，包括基底、以及间隔设置于所述基底上的第一薄膜晶体管和第二薄膜晶体管；
所述第一薄膜晶体管包括位于所述基底上的多晶硅半导体层、位于所述多晶硅半导体层上方的第一栅极、及分别与所述多晶硅半导体层连接的第一源极和第一漏极；
所述第二薄膜晶体管包括位于所述基底上方的氧化物半导体层、位于所述氧化物半导体层上方的第三栅极、及分别与所述氧化物半导体层连接的第二源极和第二漏极；
其中，所述氧化物半导体层与所述第三栅极之间设有与所述第三栅极位置相对应的第三栅极绝缘层，所述第三栅极绝缘层覆盖部分所述氧化物半导体层；
所述氧化物半导体层远离所述第三栅极一侧设有第一金属层，所述第一金属层与所述氧化物半导体层之间设有第一层间绝缘层，所述第一金属层远离所述氧化物半导体层的一侧设有第二栅极绝缘层，所述第一金属层包括与所述氧化物半导体层相对设置的第二栅极；
所述多晶硅半导体层和所述基底上设有第一栅极绝缘层，所述第一栅极设置于所述第一栅极绝缘层上，所述第一金属层还包括与所述第一栅极相对设置的电极板。
在本申请所提供的显示面板中，所述第二栅极绝缘层与所述第一金属层的位置相对应，所述第二栅极绝缘层包括与所述第二栅极位置相对应的第一绝缘子部，所述第一绝缘子部在所述基底上的正投影覆盖所述第二栅极在所述基底上的正投影。
在本申请所提供的显示面板中，所述多晶硅半导体层和所述基底上设有第一栅极绝缘层，所述第一栅极设置于所述第一栅极绝缘层上，所述第一金属层还包括与所述第一栅极相对设置的电极板，所述第二栅极绝缘层还包括与所述电极板位置相对应的第二绝缘子部，其中，所述第二绝缘子部部分覆盖所述多晶硅半导体层，所述第二绝缘子部在所述基底上的正投影覆盖所述电极板在所述基底上的正投影。
在本申请所提供的显示面板中，所述第三栅极上设有第二层间绝缘层，所述第二层间绝缘层上设有第二金属层；
所述显示面板内设置有穿过所述第一栅极绝缘层、第一层间绝缘层和所述第二层间绝缘层的第一过孔和第二过孔、以及穿过所述第二层间绝缘层的第三过孔和第四过孔，所述第二金属层穿过所述第一过孔和所述第二过孔与所述多晶硅半导体层连接形成所述第一源极和所述第一漏极且穿过所述第三过孔和所述第四过孔与所述氧化物半导体层连接形成所述第二源极和第二漏极。
在本申请所提供的显示面板中，所述显示面板包括显示区和与所述显示区相邻的绑定区，所述第一薄膜晶体管和所述第二薄膜晶体管设置于所述显示区内；
所述第一金属层还包括位于所述绑定区内的第一金属走线，所述第二金属层还包括位于所述绑定区内的第二金属走线，所述第一金属走线上方设有依次穿过所述第一层间绝缘层和所述第二层间绝缘层的第五过孔，所述第二金属走线穿过所述第五过孔与所述第一金属走线连接。
在本申请所提供的显示面板中，所述第二栅极绝缘层与所述第一金属层的图案相同，且所述第二栅极绝缘层在所述基底上的正投影覆盖所述第一金属层在所述基底上的正投影。
在本申请所提供的显示面板中，所述第三栅极绝缘层与所述第三栅极的图案相同，且所述第三栅极绝缘层在所述基底上的正投影覆盖所述第三栅极在所述基底上的正投影。
在本申请所提供的显示面板中，所述氧化物半导体层包括与所述第三栅极位置相对应的有源段、及分别位于所述有源段两端的两导体段，所述第三栅极绝缘层在所述基底上的正投影覆盖所述有源段在所述基底上的正投影。
在本申请所提供的显示面板中，所述第二源极和所述第二漏极分别与两所述导体段连接，所述导体段的走线电阻为500欧姆～1200欧姆，所述导体段与所述第二源极或与所述第二漏极的接触阻抗为700欧姆～1800欧姆。
在本申请所提供的显示面板中，在层级结构视角下，所述第三栅极绝缘层位于所述第二源极与所述第二漏极之间的沟道区内。
在本申请所提供的显示面板中，所述第三栅极绝缘层的宽度比所述第三栅极的宽度大0.2um～1.2um。
本申请还提供一种显示面板的制作方法，包括如下步骤：
提供一基底；
在所述基底上形成间隔设置的第一薄膜晶体管和第二薄膜晶体管，所述第一薄膜晶体管包括形成于所述基底上的多晶硅半导体层、形成于所述多晶硅半导体层上方的第一栅极、及分别与所述多晶硅半导体层连接的第一源极和第一漏极；所述第二薄膜晶体管包括形成于所述基底上方的氧化物半导体层、形成于所述氧化物半导体层上方的第三栅极、及分别与所述氧化物半导体层连接第二源极和第二漏极；其中，所述氧化物半导体层与所述第三栅极之间形成有与所述第三栅极位置相对应的第三栅极绝缘层，所述第三栅极绝缘层覆盖部分所述氧化物半导体层。
在本申请所提供显示面板的制作方法中，所述在所述基底上形成间隔设置的第一薄膜晶体管和第二薄膜晶体管包括：
在所述多晶硅半导体层和所述基底上形成第一栅极绝缘层，在所述第一栅极绝缘层上形成所述第一栅极，在所述第一栅极上形成第二栅极绝缘层，在所述第二栅极绝缘层上形成第一金属层，在所述第一金属层和所述第一栅极绝缘层上形成第一层间绝缘层，其中，所述第二栅极绝缘层与所述第一金属层的位置相对应，所述第一金属层包括与所述氧化物半导体层相对设置的第二栅极，所述第二栅极绝缘层包括与所述第二栅极位置相对应的第一绝缘子部，所述第一绝缘子部在所述基底上的正投影覆盖所述第二栅极在所述基底上的正投影；
在所述第一层间绝缘层上形成所述氧化物半导体层，在所述第三栅极上形成第二层间绝缘层，在所述第二层间绝缘层上形成第二金属层。
在本申请所提供显示面板的制作方法中，在所述第二层间绝缘层上形成第二金属层之前，还包括：
在所述显示面板内形成穿过所述第一栅极绝缘层、第一层间绝缘层和所述第二层间绝缘层的第一过孔和第二过孔、以及形成穿过所述第二层间绝缘层的第三过孔和第四过孔；
所述在所述第二层间绝缘层上形成第二金属层包括：
在所述第二层间绝缘层上形成穿过所述第一过孔和所述第二过孔与所述多晶硅半导体层连接的第一源极和所述第一漏极；及穿过所述第三过孔和所述第四过孔与所述氧化物半导体层连接的第二源极和第二漏极。
在本申请所提供显示面板的制作方法中，所述第二栅极绝缘层与所述第一金属层采用同一道光罩图案化形成。
在本申请所提供显示面板的制作方法中，所述第三栅极绝缘层与所述第三栅极采用同一道光罩图案化形成。
本申请的有益效果：本申请通过将第三栅极绝缘层设置于与第三栅极位置相对应的位置，并且第三栅极绝缘层覆盖部分第二薄膜晶体管中的氧化物半导体层，避免了第三栅极绝缘层呈整面设置于显示面板中，减小了显示面板中除第三栅极所在区域后其它位置的膜层厚度，便于减少第一薄膜晶体管中第一源极和第一漏极到多晶硅半导体层之间过孔的深度，降低了第一源极和第一漏极与多晶硅半导体层搭接的接触电阻；同时，也降低了显示面板位于绑定区的膜层厚度，降低了绑定区内挖孔的工艺难度，也减少了对绑定区内PADBending的影响。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为现有显示面板的结构示意图；
图2为本申请实施例中显示面板的结构示意图；
图3为本申请实施例中显示面板的制作方法的流程示意框图；及
图4A-4F本申请实施例中显示面板的制作方法的流程结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
在本申请中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
现结合具体实施例对本申请的技术方案进行描述。
本申请提供了一种显示面板，如图2所示，包括基底10、以及间隔设置于所述基底10上的第一薄膜晶体管20和第二薄膜晶体管30；
所述第一薄膜晶体管20包括位于所述基底10上的多晶硅半导体层21、位于所述多晶硅半导体层21上方的第一栅极22、及分别与所述多晶硅半导体层21连接的第一源极23和第一漏极24；
所述第二薄膜晶体管30包括位于所述基底10上方的氧化物半导体层31、位于所述氧化物半导体层31上方的第三栅极32、及分别与所述氧化物半导体层31连接的第二源极33和第二漏极34；
其中，所述氧化物半导体层31与所述第三栅极32之间设有与所述第三栅极32位置相对应的第三栅极绝缘层40，所述第三栅极绝缘层40覆盖部分所述氧化物半导体层31；
所述氧化物半导体层31远离所述第三栅极32一侧设有第一金属层50，所述第一金属层50与所述氧化物半导体层31之间设有第一层间绝缘层60，所述第一金属层50远离所述氧化物半导体层31的一侧设有第二栅极绝缘层70，所述第一金属层50包括与所述氧化物半导体层31相对设置的第二栅极51，所述第二栅极绝缘层70可以是呈整面设置；
所述多晶硅半导体层21和所述基底10上设有第一栅极绝缘层80，所述第一栅极22设置于所述第一栅极绝缘层80上，所述第一金属层50还包括与所述第一栅极22相对设置的电极板52；通过所述第二栅极51和所述电极板52的设置可以明显提升所述第一薄膜晶体管和所述第二薄膜晶体管的电学性能，并且，所述第二栅极和所述电极板还位于同一膜层，可以在同一工序中制作，也最大化的减少对显示面板厚度的影响。
可以理解的是，目前，相比于LTPS结构，制作LTPO结构需要更多的膜层，首先需要制作LTPS TFT，然后再制作氧化物半导体薄膜晶体管，为防止氧化物半导体薄膜晶体管与LTPS TFT之间相互干扰，需要在两者之间形成较厚的绝缘膜层作为阻隔，从而增加了LTPSTFT中源漏极到多晶硅层的距离，增加了源漏极与多晶硅层之间过孔的长度，并且，随着对高分辨率显示的需求越来越多，像素密度越来越大，对过孔的孔径要求越来越小，整体上使得过孔孔径小且孔深长，容易使得蚀刻过孔时造成无机层残留，导致源漏极与多晶硅层之间搭接的接触电阻增大，严重的更会使得源漏极走线发生断线，导致源漏极与多晶硅层之间搭接异常；此外，由于LTPO结构导致膜层的增加，也使得显示面板中绑定区部分的膜层厚度增加，增加了在绑定区内挖孔的工艺难度，并且，也影响了PAD Bending的性能；本实施例中，通过将第三栅极绝缘层40设置于与第三栅极32位置相对应的位置，并且第三栅极绝缘层40覆盖部分第二薄膜晶体管30中的氧化物半导体层31，避免了第三栅极绝缘层40呈整面设置于显示面板中，减小了显示面板中除第三栅极32所在区域后其它位置的膜层厚度，便于减少第一薄膜晶体管20中第一源极23和第一漏极24到多晶硅半导体层21之间过孔的深度，降低了第一源极23和第一漏极24与多晶硅半导体层21搭接的接触电阻；同时，也降低了显示面板位于绑定区的膜层厚度，降低了绑定区内挖孔的工艺难度，也减少了对绑定区内PAD Bending的影响；其中，所述氧化物半导体层31的材料为IGZO (indium gallium zincoxide铟镓锌氧化物)。
在一实施例中，如图2所示，所述第二栅极绝缘层70与所述第一金属层50的位置相对应，所述第二栅极绝缘层70包括与所述第二栅极51位置相对应的第一绝缘子部71，所述第一绝缘子部71在所述基底10上的正投影覆盖所述第二栅极51在所述基底10上的正投影；显然，本实施例中，所述所述第二栅极绝缘层70不是呈整面设置，可以是通过图案化形成所述第一绝缘子部71，可以理解的是，将所述第二栅极绝缘层70设置于与所述第一金属层50位置相对应的位置，可以减少所述显示面板中位于所述第一金属层50所在区域以外部分的膜层厚度；此外，在将第三栅极绝缘层40设置于与第三栅极32位置相对应的位置，降低显示面板位于绑定区的膜层厚度的基础上，本实施例通过将所述第二栅极绝缘层70设置于与所述第一金属层50位置相对应的位置，也进一步降低了显示面板位于绑定区的膜层厚度，进一步降低了绑定区内挖孔的工艺难度，提高了绑定区内各功能层PAD Bending的性能。
承上，本实施例中，所述第二栅极绝缘层70包括与所述第二栅极51位置相对应的第一绝缘子部71，所述第一绝缘子部71与所述第二栅极51的位置相对应，并且，所述第一绝缘子部71在所述基底10上的正投影覆盖所述第二栅极51在所述基底10上的正投影，使得所述第一绝缘子部71对所述第二栅极51整体具备较好的支撑，同时，也减少了所述显示面板中位于所述第二栅极51所在区域以外部分的膜层厚度，例如，减少所述第一源极23和所述第一漏极24与所述多晶硅半导体层21之间的膜层数量，也即减小了所述第一源极23和所述第一漏极24与所述多晶硅半导体层21之间的间距；此外，如图1所示，现有LTPO结构中，由于绝缘层二205通常采用诸如氢含量较高的SiNx等材料制作并呈整面设置，使得绝缘层二205中的氢离子很容易入侵到对氢极其敏感的IGZO层207，从而导致IGZO层207导体化而失效；本实施例中，通过将所述第一绝缘子部71与所述第二栅极51的位置相对应设置，也避免了将所述第二栅极绝缘层70整面设置造成氢离子入侵所述氧化物半导体层31，从而避免了所述氧化物半导体层31的导体化，并且，所述第一绝缘子部71与所述第二栅极51的位置相对应设置，也可以通过所述第二栅极51对所述第一绝缘子部71中的氢离子进行阻挡，避免了所述氧化物半导体层31被导体化而造成器件失效。
在一实施例中，如图2所示，所述第二栅极绝缘层70还包括与所述电极板52位置相对应的第二绝缘子部72，其中，所述第二绝缘子部72部分覆盖所述多晶硅半导体层21，所述第二绝缘子部72在所述基底10上的正投影覆盖所述电极板52在所述基底10上的正投影；可以理解的是，所述第一金属层50还可以包括与所述第一栅极22相对设置的电极板52，对应的，所述第二栅极绝缘层70还包括与所述电极板52位置相对应的第二绝缘子部72，所述电极板52与所述第一栅极22之间形成电容，所述第二绝缘子部72在所述基底10上的正投影覆盖所述电极板52在所述基底10上的正投影，使得所述第二绝缘子部72对所述电极板52具备很好的支撑，同时，所述第二绝缘子部72也可以作为所述电极板52与所述第一栅极22形成电容之间的介质层，显然，所述电极板52和所述第二绝缘子部72位于所述第一源极23与所述第一漏极24之间的区域内，并不影响所述第一源极23和第一漏极24与所述多晶硅半导体层21之间的膜层厚度。
在一实施例中，如图2所示，所述第三栅极32上设有第二层间绝缘层90，所述第二层间绝缘层90上设有第二金属层110；
所述显示面板内设置有穿过所述第一栅极绝缘层80、第一层间绝缘层60和所述第二层间绝缘层90的第一过孔101和第二过孔102、以及穿过所述第二层间绝缘层90的第三过孔103和第四过孔104，所述第二金属层110穿过所述第一过孔101和所述第二过孔102与所述多晶硅半导体层21连接形成所述第一源极23和所述第一漏极24且穿过所述第三过孔103和所述第四过孔104与所述氧化物半导体层31连接形成所述第二源极33和第二漏极34；可以理解的是，所述第一过孔101和所述第二过孔102仅需穿过所述第一栅极绝缘层80、第一层间绝缘层60和所述第二层间绝缘层90三个功能层，而无需额外穿过所述第三栅极绝缘层40和所述第二栅极绝缘层70，极大的减少了所述第一过孔101和所述第二过孔102的孔深，降低了所述第一过孔101和所述第二过孔102的制作工艺难度，同时，也降低了第一源极23和第一漏极24与多晶硅半导体层21搭接的接触电阻，避免了所述第一源极23和第一漏极24与所述多晶硅半导体层21出现搭接异常的问题，具体的，所述第一过孔101和所述第二过孔102的孔径由1.1μm～1.6μm降至0.7μm～1.4μm；同理，所述第三过孔103和第四过孔104仅需穿过所述第二层间绝缘层90，而无需额外穿过所述第三栅极绝缘层40，也减小了所述第三过孔103和第四过孔104的制作工艺难度，降低了所述第二源极33和所述第二漏极34与所述氧化物半导体层31搭接的接触电阻。
在一实施例中，如图2所示，所述显示面板包括显示区100和与所述显示区100相邻的绑定区200，所述第一薄膜晶体管20和所述第二薄膜晶体管30设置于所述显示区100内；
所述第一金属层50还包括位于所述绑定区200内的第一金属走线53，所述第二金属层110还包括位于所述绑定区200内的第二金属走线111，所述第一金属走线53上方设有依次穿过所述第一层间绝缘层60和所述第二层间绝缘层90的第五过孔105，所述第二金属走线111穿过所述第五过孔105与所述第一金属走线53连接；可以理解的是，所述第五过孔105仅需穿过所述第一层间绝缘层60和所述第二层间绝缘层90，而无需穿过所述第二栅极绝缘层70，从而也降低了所述第五过孔105的制作工艺，降低了所述第二金属走线111与所述第一金属走线53搭接的接触电阻。
值得注意的是，如图2所示，本实施例中，当所述第一金属层50还包括位于所述绑定区200内的第一金属走线53时，所述第二栅极绝缘层70还包括与所述第一金属走线53位置相对应的第三绝缘子部73，所述第三绝缘子部73在所述基底10上的正投影覆盖所述第一金属走线53在所述基底10上的正投影；显然，所述第一金属走线53和所述第三绝缘子部73均位于所述绑定区200内，不会额外增加所述第一过孔101和所述第二过孔102所需穿过的膜层结构；此外，如图2所示，所述显示面板还包括一位于所述绑定区200内的深孔106，所述深孔内填充有有机物填充层107，所述基底10依次包括第一衬底11、间隔层12、第二衬底13、缓冲层14和覆盖层15；具体的，所述深孔106仅需穿过所述缓冲层14、覆盖层15、第一栅极绝缘层80、第一层间绝缘层60和所述第二层间绝缘层90，而无需额外穿过所述第二栅极绝缘层70和所述第三栅极绝缘层40，减少了所述深孔106的制作工艺难度，同时也提高了绑定区200内各功能层PAD Bending的性能。
在一实施例中，如图2所示，所述第二栅极绝缘层70与所述第一金属层50的图案相同，且所述第二栅极绝缘层70在所述基底10上的正投影覆盖所述第一金属层50在所述基底10上的正投影；可以理解的是，所述第二栅极绝缘层70与所述第一金属层50的图案相同，使得所述第二栅极绝缘层70与所述第一金属层50刚好对位，本实施例中，所述第二栅极绝缘层70与所述第一金属层50可以采用同一道光罩图案化形成，使得所述第二栅极绝缘层70在所述基底10上的正投影覆盖所述第一金属层50在所述基底10上的正投影；避免所述第二栅极绝缘层70设置在位于所述第一金属层50所在位置之外的区域，减少位于所述第一金属层50所在位置之外的区域的膜层厚度。
在一实施例中，如图2所示，所述第三栅极绝缘层40与所述第三栅极32的图案相同，且所述第三栅极绝缘层40在所述基底10上的正投影覆盖所述第三栅极32在所述基底10上的正投影；可以理解的是，所述第三栅极绝缘层40与所述第三栅极32的图案相同，使得所述第三栅极绝缘层40与所述第三栅极32刚好对位，本实施例中，所述第三栅极绝缘层40与所述第三栅极32可以采用同一道光罩图案化形成，使得所述第三栅极绝缘层40在所述基底10上的正投影覆盖所述第三栅极32在所述基底10上的正投影；避免所述第三栅极绝缘层40设置在位于所述第三栅极32所在位置之外的区域，减少位于所述第三栅极32所在位置之外的区域的膜层厚度。
在一实施例中，如图2所示，所述氧化物半导体层31包括与所述第三栅极32位置相对应的有源段311、及分别位于所述有源段311两端的两导体段312，所述第三栅极绝缘层40在所述基底10上的正投影覆盖所述有源段311在所述基底10上的正投影；可以理解的是，所述第三栅极绝缘层40覆盖部分所述氧化物半导体层31，本实施例中，所述第三栅极绝缘层40在所述基底10上的正投影覆盖所述有源段311在所述基底10上的正投影，使得所述有源段311与所述第三栅极绝缘层40的位置相对应，此种结构形式，使得在具体的制作过程中，在所述氧化物半导体层31上制作所述第三栅极绝缘层40和所述第三栅极32之后，可以对所述氧化物半导体层31直接进行一导体化制程，利用所述第三栅极绝缘层40作为掩膜对所述氧化物半导体层31上未被所述第三栅极绝缘层40覆盖的部分直接进行导体化，以使得所述氧化物半导体层31包括与所述第三栅极32位置相对应的有源段311、及分别位于所述有源段311两端的两导体段312，相比于现有IGZO结构中，IGZO TFT中的氧化物半导体被整面覆盖，只能在所述第一过孔101和所述第二过孔102制作好后对所述氧化物半导体层31进行导体化，且只能对所述氧化物半导体层31与所述第一过孔101和所述第二过孔102相对应的局部区域进行导体化，本实施例中，可以实现对所述氧化物半导体层31中除所述有源段311外的其它部分完全进行导体化，降低了所述导体段312的走线电阻，同时也降低了所述导体段312与所述第二源极33或与所述第二漏极34的接触阻抗，具体的，所述第二源极33和所述第二漏极34分别与两所述导体段312连接，所述导体段312的走线电阻为500欧姆～1200欧姆，所述导体段312与所述第二源极33或与所述第二漏极34的接触阻抗为700欧姆～1800欧姆；此外，在具体使用时，所述氧化物半导体层31如有必要还可以包括与其它功能层连接的氧化物半导体走线（图中未出示），采用本实施例中上述结构，也可以实现所述氧化物半导体走线的完全导体化，降低所述氧化物半导体层31与其它功能层连接的接触阻抗。
在一实施例中，如图2所示，在层级结构视角下，所述第三栅极绝缘层40位于所述第二源极33与所述第二漏极34之间的沟道区内；可以理解的是，所述第三栅极绝缘层40可以位于所述第二源极33与所述第二漏极34之间的沟道区内，也即是避免了所述第三栅极绝缘层40位于所述第二源极33与所述第二漏极34的下方，减少了所述第二源极33与所述第二漏极34下方的所述第三过孔103和第四过孔104的孔深。
在一实施例中，所述第三栅极绝缘层40的宽度比所述第三栅极32的宽度大0.2um～1.2um；可以理解的是，将所述第三栅极绝缘层40的宽度设置成比所述第三栅极32的宽度大，避免所述第三栅极32的宽度大于所述第三栅极绝缘层40的宽度后，容易造成所述第三栅极32与所述氧化物半导体层31短接的现象，本实施例中，所述第三栅极绝缘层40与所述第三栅极32可以采用同一道光罩图案化形成，使得所述第三栅极绝缘层40在所述基底10上的正投影覆盖所述第三栅极32在所述基底10上的正投影，可以通过图案化工艺调整所述第三栅极绝缘层40与所述第三栅极32侧边的倾斜角，具体的，所述第三栅极绝缘层40的宽度比所述第三栅极32的宽度大0.2um～1.2um；在同一侧边处，所述第三栅极绝缘层40单边的宽度比所述第三栅极32单边的宽度大0.1um～0.6um；此外，所述显示面板还可以包括位于所述第二层间绝缘层90上方的第一平坦层120、桥接层121、第二平坦层122、阳极123、像素定义层124、发光功能层125和支撑隔垫柱126。
本申请还提供一种显示面板的制作方法，如图3所示，包括如下步骤：
步骤S100：提供一基底10；
步骤S200：在所述基底10上形成间隔设置的第一薄膜晶体管20和第二薄膜晶体管30，所述第一薄膜晶体管20包括形成于所述基底10上的多晶硅半导体层21、形成于所述多晶硅半导体层21上方的第一栅极22、及分别与所述多晶硅半导体层21连接的第一源极23和第一漏极24；所述第二薄膜晶体管30包括形成于所述基底10上方的氧化物半导体层31、形成于所述氧化物半导体层31上方的第三栅极32、及分别与所述氧化物半导体层31连接第二源极33和第二漏极34；其中，所述氧化物半导体层31与所述第三栅极32之间形成有与所述第三栅极32位置相对应的第三栅极绝缘层40，所述第三栅极绝缘层40覆盖部分所述氧化物半导体层31。
可以理解的是，在制作所述第二薄膜晶体管30的过程中，通过将所述第三栅极绝缘层40形成在所述第三栅极32位置相对应的位置，相当于对所述第三栅极绝缘层40图案化，避免所述第三栅极绝缘层40为整层覆盖的结构造成所述显示面板各处的厚度增加，具体的，如图4C至图4D所示，所述第三栅极绝缘层40与所述第三栅极32采用同一道光罩图案化形成，需要说明的是，所述第三栅极绝缘层40与所述第三栅极32采用同一道光罩图案化形成，所述第三栅极绝缘层40与所述第三栅极32可以是采用同一光罩蚀刻成型，也可以理解为所述第三栅极绝缘层40以蚀刻成型后的所述第三栅极32为光罩蚀刻成型，从而使得所述第三栅极绝缘层40与所述第三栅极32的图案相同，且所述第三栅极绝缘层40在所述基底10上的正投影覆盖所述第三栅极32在所述基底10上的正投影；区别仅在于，在图案化过程中，蚀刻所述第三栅极绝缘层40与蚀刻所述第三栅极32所采用的蚀刻气体不同，不仅改变了所述第三栅极绝缘层40的图案结构，实现减少第一薄膜晶体管20中第一源极23和第一漏极24到多晶硅半导体层21之间过孔113的深度，降低了第一源极23和第一漏极24与多晶硅半导体层21搭接的接触电阻，而且没有额外增加工艺制程，不增加生产成本，适于规模化制作。
在一实施例中，如图4A至4E所示，在步骤S200中，所述在所述基底10上形成间隔设置的第一薄膜晶体管20和第二薄膜晶体管30包括：
在所述多晶硅半导体层21和所述基底10上形成第一栅极绝缘层80，在所述第一栅极绝缘层80上形成所述第一栅极22，在所述第一栅极22上形成第二栅极绝缘层70，在所述第二栅极绝缘层70上形成第一金属层50，在所述第一金属层50和所述第一栅极绝缘层80上形成第一层间绝缘层60，其中，所述第二栅极绝缘层70与所述第一金属层50的位置相对应，所述第一金属层50包括与所述氧化物半导体层31相对设置的第二栅极51，所述第二栅极绝缘层70包括与所述第二栅极51位置相对应的第一绝缘子部71，所述第一绝缘子部71在所述基底10上的正投影覆盖所述第二栅极51在所述基底10上的正投影；
在所述第一层间绝缘层60上形成所述氧化物半导体层31，在所述第三栅极32上形成第二层间绝缘层90，在所述第二层间绝缘层90上形成第二金属层110。
可以理解的是，将形成所述第二栅极绝缘层70的位置与形成所述第一金属层50的位置相对应，相当于对所述第二栅极绝缘层70进行了一图案化步骤，避免所述第二栅极绝缘层70为整层覆盖的结构造成所述显示面板各处的厚度增加，在一实施例中，如图4A至图4B所示，所述第二栅极绝缘层70与所述第一金属层50采用同一道光罩图案化形成；需要说明的是，所述第二栅极绝缘层70与所述第一金属层50采用同一道光罩图案化形成，所述第二栅极绝缘层70与所述第一金属层50可以是采用同一光罩蚀刻成型，也可以理解为所述第二栅极绝缘层70以蚀刻成型后的所述第一金属层50为光罩蚀刻成型，从而使得所述第二栅极绝缘层70与所述第一金属层50的图案相同，且所述第二栅极绝缘层70在所述基底10上的正投影覆盖所述第一金属层50在所述基底10上的正投影；区别仅在于，在图案化过程中，蚀刻所述第二栅极绝缘层70与蚀刻所述第一金属层50所采用的蚀刻气体不同；不仅改变了所述第二栅极绝缘层70的图案结构，实现减少第一薄膜晶体管20中第一源极23和第一漏极24到多晶硅半导体层21之间过孔113的深度，降低了第一源极23和第一漏极24与多晶硅半导体层21搭接的接触电阻，而且没有额外增加工艺制程，不增加生产成本，适于规模化制作；具体的，所述第一金属层50包括与所述氧化物半导体层31相对设置的第二栅极51，所述第二栅极绝缘层70包括与所述第二栅极51位置相对应的第一绝缘子部71，所述第一绝缘子部71在所述基底10上的正投影覆盖所述第二栅极51在所述基底10上的正投影。
在一实施例中，在所述第二层间绝缘层90上形成第二金属层110之前，还包括：
在所述显示面板内形成穿过所述第一栅极绝缘层80、第一层间绝缘层60和所述第二层间绝缘层90的第一过孔101和第二过孔102、以及形成穿过所述第二层间绝缘层90的第三过孔103和第四过孔104；
所述在所述第二层间绝缘层90上形成第二金属层110包括：
在所述第二层间绝缘层90上形成穿过所述第一过孔101和所述第二过孔102与所述多晶硅半导体层21连接的第一源极23和所述第一漏极24；及穿过所述第三过孔103和所述第四过孔104与所述氧化物半导体层31连接的第二源极33和第二漏极34。
可以理解的是，如图4E至图4F所示，所述显示面板包括显示区100和与所述显示区100相邻的绑定区200，所述第一薄膜晶体管20和所述第二薄膜晶体管30设置于所述显示区100内，所述基底10依次包括第一衬底11、间隔层12、第二衬底13、缓冲层14和覆盖层15；其中，在所述显示面板内形成第一过孔101、第二过孔102、第三过孔103和第四过孔104的同时，在所述显示面板内还形成位于所述绑定区200内的第五过孔105和深孔106，所述第五过孔105穿过所述第一层间绝缘层60和所述第二层间绝缘层90，所述深孔106穿过所述缓冲层14、覆盖层15、第一栅极绝缘层80、第一层间绝缘层60和所述第二层间绝缘层90；显然，所述第五过孔105无需穿过所述第二栅极绝缘层70，所述深孔106无需穿过所述第二栅极绝缘层70和所述第三栅极绝缘层40，从而也降低了所述第五过孔105和所述深孔106的制作工艺，降低了所述第二金属走线111与所述第一金属走线53搭接的接触电阻，提高了绑定区200内各功能层PAD Bending的性能；
此外，如图4F所示，所述显示面板的制作方法还包括，在所述第二层间绝缘层90上依次形成第一平坦层120、桥接层121、第二平坦层122、阳极123、像素定义层124、发光功能层125和支撑隔垫柱126。
综上所述，本申请通过将第三栅极绝缘层40设置于与第三栅极32位置相对应的位置，并且第三栅极绝缘层40覆盖部分第二薄膜晶体管30中的氧化物半导体层31，避免了第三栅极绝缘层40呈整面设置于显示面板中，减小了显示面板中除第三栅极32所在区域后其它位置的膜层厚度，便于减少第一薄膜晶体管20中第一源极23和第一漏极24到多晶硅半导体层21之间过孔的深度，降低了第一源极23和第一漏极24与多晶硅半导体层21搭接的接触电阻；同时，也降低了显示面板位于绑定区200的膜层厚度，降低了绑定区200内挖孔的工艺难度，也减少了对绑定区200内PAD Bending的影响。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (11)

1.一种显示面板，其特征在于，包括基底、以及间隔设置于所述基底上的第一薄膜晶体管和第二薄膜晶体管；
所述第一薄膜晶体管包括位于所述基底上的多晶硅半导体层、位于所述多晶硅半导体层上方的第一栅极、及分别与所述多晶硅半导体层连接的第一源极和第一漏极；
所述第二薄膜晶体管包括位于所述基底上方的氧化物半导体层、位于所述氧化物半导体层上方的第三栅极、及分别与所述氧化物半导体层连接的第二源极和第二漏极；
其中，所述氧化物半导体层与所述第三栅极之间设有与所述第三栅极位置相对应的第三栅极绝缘层，所述第三栅极绝缘层覆盖部分所述氧化物半导体层；
所述氧化物半导体层远离所述第三栅极一侧设有第一金属层，所述第一金属层与所述氧化物半导体层之间设有第一层间绝缘层，所述第一金属层远离所述氧化物半导体层的一侧设有第二栅极绝缘层，所述第一金属层包括与所述氧化物半导体层相对设置的第二栅极；
所述多晶硅半导体层和所述基底上设有第一栅极绝缘层，所述第一栅极设置于所述第一栅极绝缘层上，所述第一金属层还包括与所述第一栅极相对设置的电极板。
2.根据权利要求1所述的显示面板，其特征在于，所述第二栅极绝缘层与所述第一金属层的位置相对应，所述第二栅极绝缘层包括与所述第二栅极位置相对应的第一绝缘子部，所述第一绝缘子部在所述基底上的正投影覆盖所述第二栅极在所述基底上的正投影。
3.根据权利要求2所述的显示面板，其特征在于，所述第二栅极绝缘层还包括与所述电极板位置相对应的第二绝缘子部，其中，所述第二绝缘子部部分覆盖所述多晶硅半导体层，所述第二绝缘子部在所述基底上的正投影覆盖所述电极板在所述基底上的正投影。
4.根据权利要求3所述的显示面板，其特征在于，所述第三栅极上设有第二层间绝缘层，所述第二层间绝缘层上设有第二金属层；
所述显示面板内设置有穿过所述第一栅极绝缘层、第一层间绝缘层和所述第二层间绝缘层的第一过孔和第二过孔、以及穿过所述第二层间绝缘层的第三过孔和第四过孔，所述第二金属层穿过所述第一过孔和所述第二过孔与所述多晶硅半导体层连接形成所述第一源极和所述第一漏极且穿过所述第三过孔和所述第四过孔与所述氧化物半导体层连接形成所述第二源极和第二漏极。
5.根据权利要求4所述的显示面板，其特征在于，所述显示面板包括显示区和与所述显示区相邻的绑定区，所述第一薄膜晶体管和所述第二薄膜晶体管设置于所述显示区内；
所述第一金属层还包括位于所述绑定区内的第一金属走线，所述第二金属层还包括位于所述绑定区内的第二金属走线，所述第一金属走线上方设有依次穿过所述第一层间绝缘层和所述第二层间绝缘层的第五过孔，所述第二金属走线穿过所述第五过孔与所述第一金属走线连接。
6.根据权利要求2所述的显示面板，其特征在于，所述第二栅极绝缘层与所述第一金属层的图案相同，且所述第二栅极绝缘层在所述基底上的正投影覆盖所述第一金属层在所述基底上的正投影。
7.根据权利要求1所述的显示面板，其特征在于，所述第三栅极绝缘层与所述第三栅极的图案相同，且所述第三栅极绝缘层在所述基底上的正投影覆盖所述第三栅极在所述基底上的正投影。
8.根据权利要求7所述的显示面板，其特征在于，所述氧化物半导体层包括与所述第三栅极位置相对应的有源段、及分别位于所述有源段两端的两导体段，所述第三栅极绝缘层在所述基底上的正投影覆盖所述有源段在所述基底上的正投影。
9.根据权利要求8所述的显示面板，其特征在于，所述第二源极和所述第二漏极分别与两所述导体段连接，所述导体段的走线电阻为500欧姆～1200欧姆，所述导体段与所述第二源极或与所述第二漏极的接触阻抗为700欧姆～1800欧姆。
10.根据权利要求7所述的显示面板，其特征在于，在层级结构视角下，所述第三栅极绝缘层位于所述第二源极与所述第二漏极之间的沟道区内。
11.根据权利要求7所述的显示面板，其特征在于，所述第三栅极绝缘层的宽度比所述第三栅极的宽度大0.2um～1.2um。
CN202010684689.XA 2020-07-16 2020-07-16 显示面板 Active CN111564458B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202010684689.XA CN111564458B (zh) 2020-07-16 2020-07-16 显示面板
PCT/CN2020/110262 WO2022011779A1 (zh) 2020-07-16 2020-08-20 显示面板
US16/972,032 US11417689B2 (en) 2020-07-16 2020-08-20 Display panel

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010684689.XA CN111564458B (zh) 2020-07-16 2020-07-16 显示面板

Publications (2)

Publication Number Publication Date
CN111564458A true CN111564458A (zh) 2020-08-21
CN111564458B CN111564458B (zh) 2020-10-23

Family

ID=72071293

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010684689.XA Active CN111564458B (zh) 2020-07-16 2020-07-16 显示面板

Country Status (2)

Country Link
CN (1) CN111564458B (zh)
WO (1) WO2022011779A1 (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112086576A (zh) * 2020-09-07 2020-12-15 武汉华星光电半导体显示技术有限公司 一种显示面板及制程方法
CN112259555A (zh) * 2020-10-13 2021-01-22 武汉华星光电半导体显示技术有限公司 一种阵列基板及其制备方法、显示面板
CN112599541A (zh) * 2020-12-15 2021-04-02 武汉华星光电半导体显示技术有限公司 显示面板及其制作方法
CN113192978A (zh) * 2021-04-12 2021-07-30 武汉华星光电技术有限公司 一种阵列基板及其制备方法、显示装置
CN113871403A (zh) * 2021-09-26 2021-12-31 深圳市华星光电半导体显示技术有限公司 薄膜晶体管、显示面板及其制备方法
CN114203735A (zh) * 2021-12-06 2022-03-18 深圳市华星光电半导体显示技术有限公司 驱动基板及其制作方法、显示面板
WO2022188204A1 (zh) * 2021-03-08 2022-09-15 武汉华星光电半导体显示技术有限公司 显示面板及显示装置
WO2023137801A1 (zh) * 2022-01-21 2023-07-27 武汉华星光电半导体显示技术有限公司 显示面板及显示面板的制备方法
US11973084B2 (en) 2021-04-12 2024-04-30 Wuhan China Star Optoelectronics Technology Co., Ltd. Array substrate, manufacturing method thereof, and display device thereof

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115240558B (zh) * 2022-08-04 2023-12-29 京东方科技集团股份有限公司 第一基板、显示面板及显示设备

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105810693A (zh) * 2016-04-27 2016-07-27 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN106098784A (zh) * 2016-06-13 2016-11-09 武汉华星光电技术有限公司 共平面型双栅电极氧化物薄膜晶体管及其制备方法
CN106920801A (zh) * 2015-12-24 2017-07-04 群创光电股份有限公司 显示装置
CN107004682A (zh) * 2014-02-25 2017-08-01 乐金显示有限公司 具有多种类型的薄膜晶体管的显示器背板
CN107331669A (zh) * 2017-06-19 2017-11-07 深圳市华星光电半导体显示技术有限公司 Tft驱动背板的制作方法
CN108010850A (zh) * 2017-11-20 2018-05-08 深圳市华星光电技术有限公司 薄膜晶体管及其制作方法、tft基板
KR20200023573A (ko) * 2018-08-23 2020-03-05 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10424670B2 (en) * 2016-12-30 2019-09-24 Intel Corporation Display panel with reduced power consumption

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107004682A (zh) * 2014-02-25 2017-08-01 乐金显示有限公司 具有多种类型的薄膜晶体管的显示器背板
CN106920801A (zh) * 2015-12-24 2017-07-04 群创光电股份有限公司 显示装置
CN105810693A (zh) * 2016-04-27 2016-07-27 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN106098784A (zh) * 2016-06-13 2016-11-09 武汉华星光电技术有限公司 共平面型双栅电极氧化物薄膜晶体管及其制备方法
CN107331669A (zh) * 2017-06-19 2017-11-07 深圳市华星光电半导体显示技术有限公司 Tft驱动背板的制作方法
CN108010850A (zh) * 2017-11-20 2018-05-08 深圳市华星光电技术有限公司 薄膜晶体管及其制作方法、tft基板
KR20200023573A (ko) * 2018-08-23 2020-03-05 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112086576A (zh) * 2020-09-07 2020-12-15 武汉华星光电半导体显示技术有限公司 一种显示面板及制程方法
US20220375965A1 (en) * 2020-10-13 2022-11-24 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Array substrate, manufacturing method thereof, and display panel
CN112259555A (zh) * 2020-10-13 2021-01-22 武汉华星光电半导体显示技术有限公司 一种阵列基板及其制备方法、显示面板
US11916082B2 (en) * 2020-10-13 2024-02-27 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Array substrate, manufacturing method thereof, and display panel
CN112599541A (zh) * 2020-12-15 2021-04-02 武汉华星光电半导体显示技术有限公司 显示面板及其制作方法
CN112599541B (zh) * 2020-12-15 2023-10-31 武汉华星光电半导体显示技术有限公司 显示面板及其制作方法
WO2022188204A1 (zh) * 2021-03-08 2022-09-15 武汉华星光电半导体显示技术有限公司 显示面板及显示装置
CN113192978A (zh) * 2021-04-12 2021-07-30 武汉华星光电技术有限公司 一种阵列基板及其制备方法、显示装置
WO2022217635A1 (zh) * 2021-04-12 2022-10-20 武汉华星光电技术有限公司 一种阵列基板及其制备方法、显示装置
US11973084B2 (en) 2021-04-12 2024-04-30 Wuhan China Star Optoelectronics Technology Co., Ltd. Array substrate, manufacturing method thereof, and display device thereof
CN113871403A (zh) * 2021-09-26 2021-12-31 深圳市华星光电半导体显示技术有限公司 薄膜晶体管、显示面板及其制备方法
CN114203735A (zh) * 2021-12-06 2022-03-18 深圳市华星光电半导体显示技术有限公司 驱动基板及其制作方法、显示面板
WO2023137801A1 (zh) * 2022-01-21 2023-07-27 武汉华星光电半导体显示技术有限公司 显示面板及显示面板的制备方法

Also Published As

Publication number Publication date
WO2022011779A1 (zh) 2022-01-20
CN111564458B (zh) 2020-10-23

Similar Documents

Publication Publication Date Title
CN111564458B (zh) 显示面板
US20210273194A1 (en) Electroluminescent display substrate, manufacturing method thereof, and electroluminescent display device
US9356052B2 (en) Thin film transistor with integrated connecting portion
CN102456696B (zh) 显示装置及其制造方法
WO2016141709A1 (zh) 阵列基板及其制作方法、显示装置
KR20080109998A (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
JP2007294951A (ja) 薄膜トランジスタ表示板及びその製造方法
TWI460516B (zh) 畫素結構及其製作方法
WO2021103204A1 (zh) 显示面板及其制备方法、显示装置
WO2017202057A1 (zh) 电子器件、薄膜晶体管、以及阵列基板及其制作方法
WO2022083115A1 (zh) 电子基板及电子装置
KR20110067765A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
CN111785758A (zh) 显示面板及显示装置
CN111755462B (zh) 阵列基板及其制造方法
US20080048191A1 (en) Organic light emitting display device and method of fabricating the same
CN111276527A (zh) 一种显示面板及其制作方法
US11417689B2 (en) Display panel
WO2021248609A1 (zh) 一种阵列基板及其制备方法以及显示面板
WO2024036766A1 (zh) 阵列基板及显示面板
CN113192893B (zh) 薄膜晶体管阵列基板及其制作方法
CN113380863B (zh) 显示面板及电子设备
CN108039352A (zh) 阵列基板及其制造方法
CN114188385A (zh) 柔性显示面板
CN112582458A (zh) 显示面板及其制备方法、显示设备
CN113745343B (zh) 阵列基板及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant