CN1716551A - 在双栅极fet中制造自对准源极和漏极接触件的方法 - Google Patents
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Abstract
本发明涉及用于在基片(SOI)上形成晶体管结构的方法，该基片包含支持硅层(1)、埋入绝缘层(2)和上硅层(3)，所述上硅层具有上层厚度并包含高掺杂程度，该晶体管结构包含栅极区(G1)，以及源极和漏极区(5)。该方法进一步包括在上硅层(3)上形成栅极区(G1)，栅极区(G1)通过介质层(GD)与上硅层(3)分开，在通过区分氧化物和/或包含层区域(4)而区分的上硅层(3)上形成开口区，通过离子注入形成高程度掺杂或高度破坏的区域(5)，将开口区(O1)暴露给离子束(IB)，其中区分层区域(4)和栅极区(G1)用作注入掩模。离子束(IB)包含束能量和剂量的组合，其允许上硅层(3)中埋入绝缘层(2)中源极和漏极区(5)下高掺杂程度区域(L1)和上硅层(3)中栅极区(G1)下高掺杂程度或高度破坏区(L0)的形成。
Description
发明领域
本发明涉及如权利要求1的前序部分所限定的制造源极和漏极接触件和沟道区的方法。本发明还涉及包含这种源极和漏极接触件和沟道区的FET。此外，本发明涉及包含这种FET的半导体器件。
背景技术
美国专利6458662B1揭示了双栅极MOSFET的制造方法。该方法限定了不对称的双栅极结构，它位于凸片结构的侧边并设置成与硅层中的源极/漏极结构成约90°。凸片结构包括外延SiGe/Si/SiGe夹层结构，用作沟道区。
在形成凸片结构和栅电极后，按完整步骤形成源极和漏极区。
现有技术的这种双栅极结构存在着某些缺点。
由于其布局，双栅极结构具有基本位于凸片的侧壁中的电流通道。除非非常小心地确保硅区、侧壁和介质区之间存在基本良好的界面，否则这种类型的电流通道会导致器件性能的劣化。
同样，根据晶片上凸片的取向，电流路径位于硅的不同晶面，导致不同的电流驱动性。
此外，由于掺杂物的高角度注入必须用于达到各凸片部分的整个体积，源极/漏极结的形成将是复杂的。
此外，凸片的高度设定器件的电流驱动的绝对值(这里，高度类似地用作常规MOSFET的“宽度”尺度)。通常，在现代电路中，栅极长度和宽度的纵横比达10(或者对于P型器件，甚至是20)，这意味着对于50nm的栅极长度，凸片的高度将必须为约500nm。
此时，凸片宽(栅极之间的硅沟道厚度)必须比栅极长度的1/3更小，其中对于50nm的该实例，栅极器件将意味着16.5nm的凸片宽，如本领域熟练技术人员已知的，利用当前的制造能力，宽度为约16nm且高度为约500nm的凸片的形成是不可能的(凸片宽和器件高之间的纵横比达5-6看起来是合理的，在该实例中如上所述约301的比率)。该问题的解决方案被认为是为器件使用多个凸片，但是仍有一些明显的问题有待解决：所有凸片都必须严格相同，且它们不能密集地间隔因为如上所述地形成源极/栅极结需要显著的距离以允许执行高角度注入。
总之，上述所有因素的组合导致现有技术的非常重要的限制。该限制使得多数当前的电路设计必须完全重新进行。理想地，需要具有一种多栅极器件，至少从电路设计者的观点看来，它是与标准平面单栅极器件相同的。
这意味着具有硅沟道夹在两个栅极之间的平面器件将更加适合。但是，在这种双栅极器件的制造中，有两个主要问题有待克服：
两个栅极的相互对准(否则，寄生电容将严重地影响器件工作的速度)
要求源极/漏极接触件具有最低的可能电阻(否则，将明显减小电流驱动)并具有与沟道的非常陡/锐利的界面(否则将产生短烛煤(cannel)效果)。
发明内容
本发明的目的在于提供一种用于制造源极和漏极接触件以及沟道区的方法，其消除了现有技术的限制。
该目的通过以下的用于在基片上形成晶体管结构的方法实现，该结构包括支持硅层、埋入绝缘层和上硅层，上硅层具有上层厚度并包括高掺杂程度，晶体管结构包括栅极区，以及源极和漏极区；
该方法包括：
上硅层上栅极区的形成，所述栅极区通过介质层与上硅层分开；
通过区分氧化物和/或包含层区域区分的上硅层上开口区的形成；
通过离子注入进行的高程度掺杂或高度破坏的区域的形成，将开口区暴露给离子束，其中区分层区域和栅极区用作注入掩模，其中离子束包含束能量和剂量的组合，它允许上硅层中埋入绝缘层中源极和漏极区下高掺杂程度区域的形成以及上硅层中栅极区下高掺杂程度或高度破坏区的形成。
有利地，根据本发明的方法实现了用于制造以上建议的FET器件的上述目的。通过电路设计的观点，将不需要改变任何设计布局。
此外，本发明涉及根据上述方法制造的(MOS)FET。
此外，诸如双极器件的其它晶体管结构也可根据上述方法制造。
此外，本发明涉及半导体器件，它包括通过上述方法制造的诸如MOSFET的FET晶体管结构或者双极器件。
附图概述
以下，将参考一些附图描述本发明，其旨在是说明性的而非限制如所附权利要求书中所限定的保护范围。
图1示意性示出根据本发明的MOSFET的栅极结构；
图2示意性示出形成根据本发明的MOSFET的自对准源极和漏极区的第一处理阶段；
图3示意性示出形成根据本发明的MOSFET的自对准源极和漏极区的第二处理阶段；
图4示意性示出形成根据本发明的MOSFET的沟道区的第三处理阶段；
图5a示意性示出第一实施例中沟道区的平面图；
图5b示意性示出第二实施例中沟道区的平面图；以及
图5c示意性示出第三实施例中沟道区的平面图。
具体实施方式
图1示意性示出根据本发明的MOSFET的栅极结构。
MOSFET结构这里示作形成晶体管结构的根据本发明的方法的说明。类似双极器件的晶体管结构也可通过该方法制造。这将在以下更详细地解释。
将要通过本发明的方法形成的MOSFET被限定于硅绝缘体(SOI)基片上，它包含支持硅层1、埋入二氧化硅层2和上硅层3。上硅层3是掺杂层，其掺杂程度达形成良好的源极/漏极区所需的量，例如1×1020-1×1021cm-3。MOSFET的栅极将形成于SOI基片的硅层3上。
在最初的处理阶段，第一栅极结构G1限定于上硅层3之上。第一栅极G1通过栅极介质GD与上硅层3电气绝缘。第一栅极G1的形成可通过本领域熟练技术人员已知的任何合适工艺进行。
上硅层3的开口区域01由氧化物层或保护层4区分，该保护层4是通过熟练技术人员已知的任何合适工艺形成的。
第一栅极G1的尺寸和栅极介质GD的厚度可根据结构的应用而任意选择。
图2示意性示出形成根据本发明的MOSFET的自对准源极/漏极区的第一处理阶段。
在栅极结构G1、GD和开口区5的限定之后，执行由箭头IB表示的“通过栅极”离子注入。根据允许(在后续步骤中)相对于非注入区的注入区的选择性除去的能力来选择杂质种类。在该处理中，栅极G1和氧化物或保护层4用作对杂质种类的注入掩模。
根据本发明，离子束IB的束能量和剂量提供用于杂质种类浓度分布P1的形成，其在栅极结构G1、GD下(并在氧化物或保护层4下)的上硅层3的区域6中具有较高的掺杂程度L0，在开口区5下的埋入氧化物层区域7中具有较高的掺杂程度L1。在开口区5中，掺杂程度相对较低。具有高掺杂程度L0的注入会引起上硅层的区域6中硅格子的严重破坏且甚至使其非定形。
栅极介质GD之下的区域6中的高掺杂程度L0以及开口区5之下的高掺杂程度L1可达硅中掺杂物种类的最大溶解度。
离子束IB可包含Ar、N、Ge、I或Br作为掺杂物种类。本领域的熟练技术人员将理解，需要离子束的束能量和剂量的设定来生成所需的掺杂物浓度分布P1，其中在开口区5下的埋入氧化物层中具有高掺杂程度L1且在栅极结构G1、GD下的区域6中具有高掺杂程度L0。
如(稍后的)除去处理的选择性需要，在该阶段可进行退火步骤。
图3示意性示出了用于形成根据本发明的MOSFET的自对准源极/漏极区的第二处理阶段形成。
首先，开口区5和栅极区G1的结构由加盖二氧化硅层(SiO2盖)8覆盖。通过合适的沉积工艺来沉积二氧化硅层8，其不以任何方式影响形成的开口区5和栅极区G1、GD。
接着，包含上二氧化硅层(SiO2)11的第二基片10通过本领域已知的结合工艺与初始基片SOI结合。第二基片10的上二氧化硅层11面对面地设置于基片SOI的加盖二氧化硅层8的表面上。
在进一步的处理阶段中，基片SOI的支持硅层1和埋入二氧化硅层2通过蚀刻支持硅层1和蚀刻埋入二氧化硅层2的处理顺序而除去。埋入二氧化硅层2用作支持硅层1的蚀刻的阻滞层。上硅层3用作埋入二氧化硅层2的蚀刻的阻滞层。在该处理顺序后，现在，上硅层3是第二基片10的顶层。在根据本发明的处理的该阶段中，在埋入二氧化硅层2的蚀刻期间，通过经过栅极注入而注入的包含高掺杂程度的所有区域被同步除去(在选择性模式中，相对于非注入或低程度掺杂物区G1)。
在根据本发明的第二处理阶段中，低程度掺杂物区域6现在通过硅的选择性蚀刻处理而除去，该除去处理提供G1区之下的低掺杂程度6的特定蚀刻。该除去处理的高度选择性确保与G1区域的基本正确的对准。
在低程度掺杂区域6的除去之后，间隙12形成给予开口区5之间的硅层中。由于开口区5从最初开始就包括掺杂物(如同上硅层3)，开口区5可用作源极/漏极区5。
本领域中已知的是，根据硅层中特定掺杂物的存在及其程度，通过给定蚀刻剂进行的硅层蚀刻可以是特定的。在单晶硅层的情况中，如需要，特定蚀刻剂甚至可提供各向异性的蚀刻。此外，在高度破坏或无定形硅的情况中，可使用结晶硅边界来确保选择性。
在该阶段处，其它低掺杂程度区域(在第一处理阶段中由氧化物和/或包含层4掩模)可通过之前涂覆的进一步的氧化物或保护层掩模(未示出)掩模。
应注意，栅极介质GD也可用作蚀刻阻滞物。或者，栅极Gl可用作蚀刻阻滞物，在这种情况中，用于低程度掺杂物区域6的蚀刻处理也除去栅极介质GD。
图4示意性示出用于形成根据本发明的MOSFET的沟道区的第三处理阶段。
在第三处理阶段中，在源极/漏极区5之间的间隙12中，通过合适的沉积或生成工艺形成沟道区13。
用于沟道层13的沟道材料几乎可任意选择。沟道材料可以是Si、SiGe、GaAs、InP和其它III-V或II-VI化合物，类似二硅化金属(例如，TiSi2、CoSi2)的金属间化合物，或者甚至是非常薄的一层任何金属，它们可以通过器件中的电场而被消耗(精确厚度可以方便地确定并取决于给定材料的态密度)，金属，例如Al、Cu、W、Ag、Au、Pt、Co、Ni。
此外，沟道材料可包含量子线QW或量子点QD结构。
此外，沟道材料可包含纳米线、纳米点阵列、碳纳米点、纳米管、有机或生物有机分子，诸如DNA或葡萄糖。
沟道材料的选择仅由在沟道材料的沉积和生长期间可获得沟道材料13和源极/漏极区5之间的电接触的需要限制。
图5a、5b、5c分别示意性示出第一、第二和第三实施例中沟道区的平面图。
图5a、5b和5c示出沟道区13的平面图，在其之下设置了栅极G1(由虚线表示)，(同样，如未由上述硅蚀刻处理除去，则是栅极介质GD，这里未示出)。源极区5位于沟道区13的一侧上，且漏极区5位于另一侧上。
在图5a中，示出了第一实施例，其中多个量子点QD排列作为源极和漏极之间的沟道层13。量子点可安排为阵列(图5a的下部)或者安排在某些随机网络中(图5a的上部)。
在图5b中，示出了第二实施例，其中多个量子线设置为源极和漏极区5之间的沟道层13。量子线QW纵向设置成一端与源极区接触而量子线QW的另一端与漏极区接触。
在图5c中，示出了第三实施例，其中沟道层13是源极/漏极区之间的连续区域。
图4、5a、5b、5c中示出的实施例可以通过合适和已知的IC处理技术进一步处理，其中这些技术用于钝化、金属化和接触，以获得包含根据上述一个实施例的MOSFET结构的微电子器件。
应注意，上述晶体管结构可与MOSFET不同，栅极区G1可包含硅，但也可由金属构成。
此外，栅极介质可以是栅极氧化物，但也可是高k材料，诸如Si3N4。
在沟道材料13上，第二栅极堆(未示出)可在进一步的沉积处理中形成。随后，用于钝化、金属化和接触的处理技术可应用于形成具有双栅极结构的微电子器件。
此外，根据本发明的源极、漏极和沟道区5、13的结构也可体现在双极晶体管中，其中栅极Gl被设置为发射极，沟道区13被设置为集电极，栅极介质GD被设置为基极，以及源极/漏极区5被设置为到基极的接触件。在这种情况中，用于发射极、集电极和基极的材料必须根据器件的双极晶体管功能选择。
最终，应注意，在间隙12的形成期间，蚀刻工艺被设置成获得源极/漏极区5和间隙12之间的平滑和陡峭界面。在间隙12的形成之后，所有相继处理的热平衡优选保持为最小，以便保持界面的形状尽可能陡峭并允许源极/漏极区和沟道层13之间的陡峭结的形成。
Claims (14)
1.一种用于在基片(SOI)上形成晶体管结构的方法，其特征在于，所述结构包括支持硅层(1)、埋入绝缘层(2)和上硅层(3)，所述上硅层(3)具有上层厚度并包含高掺杂程度，
所述晶体管结构包括栅极区(G1)，以及源极和漏极区(5)，所述方法包括：
所述上硅层(3)上所述栅极区(G1)的形成，所述栅极区(G1)通过介质层(GD)与所述上硅层(3)分开；
通过区分氧化物和/或包含层区域(4)区分的所述上硅层(3)上开口区(O1)的形成；
通过离子注入进行的高程度掺杂或高度破坏的区域(5)的形成，将所述开口区(O1)暴露给离子束(IB)，其中所述区分层区域(4)和所述栅极区(G1)用作注入掩模，其中所述离子束(IB)包含束能量和剂量的组合，它允许上硅层(3)中所述埋入绝缘层(2)中所述源极和漏极区(5)下高掺杂程度区域(L1)的形成以及所述上硅层(3)中所述栅极区(G1)下高掺杂程度或高度破坏区(L0)的形成。
2.如权利要求1所述的用于制造晶体管结构的方法，其特征在于，所述方法包括：
二氧化硅加盖层(8)的形成；
将所述基片(SOI)晶片结合到第二基片(10)，所述第二基片(10)包含二氧化硅上层(11)，所述加盖层(8)与所述二氧化硅上层(11)面对面。
3.如权利要求1或2所述的用于制造晶体管结构的方法，其特征在于，所述方法包括：
利用所述埋入绝缘层(2)作为初始除去处理的阻滞层的所述硅支持层(1)的初始除去处理；
利用所述上硅层(3)作为进一步除去处理的阻滞层的所述埋入绝缘层(2)的进一步除去处理。
4.如权利要求3所述的用于制造晶体管结构的方法，其特征在于，所述方法包括：
利用所述源极和漏极区(5)作为除去处理的阻滞层，通过选择性蚀刻，所述栅极区(G1)下所述上硅层(3)的所述高掺杂程度区(L0)的除去处理，所述除去操作形成所述源极和漏极区(5)中间的间隙(12)。
5.如权利要求4所述的用于制造晶体管结构的方法，其特征在于，所述方法包括：
利用所述介质区域(GD)或所述栅极区域(G1)作为用于所述除去处理的附加阻滞层。
6.如权利要求4或5所述的用于制造晶体管结构的方法，其特征在于，所述方法包括：
在所述间隙(12)中沉积沟道层(13)以形成沟道区。
7.如权利要求6所述的用于制造晶体管结构的方法，其特征在于，所述沟道层(13)包含以下材料中的至少一种作为沟道材料：
诸如Si、SiGe、Ge、GaAs或InP的半导体材料
III-V或II-VI化合物，
金属，
金属间化合物，
有机或生物有机化合物。
8.如权利要求6所述的用于制造晶体管结构的方法，其特征在于，所述沟道层(13)包括量子线(QW)或量子点(QD)结构。
9.如权利要求8所述的用于制造晶体管结构的方法，其特征在于，所述沟道层(13)包括纳米线、纳米点阵列、碳纳米点或纳米管。
10.如权利要求1或2所述的用于制造晶体管结构的方法，其特征在于，所述离子束(IB)包括Ge、I或Br的离子。
11.如权利要求1或2所述的用于制造晶体管结构的方法，其特征在于，所述晶体管结构是MOSFET结构。
12.如权利要求1或2所述的用于制造晶体管结构的方法，其特征在于，所述晶体管结构是双极结构，所述栅极(G1)设置为发射极，所述沟道区(13)设置为集电极，所述栅极介质(GD)设置为基极，并且所述自对准源极和漏极区设置为到所述基极的接触件。
13.一种基片上的晶体管结构，包括栅极区(G1)，以及源极和漏极区(5)，其特征在于，所述晶体管结构是根据权利要求1所述的方法制造的。
14.一种半导体器件，其特征在于，包含根据权利要求13的晶体管结构。
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