TWI248681B - Method for fabricating self-aligned source and drain contacts in a double gate FET with controlled manufacturing of a thin Si or non-Si channel - Google Patents

Description

1248681 九、發明說明： 【發明所屬之技術領域】 本發明係關於-種用於製造源極及沒極接觸點盘通道 區域之方法，如申請專利範圍第丨項之標的所界定。此外， 本發明係關於一種包含該種源極及汲極接觸點與通二：域 之-種場效電晶體(FET)。再者，本發明係關⑨包含該：二

之半導體元件。 X 【先前技術】 美國專利第6,458,662 B1號係揭示一種用於製造雙閘 極的金屬氧化物半導體場效電晶體（m〇sfet)之方法。該 種方法係界^ —種不對稱的雙閘極結構，其側面為設有一 鰭狀（fin)結構且配置為約9〇度而相對於矽（si)層之源極/汲 極結構。該鰭狀結構得、包含一個蟲晶（epitaxi叫的錯化石夕/ 石夕/鍺化石夕（SiGe/Si/SiGe)之夾層，其作用為一通道區域。 在1狀結構與閘極電極形成後，源極及汲極區域係以 一完成步驟形成。 先岫技藝之該種雙閘極結構係包含某些缺點。 因為佈局，該種雙閘極結構係具有一電流路徑，其實 貝為位於4 ·鰭部之側壁。此種型式之電流路徑係可能造成 疋件性此之劣化’除非極度注意以確保實質完善的介面存 在於矽區域、側壁與介電區域之間。 此外視晶圓上之鰭部的方位而定，電流路徑係位於 夕之不同的晶面’而造成不同的電流驅動力。甚者，因為 心雜貝之焉角度的植入係必須運用以達到個別鰭部的整個 7 1248681 體積之事實，源極/汲極接面之形成係可能複雜化。 再者’鰭部之高度係設定元件之電流驅動的絕對值（於 此之高度係作用為類似於一習知MOSFET之“寬度，，尺 寸）。典型而言，於現代的電路，閘極長度與寬度之長寬比 (aspect ratio)係大至10 (或針對於p型元件甚至為2〇)，此 意謂著針對於50奈米（nm)的閘極長度，該鰭部之高度係將 必須為約500 nm。 同時，鰭部之寬度（於閘極之間的si通道厚度）係必須 為小於閘極長度之1/3，其針對於一個5〇 nm閘極元件之 此實例而將意指為16.5 nm < 一結部寬度。如技術領域中 具有通常知識者所習知，具有寬度為約16 nm及高度為約 5〇0疆的鰭部寬度的形成係於目前的製造能力為不可能(介 於錯部寬度盘元林古疮 ^ 件同度之一長寬比高達5-6係認定為人 理：如上所述於此實例者為、約30之一長寬比針對於： ]題之4固解决方式係相信為多個續部之運用於一元 但是接著仍然存在_此會 ’ 二重大礅題待解析··所有的鰭部係必 ^,目5 ’且其由於如上所述的源極/汲極接面之开^ 係需要充分的距離以允哞“ 1 安®之形成 間隔。 4只仃面角度的植人而無法為密集 ㈣ 上述所有因素之組合係造成先前技藝極為重要 的限制。此限制係要求· 勹夏要 完全重新目㈣電路設計係必須為 %上，將需要具有一種多閘極的元件， 二=電路設計者之觀點而言為確實相同 : 的十面早閘極元件。 理铩準 1248681 此係意指的是：藉著炎設石夕通道於二個閉極之間的一 平面元件將更為合適。然而，於製造該種雙閉極元件，必 須克服存在的二個主要議題：二個閑極彼此對準（若為否， 則寄生電容將對於元件作業速度具有嚴重影響）’·及，源極 :?接觸點必須具有最低的可能電阻(否則電流驅動係將 =低）且具有對於通道之極為㈣/尖銳的介 通道的影響係將為顯著）。 【發明内容】 本發明之-個目的係提出一種用於製造源極及沒極接 觸點與通道區域之方法，其係消除先前技藝之限制。 ::的係藉由一種用於形成電晶體結構於基板上之方 血=，該基板係包含一支樓的石夕層、一埋入的絕緣層、 -言C層，该頂部的矽層係具有-頂層厚度且包含 域、鱼 曰曰體、·，。構係包含該頂部石夕層上之閘區 /、 源極及汲極區域，命插t4人 成於頂Hu L成顧方法包含··閘極區域之形 層而分開.一 f曰⑴亥間極區域與頂部的石夕層係藉由一介電 一袖* ，一開放（open)區域之形成於頂部的矽層，與由 ^界（demarcating)氧化物 日9 階層雜質或重声+ ^阻層£域而劃界；高 開放區域至—二二：：形成，藉由離子植八’暴露該 合，於其中’離子束係包含一束能量與一劑量之-組 阿雜質階層區域之形成於埋入的 ^之下方的 下方的一古Μ # W、，6、，象層以及在閘極區域之 阿雜質階層或重度受損區域之形成於頂部的石夕 9 1248681 層0 ，有利的疋，根據本發明之方法係達成上述目的，用於 製造如上所不之一種FET元件。由電路設計之觀點而言， 將無須改變任何的設計佈局。 甚者，本發明係關於一種根據如上所述的方法而製造 之一種（MOS)FET。 此外，諸如雙極(bipolar)元件之其他的電晶體結構係 Φ 可根據如上所述的方法而製造。 再者，本發明係關於一種半導體元件，其包含藉由如 上所述的方法而製造之一種FET電晶體結構，諸如·· _ MOSFET或雙極元件。 下文，本發明係將參照一些圖式而解說，立係音圖 僅針對於說明之目的而未限制如於隨附的申請專利範圍所 界定之保護範疇。 【實施方式】 • 第1圖係示意顯示根據本發明之用於-種M0SFET的 閘極結構。 該M〇SFET、结構係作為根據本發明之方法的一個圖例 而顯示於此以形成一電晶體結構。此外，類似於一個雙極 兀件之一種電晶體結構係可藉由此方法所製㉟。此將更為 詳細解說於後。 μ 欲由本發明之方法所形成的MOSFET係界定於—㈣ 絕緣體上之邦m，suieGn Gn insul圳基板，其包含一支 撑的發層1、一埋入的二惫 乳化矽層2、與一頂部的矽層3。 10 1248681 頂部的秒層3係一摻雜層’其具有摻雜階層為高達欲形成 良好的源極/汲極區域所需之量，例如：lxlQ2Mxl()2,em.、 MOSFET之閘極係欲形成於SOI基板之矽層3的頂部。 於初始處理階段，一第一閘極結構G1係界定於頂部 的矽層3之上方。第一閘極G1係由一閘極介電質〇〇而 電氣隔離自頂部的矽層3。第一閘極G1之形成係可為藉著 A悉此技藝人士所習知的任何適合處理而作成。 • ❻部的石夕層3之一開放區域01係、由其為熟悉此技获 人士所習知的任何.適合處理而形成之—個氧化物層或—阻 抗層4所劃界。 第一閘極G1之尺寸與閘極介電質GD之厚度係可根 據結構之應用而為任意選取。 第2圖係不意顯示根據本發明之用於形成一種 MOSFET的自我對準源極/沒極區域之第—處理階段。 在閘極結構Gl、GD與開放區域5之界定後，由箭頭 IB所‘不之一種“透過閘極（thr〇ugh the gate)，，離子植入 係實施°雜質之物種係選取於其能力，以允許（於一後^ ^對於非植人區域之植人區域的—選擇性移除。於此^

』閘極G1與氧化物或阻抗層4係作用為針對 質物種之植人光罩。 T 物種ϊ =發明，離子束18之束能量與劑量係提供-雜質 物種浪度輪廓（pr°file) η之形成，實質而言，其具有—古 雜質階層L 0於間；)¾纟士 4装^ 1 局 、u G1、GD之下方（及於氧化物或阻 几曰 ）的頂部矽層3之-區域6,且其具有一高雜 11 1248681 -f階層L1於開放區域5之下方的埋入氧化物層區域7。於 開放區域5，雜質階層係相當低。具有高雜質階層L〇之植 入亦可引起於該頂部矽層之區域6的矽晶格之重度受損且 甚至使付其成為非晶性（am〇rph〇US)。 、 在閘極介電質GD之下方於區域6的高雜質階層L〇與 在開放區域5之下方的高雜質階層L1係可為高達於石夕的 摻雜物種之最大的溶解度。 φ 離子束⑴可包含氬（Ar)、氮（N)、鍺（Ge)、碘（1)、或 /臭（Br)作為摻雜物種。熟悉此技藝人士將理解的是··離= 束之束.能量與劑量的設定係需要以產生期望的雜質濃度輪 廓P1，其具有一高雜質階層L1於開放區域5之下方的埋 入氧化物層、以及一高雜質階層L0於閘極結構、gD 之下方的區域6。 若針對於（稍後）移除處理之選擇性所需要，一退火 (annealing)步驟係可進行於此階段。 φ 第3圖係示意顯示根據本發明之用於形成一種 MOSFET的自我對準源極及汲極區域之第二處理階段。 首先’開放區域5與閘極區域G1之結構係由一覆蓋 的二氧化矽層（Si02覆蓋（cap)) 8所覆蓋。二氧化矽層8係 藉著一適合的沉積處理而沉積，其決不會不利影響所產生 的開放區域5與閘極區域G1、GD。 其次，包含一頂部的二氧化矽層（si〇2) u之一第二基 板10係接合於初始的基板SOI，藉由習知於此技藝之一種 晶圓接合處理。第二基板1 〇之頂部的二氧化矽層丨丨係配 12 1248681 置為面對面於基板S()I之覆蓋的二氧切層8之表面。 於又-個處理階段，基板s〇I之支律的石夕層】 二=…係移除’藉著银刻該支㈣層…刻 埋入的二氧化石夕層2之一處理順序。埋入的二氧化石夕声 2係作為料支撐的㈣1之_的―阻止層

層3係作為對於埋入的二氧化石夕層2之侧的-阻止層。 在此個處理順序之後，頂部的矽I 3係現為第二基板⑺ 之頂層。於根據本發明之處理的此階段，於埋入的二氧化 :層2之蝕刻期間，包含由該透過閘極植入方法所植入的 一向雜質階層之所有區域係同時移除（於相對於未植入或低 階層雜質區域G1之一選擇性模式）。 、：根據本發明之第二處理階段，低階層雜質區域6係 現為稭由對於石夕之一選擇性的钱刻處理而移除，該餘刻處 理係提供力G1區域下之低雜質_ 6的一特定敍刻。此 矛夕除處理之-向選擇性係確保實質為完善的對準於Gi區 域。 在低階層雜質區域6之移除後，一間隙12係形成於開 放區域5之間的矽層。由於開放區域5係包含自開始者之 摻雜質（如頂部的石夕& 3)，開放區域5係、可作用為源極/沒 極區域5。 白知於此技藝的是：藉由一給定蝕刻劑（etchant)之一 石夕層的㈣係可特定為取決於—特定雜f之存在與於石夕層 之其階層。假使為單晶的石夕層，#為所需，特定的餘刻劑 係可甚至為提供各向異性的蝕刻。此外，假使為重度受損 13 1248681 或非晶的石夕，對於結晶石夕之邊界係可運用以確保選擇性。 其他的低雜質階層區域(於第一處理階段為由氧化物及 /或阻抗層4所遮罩）係可於此階段為由稍早施加之又一個 氧化物或阻抗層光罩（未顯示）所遮罩。 注意的是：閘極介電質GD係、可同樣作用為蝕刻阻止 部（stop)。或者，閘極G1係'可作用為姓刻阻止部，直中， 針對於低階層雜質區域6之_處理係同樣移除閘極 質GD。 弟4圖係不意顯示根據本發明之用於形成一種 MOSFET的一通道區域之第三處理階段。 於第三處理階段’一通道層13係藉由一種適合的沉積 或成長（growth)處理而形成於源極/汲極區域5之間的間隙 12 〇 、，用於通道層1 3之通道材料係可幾乎為任意選取。通道 材料係可為矽（Si)、鍺化矽（SiGe)、坤化鎵（GaAs)、磷化銦 _ (InP)另一第二私-第五族（III-V)或第二族-第六族（II-VI) 的化合物、類似金屬·二矽化物（例如：二矽化鈦（1^以2)、 二矽化鈷（CoSi2))之金屬間（intermetallic)化合物、或甚至 是其可為由存在於元件的電場所空乏之一極薄層的任何金 屬（確實的厚度係可易於決定且取決於一給定的材料之狀態 密度）、一金屬，例如··鋁（A1)、銅（Cu)、鎢（w)、銀（Ag)、 金（An)、鉑（pt)、鈷（Co)、鎳（Ni)。 甚者，通道材料係可包含··量子線（qW，quantum wire) 或量子點（QD，quantum dot)結構。 14 1248681 再者’通道材料係可包含：奈米線（nan〇-wire)、陣列 之奈米點（nano-dot)、碳奈米點、或奈米管（nan〇-tube)、類 4、於DNA或蛋白貝（pr〇tein)之有機或生物有機（bi-〇rganic) 分子。 通道材料之選取係僅為受限於以下要求，即：於通道 材料13肖源極/汲極區域5之間的電氣接觸點可為於通道 材料之沉積或成長期間而得到。 第5a、5b、與5c圖係分別為示意顯示於

弟一 與第三實施例之通道區域的平面圖 第5a、5b、與5c圖係顯示—通道區域13的平面圖， 由虛線所繪出之問極G1係位於通道區域η之下方(此外， 之針對於，刻處理所移除，未顯示於此之 甲1極"電貝GD亦位於通道區域丨3 係位於通道區域13之一側而一 方）。一源極區域5 域域5係位於通道區 複數個量子點 1 3。量子點係 於一些隨機網 於第5a圖，第一實施例係顯示，其中， QD係配置作為於源極與汲極之間的通道声 可排序為一陣列(第5a圖之下部) 二 路（第5a圖之上部）。 娜序 於第5b圖 弟 育施例係顯示，发 、 QW係配置作為於源極與汲極區域’、’複數個量子線 子線QW之—端係於長度方向為接=通道層13。量 線QW之另一端為接觸於汲極區域。、源極區域，且量子 係 於…’第三實施例係顯示，其中，通道層13 15 1248681 於源極/ >及極區域之間的一連續媒體。 如於第4、5a、m 5c圖所示之實施例係可為由用 於鈍化、金屬化、及接觸之適合且習知的ic處理技術而 進一步處理，以得到其包合栖M 1 ^ ~ ι ^ 匕3根據如上所述實施例之一者的 一種MOSFET結構之一微電子元件。 注意的是：如上所述之電晶體結構係可為不同於— Μ 0 S F E T ’閘極區域g 1係可 > 冬 你j包s矽而且亦可為由金屬所組 成。 $者，閘極介電質係可為一種閘極氧化物而且亦可為 一種南k材料，諸如：四氮化矽⑻π#)。 此外，於通道材料13之頂部，一 示）係可形成於又一個沉積處理。 $(顯 奴後用於鈍化、金屬化、 接觸之處理技術係可應用 之微電子元件。 屋生…、有-種雙閘極結構 结構虞本發明之源極、沒極與通道區域5、η的 ，、可為只施於一種雙極電晶體，其中，閘 置為射極，通道區域丨3係 ’…己 配置 係、配置為集極’閘極介電質GD係 點；,产开:且用原峨極區域5係配置為至基極之接觸 根據元件：雙：Γ::、集極、與基極之材料係必須為 丨卞 < 雙極电晶體作用而選取。 取後，注意的是：於間隙丨2之形成 ^ 安排以得^ |y Β ，蝕刻處理係 付引千滑而陡峭的介面於源極/ 之間。在門阽” 戍㈣域5與間隙12 佳為保㈣:最小:形續處理之熱預算係較 取』值肖以維持介面之形狀為儘可能陡崎 16 1248681 13之 允砵陡峭的接面之形成於源極/汲極區域與通道層 【圖式簡單說明】 第1圖係示意顯示根據本發明之用於一種 閘極結構； 第2圖係示意顯示根據本發明之用於形成一種 MOSFET的自我對準源極及汲極區域之第—處理階段；

第3圖係示意顯示根據本發明之用於形成一種 MOSFET的自我對準源極及汲極區域之第二處理階段，· 第4圖係示意顯示根據本發明之用於形成一種 MOSFET的一通道區域之第三處理階段； 第5 a圖係示意顯示於一第一實施例之通道區域的平面 圖 圖

圖 第51)圖係示意顯示於一第二實施例之通道區域的平面 及 第5c圖係示意顯示於一第三實施例之通道區域的平面 【主要元件符號說明】 1 :支撐的石夕層 2 :埋入的絕緣層（二氧化矽層） 3 :頂部的；ε夕層 4 :劃界的氧化物及/或電阻層（區域） 5 :源極及汲極區域（開放區域） 6 :低階層雜質區域 17 1248681 7 :埋入氧化物層區域 8 :二氧化矽層（Si02覆蓋） I 0 :第二基板 II :頂部的二氧化矽層 12 :間隙 13 :通道層 G1 :閘極區域（結構） GD :閘極介電質 IB :離子束 L0 :高雜質階層或重度受損區域 L1 :高雜質階層區域 01 :開放區域 P1 :雜質物種濃度輪廓 QD :量子點 QW :量子線 SOI :基板 18

Claims (1)

1248681 十、申請專利範圍： 包含^支:Γ广電晶體結構於基板之方法，該基板係 、一埋入的絕緣層、與-頂部的矽声， 邊頂他夕層具有一頂層厚度且包含一 ： 晶體結構係包含一閘極 輊度，该電 方法包含：與—源極錢極區域，該種 該閘極區域與該頂 藉由一個劃界氧化 該閘極區域形成於該頂部的矽層 部的矽層係藉由一介電層而分開；曰 一開放區域形成於該頂部的矽層 物及/或電阻層區域而劃界； 曰 藉由離子植入形成高度雜 露該開放區域至一離子、、〆X又貝A v，，暴 作用為植入光罩，而該劃界層區域與該閘極區域係 量之-組合:二::離子束係包含一束能量與-劑 區域之下方形成高度雜：广夕層而允許在該源極及沒極 開極區域之下方形成：：：域於該埋入的絕緣層以及在該 的石夕層。 Ν度雜質或重度受損區域於該頂部 2 ·如申請專利範圍 . ^ ^ 系1項用於形成電晶體結構之方 法，其中，該種方法包含： < 万 形成一二氧化矽之覆蓋層； 晶圓接合該基板？— — 第二基板，該第二基板包含一二 乳化石夕頂層，該覆蓋層係與該二氧化㈣層為面對面。— 3.如申請專利範圍第m項之用於形成電晶體結構 之方法，其中該種方法包含·· 19 1248681 力s亥支撐的矽層之一初始移除處理，藉著運用該埋入的 絶緣層作為對於該初始移除處理之一阻止層； 該埋入的絕緣層之進一步移除處理，藉著運用該頂部 的矽層作為對於該進一步移除處理之一阻止層。 、4·如申請專利範圍第3項之用於形成電晶體結構之方 法，其中，該種方法包含：在該閘極區域的下方之該頂部 矽層之該高度雜質區域之一移除處理，藉著運用該源極及 汲極區域作為對於該移除處理之一阻止層而選擇性蝕刻， 该移除處理係產生於該源極及汲極區域之間的一個間隙。 5. 如申請專利範圍第4項之用於形成電晶體結構之方 法，其中，該種方法包含：運用該介電區域或該閘極區域 作為對於該移除處理之另一個阻止層。 6. 如申請專利範圍g 4或5項之用於形成電晶體結構 之方法，其中，邊種方法包含：一通道層之沉積於該間隙， 以形成一通道區域。 入如申請專利範圍第6項之用於形成電晶體結構之方 法，其中，該通道層係包含一通道材料，其為下列的材料 之至少一者： 诸如矽（Si)、鍺化矽（SiGe)、鍺（Ge)、砷化鎵（GaAs)、 或磷化銦（InP)之半導體材料； 一第二族·第五族（in-v)或第二族_第六族⑴_VI)的化 合物； 一金屬； 一金屬間化合物；及， 20 1248681 一有機或生物有機化合物。 8 ·如申請專利範圍第6項之用於形成電晶體結構之方 法，其中，該通道層係包含：一量子線或量子點結構。 9.如申請專利範圍第8項之用於形成電晶體結構之方 法’其中’該通道層係包含：奈米線、一陣列之奈米點、 碳奈米點、或奈米管。 10·如申請專利範圍第1或2項之用於形成電晶體結構 鲁之方法，其中，該離子束係包含鍺（Ge)、碘⑴、或溴（Br) 之離子。 u •如申請專利範圍第1或2項之用於形成電晶體結構 之方法，其中，該電晶體結構係一 MOSFET結構。 12.如申請專利範圍第丨或2項之用於形成電晶體結構 之方法，其中，，亥電晶體結構係一雙極結構，該閘極係配 置為射極，該通道區域係配置為集極，該閘極介電質係配 置為基極且5亥自我對準的源極及汲極區域係配置為對於 ^ 該基極之接觸點。 13 ·種於基板上之電晶體結構，包含：一閘極區域、 -、源極及汲極區域，特徵在於該電晶體結構為根據申請 專利範圍第1項之方法所製造。 14·一種半導體心牛’包含根據申請專利範圍第13項 之電晶體結構。 十一、圖式·· 如次頁 21