JP2005286324A - 基板上へトランジスタ構造を形成する方法、基板上のトランジスタ構造、および半導体デバイス - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 57
- 239000000758 substrate Substances 0.000 title claims abstract description 19
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 239000012535 impurity Substances 0.000 claims abstract description 28
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 18
- 238000010884 ion-beam technique Methods 0.000 claims abstract description 13
- 239000002019 doping agent Substances 0.000 claims abstract description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 30
- 235000012239 silicon dioxide Nutrition 0.000 claims description 15
- 239000000377 silicon dioxide Substances 0.000 claims description 15
- 239000000463 material Substances 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 13
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 239000002096 quantum dot Substances 0.000 claims description 5
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 4
- 150000001875 compounds Chemical class 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 2
- 229910052799 carbon Inorganic materials 0.000 claims description 2
- 229910000765 intermetallic Inorganic materials 0.000 claims description 2
- 239000002071 nanotube Substances 0.000 claims description 2
- 239000002070 nanowire Substances 0.000 claims description 2
- 238000010276 construction Methods 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000002513 implantation Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 238000004377 microelectronic Methods 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- -1 metal-disilicide (eg Inorganic materials 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 102000004169 proteins and genes Human genes 0.000 description 1
- 108090000623 proteins and genes Proteins 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Nanotechnology (AREA)
- Chemical & Material Sciences (AREA)
- High Energy & Nuclear Physics (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Health & Medical Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Toxicology (AREA)
- Ceramic Engineering (AREA)
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Abstract
【課題】 従来技術の限界を打ち消す、ソース及びドレイン接点、及び、チャンネル領域の製造方法を提供する。
【解決手段】
基板（ＳＯＩ）は、支持Ｓｉ層（１）、埋込絶縁層（２）及び高ドーパントレベルを含むトップＳｉ層（３）を含み、トランジスタ構造は、ゲート領域（Ｇ１）及びソース及びドレイン領域（５）を含む。本方法は、トップＳｉ層（３）上のゲート領域（Ｇ１）の形成を含み、ゲート領域（Ｇｌ）は、誘電体層（ＧＤ）によりトップＳｉ層（３）から分離されている。本方法は、分画酸化物及び／又はレジスト層領域（４）により分画されたトップＳｉ層（３）上の開放領域（Ｏ１）の形成と、イオン注入による高レベル不純物又は損傷領域（５）の形成と、分画層領域（４）及び埋込マスクとして機能するゲート領域（Ｇ１）を伴う開放領域（Ｏ１）のイオンビーム（ＩＢ）への露出とを含む。
【選択図】 図１
【解決手段】
基板（ＳＯＩ）は、支持Ｓｉ層（１）、埋込絶縁層（２）及び高ドーパントレベルを含むトップＳｉ層（３）を含み、トランジスタ構造は、ゲート領域（Ｇ１）及びソース及びドレイン領域（５）を含む。本方法は、トップＳｉ層（３）上のゲート領域（Ｇ１）の形成を含み、ゲート領域（Ｇｌ）は、誘電体層（ＧＤ）によりトップＳｉ層（３）から分離されている。本方法は、分画酸化物及び／又はレジスト層領域（４）により分画されたトップＳｉ層（３）上の開放領域（Ｏ１）の形成と、イオン注入による高レベル不純物又は損傷領域（５）の形成と、分画層領域（４）及び埋込マスクとして機能するゲート領域（Ｇ１）を伴う開放領域（Ｏ１）のイオンビーム（ＩＢ）への露出とを含む。
【選択図】 図１
Description
本発明は、請求項１のプレアンブルで定義されるように、ソースおよびドレイン接点、およびチャンネル領域の製造方法に関する。
また、本発明は、こうしたソースおよびドレイン接点、およびこうしたチャンネル領域を含むＦＥＴに関する。さらに、本発明は、こうしたＦＥＴを含む半導体デバイスに関する。
特許文献１は、デュアルゲートＭＯＳＦＥＴの製造方法を開示している。この方法は、フィン構造を側面に配置し、Ｓｉ層のソース／ドレイン構造からおよそ９０°に配置されている、非対称的デュアルゲート構造を形成する。フィン構造は、チャンネル領域として機能する、エピタキシャルＳｉＧｅ／Ｓｉ／ＳｉＧｅサンドイッチを含んでいる。
ソースおよびドレイン領域は、フィン構造およびゲート電極の形成後に、完成ステップで形成される。
従来技術からのこうしたダブル‐ゲート構造には、ある欠点が存在している。
ダブルゲート構造には、そのレイアウトに起因して、実質的にフィン側壁内に存在するカレントパスがある。このタイプのカレントパスは、Ｓｉ領域、側壁、および誘電体領域間に、実質的に完全なインタフェースが確実に存在するようにする、極度の注意が払われない限り、装置の性能劣化を引き起こす場合がある。
また、カレントパスは、ウエハ上のフィンの方向付けに応じて、Ｓｉの異なる結晶面に存在しており、異なる電流駆動可能性をもたらす。
さらに、ドーパントの高角度埋込が、それぞれのフィン部分の全体積に達するよう使用されなければならないという事実により、ソース／ドレイン接合の形成は、複雑となり得る。
さらに、フィンの高さは、装置のカレントドライブの絶対値を設定する（ここで、高さは、従来のＭＯＳＦＥＴの「幅」の大きさと同様に機能する）。通常、モダン回路では、幅に対するゲート長のアスペクト比は、１０（あるいは、さらにはＰ−タイプ装置では２０）程度の大きさであり、これは、５０ｎｍのゲート長に対して、フィンの高さはおよそ５００ｎｍにならねばならないことを意味する。
同時に、フィン幅（ゲート間のＳｉチャンネルの厚み）は、ゲート長の１／３より小さくなければならず、これは、この例の５０ｎｍのゲート装置に対しては、１６．５ｎｍのフィン幅を意味することになる。当業者には既知のように、そのままで、およそ１６ｎｍの幅と、およそ５００ｎｍの高さを有するフィンの形成では、カレント生産能力では可能とはならない（フィン幅と装置の高さとの間のアスペクト比は、５〜６までが合理的だと思えるが、上述のように、この例においておよそ３０のアスペクト比は、合理的とはいえない）。この問題の解決は、装置に対して多数のフィンを用いることであると信じられているが、このためにはいくつかの重要な問題が解決される必要がある：全てのフィンは厳密に同じでなければならず、さらに、上のようなソース／ドレイン接合の形成は、高角度埋込を実行可能とするよう十分な距離をとる必要があるので、これらは密集した距離で区切ることができない。
米国特許第６，４５８，６６２ Ｂ１号明細書
概して、上述の全ファクターの組合せにより、従来技術の看過し難い限界が引き起こされることになる。この限界により、電流回路設計は、その大部分を完全にやり直す必要が生ずる。理想的には、少なくとも回路の設計者の観点から、標準の平面単一ゲート装置と全く同じ、多数ゲート装置が所望されることになろう。
これは、Ｓｉチャンネルが２つのゲートの間でサンドイッチされるプレーナーデバイスが、はるかに適当であることを意味している。しかしながら、こうしたダブルゲートデバイスを製造するには、解決しなければならない２つの主要な問題がある：
２つのゲートを互いに整列すること（さもなければ、寄生容量は、デバイスの動作速度に重大な影響を与える）、
ソース／ドレイン接合が、チャンネルに最低の可能なレジストを有し（さもなければ、カレントドライブはかなり低減される）、さらに非常に急な／鋭いインタフェースを有する （さもなければ、短チャンネル効果が著しい）必要があること。
本発明の目的は、従来技術の限界を打ち消す、ソースおよびドレイン接点、およびチャンネル領域の製造方法を提供することである。
この目的は、基板上にトランジスタ構造を形成する方法により達成され、この基板は、支持Ｓｉ層、埋込絶縁層、および、高ドーパントレベルを含むトップＳｉ層を含み、このトランジスタ構造は、ゲート領域と、ソースおよびドレイン領域とを含む。
本方法は以下を含む：
トップＳｉ層上へのゲート領域の形成、このゲート領域は、誘電体層によりトップＳｉ層から分離されている；
分画酸化物および／またはレジスト層領域により分画された、トップＳｉ層上の開放領域の形成；
分画層領域および埋込マスクとして機能するゲート領域を伴う開放領域をイオンビームへ露出するイオン注入による、高レベル不純物あるいは著しい損傷領域の形成、ここで、イオンビームは、ビームエネルギーと照射量との組合せを含み、それは、トップＳｉ層内における、埋込絶縁層内のソースおよびドレイン領域の下の高不純物レベル領域、およびトップＳｉ層内のゲート領域の下の高不純物レベルあるいは著しい損傷領域の形成を可能にする。
トップＳｉ層上へのゲート領域の形成、このゲート領域は、誘電体層によりトップＳｉ層から分離されている；
分画酸化物および／またはレジスト層領域により分画された、トップＳｉ層上の開放領域の形成；
分画層領域および埋込マスクとして機能するゲート領域を伴う開放領域をイオンビームへ露出するイオン注入による、高レベル不純物あるいは著しい損傷領域の形成、ここで、イオンビームは、ビームエネルギーと照射量との組合せを含み、それは、トップＳｉ層内における、埋込絶縁層内のソースおよびドレイン領域の下の高不純物レベル領域、およびトップＳｉ層内のゲート領域の下の高不純物レベルあるいは著しい損傷領域の形成を可能にする。
本発明に従う方法は、上述のように、ＦＥＴデバイスの製造の上述の目標を有利に実現する。回路設計の見地から、いかなる設計レイアウトも変更する必要は全くなくなる。
さらに、本発明は、上述の方法に従って製造される（ＭＯＳ）ＦＥＴに関する。
さらに、上述のような方法に従って、バイポーラデバイスなどの他のトランジスタ構造も製造可能である。
さらに、本発明は、上述のような方法により製造される、ＭＯＳＦＥＴあるいは、バイポーラデバイスなどのＦＥＴトランジスタ構造を含む半導体デバイスに関する。
以下において、本発明は、若干の図面を参照して説明されているが、これは、図示のみを目的とするものであり、請求項で定義されている保護範囲の制限を意図するものではない。
図１は、本発明に従う、ＭＯＳＦＥＴのためのゲート構造を概略的に示している。
ＭＯＳＦＥＴ構造は、トランジスタ構造を形成するための、本発明に従う方法の実例としてここに示されている。また、バイポーラデバイスのようなトランジスタ構造は、この方法により製造可能である。これは、以下において、より詳細に説明される。
本発明の方法により形成されるべきＭＯＳＦＥＴは、支持Ｓｉ層１、埋込二酸化珪素層２、およびトップＳｉ層３を含むシリコンオンインシュレータ（ＳＯＩ）基板上に形作られる。トップＳｉ層３は、例えば、１×１０２０〜１×１０２１ｃｍ−３など、良好なソース／ドレイン領域の形成を可能にするようなドーパントレベルのドープ層である。ＭＯＳＦＥＴのゲートは、ＳＯＩ基板のＳｉ層３上に形成されるべきである。
初期処理ステージでは、第１ゲート構造Ｇ１は、トップＳｉ層３の上方に形作られる。第１ゲートＧ１は、ゲート誘電体ＧＤにより、トップＳｉ層３から電気的に絶縁される。第１ゲートＧ１は、当業者に既知のいかなる適当な処理によっても形成可能である。
トップＳｉ層３の開放領域Ｏ１は、当業者に既知のいかなる適当な処理によっても形成可能な、酸化層、あるいはレジスト層４により分画される。
第１ゲートＧ１の大きさ、およびゲートの誘電体ＧＤの厚みは、構造のアプリケーションに従って、任意に選択可能である。
図２は、本発明に従う、ＭＯＳＦＥＴのための自己配列ソース／ドレイン領域を形成する第１処理ステージを概略的に示している。
ゲート構造Ｇ１、ＧＤ、開放領域５の定義の後、矢印ＩＢにより示される「ゲートを通しての」イオン注入が実行される。不純物種は、（続くステップでの）非埋込領域に対する埋込領域の選択的除去を可能にする能力に基づき選択される。この処理の間、ゲートＧ１、および酸化物あるいはレジスト層４は、不純物種に対する埋込マスクとして機能する。
本発明に従うと、イオンビームＩＢのビームエネルギーおよび照射量は、ゲート構造Ｇ１、ＧＤの下（および、酸化物あるいはレジスト層４の下）のトップＳｉ層３の領域６内の高不純物レベルＬ０、および開放領域５の下の埋込酸化物層領域７内の高不純物レベルＬ１を伴う、不純物種濃度プロフィールＰ１の形成を提供する。開放領域５では、不純物レベルは比較的低い。高不純物レベルＬ０の埋込は、また、トップＳｉ層の領域６内のＳｉ格子の重大な損傷を惹起し、それを非結晶化する場合さえある。
ゲート誘電体ＧＤの下の領域６内の高不純物レベルＬ０、および開放領域５の下の高不純物レベルＬ１は、Ｓｉ内のドーパント種の最大溶解度までであろう。
イオンビームＩＢは、ドーパント種として、Ａｒ、Ｎ、Ｇｅ、Ｉ、あるいはＢｒを含んでいてもよい。当業者は、イオンビームのビームエネルギーおよび照射量のいずれの設定が、開放領域５の下の埋込酸化層内の高不純物レベルＬ１、およびゲート構造Ｇｌ、ＧＤの下の領域６内の高不純物レベルＬ０を伴う、不純濃度プロフィールＰ１の生成に必要であるかを理解することだろう。
（後の）除去処理の選択性に必要である場合は、このステージで、アニーリングステップを実行してもよい。
図３は、本発明に従う、ＭＯＳＦＥＴのための自己配列ソース／ドレイン領域を形成するための、第２処理ステージを概略的に示している。
第一に、開放領域５およびゲート領域Ｇ１の構造は、キャッピング二酸化珪素層（ＳｉＯ２キャップ） ８により覆われている。二酸化珪素層８は、いかなる形でも、作成された開放領域５およびゲート領域Ｇ１、ＧＤに影響しない、適当なデポジション処理により付着される。
次に、トップ二酸化珪素層（Ｓｉ０２） １１を含む第２基板１０は、当技術分野において既知のウエハ接合処理により、初期基板ＳＯＩへ接合される。第２基板１０のトップ二酸化珪素層１１は、基板ＳＯＩのキャッピング二酸化珪素層８の表面上に向かい合って配置される。
さらなる処理ステージでは、基板ＳＯＩの支持シリコン層１および埋込二酸化珪素層２は、支持Ｓｉ層１をエッチングする処理シーケンス、および埋込二酸化珪素層２をエッチングする処理シーケンスにより除去される。埋込二酸化珪素層２は、支持シリコン層１のエッチングに対する停止層として役立つ。トップＳｉ層３は、埋込二酸化珪素層２のエッチングに対する停止層として役立つ。この処理シーケンスの後、トップＳｉ層３は、ここで第２基板１０のトップ層となっている。本発明に従う処理のこのステージでは、ゲートを通しての埋込により埋込まれた高不純物レベルを含む全ての領域は、埋込二酸化珪素層２のエッチング中に、（非埋込あるいは低レベル不純物領域Ｇ１に対する選択モードで）同時に除去される。
本発明に従う第２処理ステージでは、低レベル不純物領域６は、ここで、シリコンに対する選択的エッチング処理、このエッチング処理は、Ｇ１領域の下の低不純物レベル６の特定のエッチングを提供する、により除去される。この除去処理の高い選択性により、Ｇ１領域との実質的に完全な整列が確実となる。
低レベル不純物領域６の除去の後、開放領域５間のＳｉ層内にギャップ１２が形成される。開放領域５は、（トップＳｉ層３のように）始めからドーパントを含んでいるので、開放領域５は、ソース／ドレイン領域５として機能可能である。
所与のエッチング剤によるシリコン層のエッチングが、シリコン層内の特定不純物の存在およびレベルに応じて特効性があり得ることは、当技術分野において知られている。単結晶のＳｉ層の場合は、特定のエッチング剤は、必要なら、異方性エッチングまでも提供することがある。また、著しく損傷した、あるいは非結晶化されたＳｉの場合は、結晶質Ｓｉを伴う境界が選択性を確実にするために使用可能である。
（酸化物および／またはレジスト層４にによりマスクされた第１処理ステージでは）他の低不純物レベル領域は、より早く適用された、さらなる酸化物あるいはレジスト層（図示せず）により、このステージでマスクされてもよい。
ゲート誘電体ＧＤもまた、エッチングストップとして機能可能であることも留意されたい。代替的に、ゲートＧ１は、エッチングストップとして機能可能であり、その場合、低レベル不純物領域６に対するエッチング処理は、ゲート誘電体ＧＤも除去する。
図４は、本発明に従う、ＭＯＳＦＥＴのためのチャンネル領域を形成するための第３処理段階を概略的に示している。
第３処理ステージでは、ソース／ドレイン領域５間のギャップ１２において、チャンネル層１３は、適当なデポジションあるいは成長処理により形成される。
チャンネル層１３に対するチャンネル材料は、ほぼ任意に選択可能である。チャンネル材料は、Ｓｉ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰおよび他のIII−ＶもしくはII−ＶＩ化合物、金属−二珪化物のような金属間化合物（例えば、ＴｉＳｉ２、ＣｏＳｉ２）、あるいは、デバイス内に存在する電界により減損し得るいかなる金属の非常に薄い層であっても（正確な厚みが容易に決定可能で、所与の材料の状態の濃度に依存可能）、例えば、Ａｌ， Ｃｕ， Ｗ， Ａｇ， Ａｕ， Ｐｔ， Ｃｏ， Ｎｉなどの金属であってもよい。
さらに、チャンネル材料は、量子ワイヤＱＷ、あるいは量子ドットＱＤ構造を含んでいてもよい。
さらに、チャンネル材料は、ナノワイヤ、ナノドットのアレイ、炭素ナノドット、ナノチューブ、あるいはＤＮＡもしくはタンパク質のような有機体もしくは生体有機体分子を含んでいてもよい。
チャンネル材料の選択は、チャンネル物質１３とソース／ドレイン領域５との間の電気的接触が、チャンネル材料のデポジションあるいは成長中に取得可能であるという要件のみにより制限される。
図５ａ、図５ｂ、図５ｃは、それぞれ、第１、第２、第３実施例におけるチャンネル領域の平面図を概略的に示している。
図５ａ、図５ｂ、および図５ｃは、チャンネル領域１３の平面図を示しており、その下には、破線で描かれたゲートＧ１（さらに、上述のシリコンに対するエッチング処理により除去されていないなら、ここに示されてはいないが、ゲート誘電体ＧＤ）が位置している。チャンネル領域１３の一方の側面上にはソース領域５が位置しており、他方の側面上にはドレイン領域５が位置している。
図５ａには、第１実施例が示されており、複数の量子ドットＱＤが、ソースおよびドレイン間のチャンネル層１３として配置されている。量子ドットは、アレイとして配列されるか（図５ａの下部）、あるいは何らかのランダムネットワーク内に配列されていてもよい（図５ａの上部）。
図５ｂには、第２実施例が示されており、複数の量子ワイヤＱＷが、ソースおよびドレイン領域５間のチャンネル層１３として配置されている。量子ワイヤＱＷは縦に配置されており、量子ワイヤＱＷの一方の終端はソース領域と接触しており、他方の終端はドレイン領域と接触している。
図５ｃには、第３実施例が示されており、チャンネル層１３が、ソース／ドレイン領域間の連続媒体である。
図４、図５ａ、図５ｂ、図５ｃに示したような実施例は、上述のような実施例のうちの１つに従うＭＯＳＦＥＴ構造を含むマイクロエレクトロニックデバイスを取得するための、不活性化、金属化、および接触化に対する適当な既知のＩＣ処理技術により、さらに処理されてもよい。
以下のことに留意すべきである。上述のトランジスタ構造が、ＭＯＳＦＥＴと異なっていてもよい；ゲート領域Ｇ１は、Ｓｉを含み得るが、また、金属から成っていてもよい。
さらに、ゲート誘電体は、ゲート酸化物であってもよいが、また、Ｓｉ３Ｎ４などの高ｋ材料であってもよい。
また、チャンネル材料１３の頂部上では、第２ゲートスタック（図示せず）は、さらなるデポジション処理で形成されていてもよい。続いて、不活性化、金属化、および接触化のための処理技術は、ダブルゲート構造を伴うマイクロエレクトロニックデバイスを作成するよう適用されてもよい。
さらに、また、本発明に従う、ソース、ドレイン、およびチャンネル領域５、１３の構造は、バイポーラトランジスタ内に具体化され得るが、ここでゲートＧ１はエミッタとして配置され、チャンネル領域１３はコレクタとして配置され、さらにゲート誘電体ＧＤはベースとして配置され、さらにソース／ドレイン領域５はベースとへの接点として配置される。この場合、エミッタ、コレクタ、およびベースのための材料は、デバイスのバイポーラトランジスタ機能に従って選択されなければならない。
最終的に、ギャップ１２の形成中に、エッチング処理は、ソース／ドレイン領域５とギャップ１２との間の滑らかなおよび段階形のインタフェースを得るよう準備されるように留意される。ギャップ１２の形成後、全ての連続処理ステップのサーマルバジェットは、インタフェースの形をできる限り階段状に保ち、さらにソース／ドレイン領域とチャンネル層１３との間の階段状接合の形成を可能にするよう、最小限に保たれるのが好ましい。
１ 支持Ｓｉ層、２ 埋込二酸化珪素層、３ トップＳｉ層、４ レジスト層、５ 開放領域。
Claims (14)
- 基板（ＳＯＩ）上にトランジスタ構造を形成する方法であって、
前記基板は、支持Ｓｉ層（１）と、埋込絶縁層（２）と、トップＳｉ層（３）とを含み、
前記トップＳｉ層（３）は、トップ層厚みを有するとともに、高ドーパントレベルを含み、
前記トランジスタ構造は、ゲート領域（Ｇ１）と、ソースおよびドレイン領域（５）とを含み、
前記方法は、
前記トップＳｉ層（３）上への前記ゲート領域（Ｇ１）の形成を含んでいて、前記ゲート領域（Ｇｌ）は、誘電体層（ＧＤ）により前記トップＳｉ層（３）から分離され、
分画酸化物および／またはレジスト層領域（４）により分画された、前記トップＳｉ層（３）上への開放領域（Ｏ１）の形成を含み、
埋込マスクとして機能する前記ゲート領域（Ｇ１）および前記分画層領域（４）を伴う、前記開放領域（Ｏ１）をイオンビーム（ＩＢ）へ露出するイオン注入による、高レベル不純物または大きく損傷された領域（５）の形成を含み、
ここで、前記イオンビーム（ＩＢ）は、ビームエネルギーと照射量との組合せを含み、
それは、前記トップＳｉ層（３）内における、前記埋込絶縁層（２）内の前記ソースおよびドレイン領域（５）の下の高不純物レベル領域（Ｌ１）の形成、および、前記トップＳｉ層（３）内の前記ゲート領域（Ｇ１）の下の高不純物レベルまたは大きく損傷された領域（Ｌ０）の形成を可能にするようになっている方法。 - 請求項１に記載のトランジスタ構造を形成する方法において、
二酸化珪素キャッピング層（８）の形成と、
前記基板（ＳＯＩ）の第２基板（１０）へのウエハ接合とを含み、
前記第２基板（１０）は二酸化珪素トップ層（１１）を含み、前記キャッピング層（８）は前記二酸化珪素トップ層（１１）と向かい合っている方法。 - 請求項１または２に記載のトランジスタ構造を形成する方法において、
初期除去処理に対する停止層として前記埋込絶縁層（２）を用いる、前記Ｓｉ支持層（１）の初期除去処理と、
さらなる除去処理に対する停止層として前記トップＳｉ層（３）を用いる、前記埋込絶縁層（２）のさらなる除去処理とを含む方法。 - 請求項１〜３のいずれか１つに記載のトランジスタ構造を形成する方法において、
除去処理に対する停止層として前記ソースおよびドレイン領域（５）を用いる選択的エッチングにより、前記ゲート領域（Ｇｌ）の下の前記トップＳｉ層の前記高不純物レベル領域（Ｌ１）の除去処理を含み、
前記除去処理は、前記ソースおよびドレイン領域（５）間にギャップ（１２）を作成するようになっている方法。 - 請求項４に記載のトランジスタ構造を形成する方法において、
前記除去処理に対する追加的な停止層としての、前記誘電体領域（ＧＤ）、または前記ゲート領域（Ｇｌ）の使用を含む方法。 - 請求項４または５に記載のトランジスタ構造を形成する方法において、
チャンネル領域を形成するために、前記ギャップ（１２）内へのチャンネル層（１３）のデポジションを含む方法。 - 請求項６に記載のトランジスタ構造を形成する方法において、
前記チャンネル層（１３）が、チャンネル材料として、
Ｓｉ、ＳｉＧｅ、ＧａＡｓまたはＩｎＰなどの半導体材料、
III−ＶまたはII−ＶＩ化合物、
金属、
金属間化合物、および
有機体または生体有機体化合物の材料のうちの少なくとも１つを含む方法。 - 請求項６または７に記載のトランジスタ構造を形成する方法において、
前記チャンネル層（１３）が、量子ワイヤ（ＱＷ）あるいは量子ドット（ＱＤ）構造を含む方法。 - 請求項６〜８のいずれか１つに記載のトランジスタ構造を形成する方法において、
前記チャンネル層（１３）が、ナノワイヤ、ナノドットのアレイ、炭素ナノドット、またはナノチューブを含む方法。 - 請求項１〜９のいずれか１つに記載のトランジスタ構造を形成する方法において、
前記イオンビーム（ＩＢ）が、Ｇｅ、Ｉ、またはＢｒを含む方法。 - 請求項１〜１０のいずれか１つに記載のトランジスタ構造を形成する方法において、
前記トランジスタ構造がＭＯＳＦＥＴ構造である方法。 - 請求項１〜１１のいずれか１つに記載のトランジスタ構造を形成する方法において、
前記トランジスタ構造がバイポーラ構造であり、前記ゲート（Ｇｌ）がエミッタとして配置され、前記チャンネル領域（１３）がコレクタとして配置され、前記ゲート誘電体（ＧＤ）がベースとして配置され、さらに前記自己配列ソースおよびドレイン領域が前記ベースに対する接点として配置される方法。 - 前記トランジスタ構造は、請求項１〜１２のいずれか１つに記載の方法に従って製造されることを特徴とする、ゲート領域（Ｇｌ）、およびソースおよびドレイン領域（５）を含む、基板上のトランジスタ構造。
- 請求項１３に記載のトランジスタ構造を含む半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP04101291.5 | 2004-03-29 | ||
| EP04101291 | 2004-03-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005286324A true JP2005286324A (ja) | 2005-10-13 |
| JP4974469B2 JP4974469B2 (ja) | 2012-07-11 |
Family
ID=35061095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005073057A Active JP4974469B2 (ja) | 2004-03-29 | 2005-03-15 | 基板上へトランジスタ構造を形成する方法、基板上のトランジスタ構造、および半導体デバイス |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7795112B2 (ja) |
| JP (1) | JP4974469B2 (ja) |
| CN (1) | CN1716551B (ja) |
| TW (1) | TWI248681B (ja) |
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- 2005-03-28 US US11/093,265 patent/US7795112B2/en active Active
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Also Published As
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|---|---|
| TW200532918A (en) | 2005-10-01 |
| TWI248681B (en) | 2006-02-01 |
| CN1716551A (zh) | 2006-01-04 |
| US7795112B2 (en) | 2010-09-14 |
| JP4974469B2 (ja) | 2012-07-11 |
| US20050227444A1 (en) | 2005-10-13 |
| CN1716551B (zh) | 2011-03-23 |
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Legal Events
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| RD03 | Notification of appointment of power of attorney |
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|
| A711 | Notification of change in applicant |
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| A131 | Notification of reasons for refusal |
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|
| A977 | Report on retrieval |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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