JP2003309267A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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-
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Abstract
(57)【要約】
【課題】 シリコン活性層の膜厚を高精度に制御できる
半導体装置及びその製造方法を提供すること。 【解決手段】 絶縁膜11の表面領域内に設けられた第１
ゲート電極12と、第１ゲート電極12上に設けられた第１
ゲート絶縁膜13と、絶縁膜11及び第１ゲート絶縁膜13上
に設けられた半導体層15と、半導体層15の少なくとも表
面領域内に互いに離隔して設けられたソース・ドレイン
領域16、16と、ソース・ドレイン領域16、16上にそれぞ
れ設けられ、互いに相対する側壁面の位置が第１ゲート
電極12の両側壁面の位置と絶縁膜11の表面に垂直な方向
で実質的に一致しているソース・ドレイン電極25、25
と、ソース・ドレイン電極16、16間に位置する半導体層
15上に設けられた第２ゲート絶縁膜17と、第２ゲート絶
縁膜17上に設けられ、前記ソース・ドレイン電極25、25
と電気的に分離された第２ゲート電極18とを具備する。
半導体装置及びその製造方法を提供すること。 【解決手段】 絶縁膜11の表面領域内に設けられた第１
ゲート電極12と、第１ゲート電極12上に設けられた第１
ゲート絶縁膜13と、絶縁膜11及び第１ゲート絶縁膜13上
に設けられた半導体層15と、半導体層15の少なくとも表
面領域内に互いに離隔して設けられたソース・ドレイン
領域16、16と、ソース・ドレイン領域16、16上にそれぞ
れ設けられ、互いに相対する側壁面の位置が第１ゲート
電極12の両側壁面の位置と絶縁膜11の表面に垂直な方向
で実質的に一致しているソース・ドレイン電極25、25
と、ソース・ドレイン電極16、16間に位置する半導体層
15上に設けられた第２ゲート絶縁膜17と、第２ゲート絶
縁膜17上に設けられ、前記ソース・ドレイン電極25、25
と電気的に分離された第２ゲート電極18とを具備する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に関する。特に、２つのゲート電極を有す
るダブルゲートMOSトランジスタに関するものである。
その製造方法に関する。特に、２つのゲート電極を有す
るダブルゲートMOSトランジスタに関するものである。
【０００２】
【従来の技術】従来、２つのゲート電極を有するダブル
ゲートMOSトランジスタが知られている。ダブルゲートM
OSトランジスタは、単一のゲート電極を有するMOSトラ
ンジスタに比べて、短チャネル効果を抑制出来る特長が
ある。従って、ダブルゲート構造を用いることにより、
チャネル長が25nmを切るような超微細なMOSトランジス
タが実現できるものと期待されている。
ゲートMOSトランジスタが知られている。ダブルゲートM
OSトランジスタは、単一のゲート電極を有するMOSトラ
ンジスタに比べて、短チャネル効果を抑制出来る特長が
ある。従って、ダブルゲート構造を用いることにより、
チャネル長が25nmを切るような超微細なMOSトランジス
タが実現できるものと期待されている。
【０００３】ダブルゲートMOSトランジスタの製造方法
について、図３１（ａ）乃至（ｆ）を用いて説明する。
図３１（ａ）乃至（ｆ）は、ダブルゲートMOSトランジ
スタの製造工程を順次示す断面図である。
について、図３１（ａ）乃至（ｆ）を用いて説明する。
図３１（ａ）乃至（ｆ）は、ダブルゲートMOSトランジ
スタの製造工程を順次示す断面図である。
【０００４】まず図３１（ａ）に示すように、シリコン
基板100上に素子分離領域110を例えばLOCOS(LOCal Oxid
ation of Silicon)法により形成する。引き続き、シリ
コン基板100の表面上にバックゲート絶縁膜120及びバッ
クゲート電極130を順次形成する。次に図３１（ｂ）に
示すように、全面に絶縁膜140をCVD(Chemical VaporDep
osition)法により形成する。次に図３１（ｃ）に示すよ
うに、絶縁膜140をCMP(Chemical Mechanical Polishin
g)法により研磨して、平坦化する。引き続き、絶縁膜14
0上にシリコン基板150を接着して、図３１（ｄ）の構造
を得る。更に図３１（ｅ）に示すように、シリコン基板
100をCMP法等により研磨して薄膜化することにより、シ
リコン活性層160とする。その後は、シリコン活性層160
上に、フロントゲート絶縁膜170及びフロントゲート電
極180を形成する。更にフロントゲート電極180側面に側
壁絶縁膜190、190を形成し、シリコン活性層160内にソ
ース・ドレイン領域200、200を形成することで、図３１
（ｆ）に示すようなダブルゲートMOSトランジスタが完
成する。
基板100上に素子分離領域110を例えばLOCOS(LOCal Oxid
ation of Silicon)法により形成する。引き続き、シリ
コン基板100の表面上にバックゲート絶縁膜120及びバッ
クゲート電極130を順次形成する。次に図３１（ｂ）に
示すように、全面に絶縁膜140をCVD(Chemical VaporDep
osition)法により形成する。次に図３１（ｃ）に示すよ
うに、絶縁膜140をCMP(Chemical Mechanical Polishin
g)法により研磨して、平坦化する。引き続き、絶縁膜14
0上にシリコン基板150を接着して、図３１（ｄ）の構造
を得る。更に図３１（ｅ）に示すように、シリコン基板
100をCMP法等により研磨して薄膜化することにより、シ
リコン活性層160とする。その後は、シリコン活性層160
上に、フロントゲート絶縁膜170及びフロントゲート電
極180を形成する。更にフロントゲート電極180側面に側
壁絶縁膜190、190を形成し、シリコン活性層160内にソ
ース・ドレイン領域200、200を形成することで、図３１
（ｆ）に示すようなダブルゲートMOSトランジスタが完
成する。
【０００５】図３１（ｆ）に示す構造を有するダブルゲ
ートMOSトランジスタによれば、ゲート遅延時間を大幅
に低減することが出来、LSIの高速化及び低消費電力化
が実現出来る。
ートMOSトランジスタによれば、ゲート遅延時間を大幅
に低減することが出来、LSIの高速化及び低消費電力化
が実現出来る。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来のダブルゲートMOSトランジスタの製造方法である
と、シリコン活性層160の膜厚は、シリコン基板150のCM
P工程によって決定される。ところが、CMPによる研磨で
はシリコン活性層160の膜厚の制御性が悪く、また膜厚
が面内分布を持つ場合がある。その結果、MOSトランジ
スタの特性にバラツキが生じるという問題があった。
来のダブルゲートMOSトランジスタの製造方法である
と、シリコン活性層160の膜厚は、シリコン基板150のCM
P工程によって決定される。ところが、CMPによる研磨で
はシリコン活性層160の膜厚の制御性が悪く、また膜厚
が面内分布を持つ場合がある。その結果、MOSトランジ
スタの特性にバラツキが生じるという問題があった。
【０００７】この発明は、上記事情に鑑みてなされたも
ので、シリコン活性層の膜厚を高精度に制御できる半導
体装置及びその製造方法を提供することにある。
ので、シリコン活性層の膜厚を高精度に制御できる半導
体装置及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】この発明に係る半導体装
置は、絶縁膜の表面領域内に設けられた第１ゲート電極
と、前記第１ゲート電極上に設けられた第１ゲート絶縁
膜と、前記絶縁膜及び前記第１ゲート絶縁膜上に設けら
れた半導体層と、前記半導体層の少なくとも表面領域内
に互いに離隔して設けられたソース・ドレイン領域と、
前記ソース・ドレイン領域上にそれぞれ設けられ、互い
に相対する側壁面の位置が、前記第１ゲート電極の両側
壁面の位置と、前記絶縁膜の表面に垂直な方向で実質的
に一致しているソース・ドレイン電極と、前記ソース・
ドレイン電極間に位置する前記半導体層上に設けられた
第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に設けら
れ、前記ソース・ドレイン電極と電気的に分離された第
２ゲート電極とを具備することを特徴としている。
置は、絶縁膜の表面領域内に設けられた第１ゲート電極
と、前記第１ゲート電極上に設けられた第１ゲート絶縁
膜と、前記絶縁膜及び前記第１ゲート絶縁膜上に設けら
れた半導体層と、前記半導体層の少なくとも表面領域内
に互いに離隔して設けられたソース・ドレイン領域と、
前記ソース・ドレイン領域上にそれぞれ設けられ、互い
に相対する側壁面の位置が、前記第１ゲート電極の両側
壁面の位置と、前記絶縁膜の表面に垂直な方向で実質的
に一致しているソース・ドレイン電極と、前記ソース・
ドレイン電極間に位置する前記半導体層上に設けられた
第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に設けら
れ、前記ソース・ドレイン電極と電気的に分離された第
２ゲート電極とを具備することを特徴としている。
【０００９】上記構成の半導体装置であると、ソース・
ドレイン電極の、互いに相対する側壁面の位置が、第１
ゲート電極の両側壁面の位置と、絶縁膜の表面に垂直な
方向で実質的に一致している。そして、そのようなソー
ス・ドレイン電極間の領域に第２ゲート電極が設けられ
ている。すなわち、第１、第２ゲート電極はほぼ完全に
重なり合っている。その結果、ダブルゲートMOSトラン
ジスタを微細化出来ると共に、ショートチャネル効果を
より効果的に抑制できる。
ドレイン電極の、互いに相対する側壁面の位置が、第１
ゲート電極の両側壁面の位置と、絶縁膜の表面に垂直な
方向で実質的に一致している。そして、そのようなソー
ス・ドレイン電極間の領域に第２ゲート電極が設けられ
ている。すなわち、第１、第２ゲート電極はほぼ完全に
重なり合っている。その結果、ダブルゲートMOSトラン
ジスタを微細化出来ると共に、ショートチャネル効果を
より効果的に抑制できる。
【００１０】また、この発明に係る半導体装置の製造方
法は、第１半導体基板上に第１の膜を形成する工程と、
前記第１の膜上に第１半導体層を形成する工程と、前記
第１半導体層の主表面上に第１ゲート絶縁膜を介在して
第１ゲート電極を形成する工程と、前記第１半導体層の
主表面上に、前記第１ゲート電極を被覆するようにして
絶縁膜を形成する工程と、前記絶縁膜上に第２半導体基
板を張り合わせる工程と、前記第１の膜を、前記第１半
導体基板に接する第２の膜と、前記第１半導体層に接す
る第３の膜とに分離して、前記第１半導体基板及び前記
第２の膜を除去する工程と、前記第３の膜を除去する工
程と、前記第１半導体層の裏面上に、第２ゲート絶縁膜
を介在して第２ゲート電極を形成する工程とを具備する
ことを特徴としている。
法は、第１半導体基板上に第１の膜を形成する工程と、
前記第１の膜上に第１半導体層を形成する工程と、前記
第１半導体層の主表面上に第１ゲート絶縁膜を介在して
第１ゲート電極を形成する工程と、前記第１半導体層の
主表面上に、前記第１ゲート電極を被覆するようにして
絶縁膜を形成する工程と、前記絶縁膜上に第２半導体基
板を張り合わせる工程と、前記第１の膜を、前記第１半
導体基板に接する第２の膜と、前記第１半導体層に接す
る第３の膜とに分離して、前記第１半導体基板及び前記
第２の膜を除去する工程と、前記第３の膜を除去する工
程と、前記第１半導体層の裏面上に、第２ゲート絶縁膜
を介在して第２ゲート電極を形成する工程とを具備する
ことを特徴としている。
【００１１】上記の製造方法であると、第１半導体層の
膜厚を、従来のようにCMP法で制御するのではなく、結
晶成長の過程で制御している。特に、第１半導体層をエ
ピタキシャル成長法で形成することで、第１半導体層の
膜厚を高精度に制御することが出来る。また、同一ウェ
ハ内における膜厚の面内分布が比較的少なくすることが
出来る。従って、設計通りの特性を有するダブルゲート
MOSトランジスタを製造することが出来る。また、エピ
タキシャル成長法を用いることにより第１半導体層の薄
膜化が容易となる結果、ダブルゲートMOSトランジスタ
における、ショートチャネル効果をより効果的に抑制で
きる。
膜厚を、従来のようにCMP法で制御するのではなく、結
晶成長の過程で制御している。特に、第１半導体層をエ
ピタキシャル成長法で形成することで、第１半導体層の
膜厚を高精度に制御することが出来る。また、同一ウェ
ハ内における膜厚の面内分布が比較的少なくすることが
出来る。従って、設計通りの特性を有するダブルゲート
MOSトランジスタを製造することが出来る。また、エピ
タキシャル成長法を用いることにより第１半導体層の薄
膜化が容易となる結果、ダブルゲートMOSトランジスタ
における、ショートチャネル効果をより効果的に抑制で
きる。
【００１２】
【発明の実施の形態】以下、この発明の実施形態を図面
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。
【００１３】この発明の第１の実施形態に係る半導体装
置について、図１を用いて説明する。図１は、ダブルゲ
ートMOSトランジスタの断面図である。
置について、図１を用いて説明する。図１は、ダブルゲ
ートMOSトランジスタの断面図である。
【００１４】図示するように、シリコン基板10上に絶縁
膜11が設けられ、バックゲート電極12が絶縁膜11の表面
領域内に設けられている。絶縁膜11及びバックゲート電
極12上にはバックゲート絶縁膜13が設けられ、バックゲ
ート絶縁膜13上には、素子分離領域14に周囲を取り囲ま
れたシリコン活性層15が設けられている。シリコン活性
層15内には、ソース・ドレイン領域16、16が互いに離隔
するようにして設けられている。ソース・ドレイン領域
16、16は、それぞれシリコン活性層15の表面から底面に
達するようにして設けられている。シリコン活性層15上
には、フロントゲート絶縁膜17が設けられている。更
に、ソース・ドレイン領域16、16間のシリコン活性層15
上には、前記フロントゲート絶縁膜17を介在してフロン
トゲート電極18が設けられている。また、フロントゲー
ト電極18の両側面には側壁絶縁膜19、19が設けられてい
る。
膜11が設けられ、バックゲート電極12が絶縁膜11の表面
領域内に設けられている。絶縁膜11及びバックゲート電
極12上にはバックゲート絶縁膜13が設けられ、バックゲ
ート絶縁膜13上には、素子分離領域14に周囲を取り囲ま
れたシリコン活性層15が設けられている。シリコン活性
層15内には、ソース・ドレイン領域16、16が互いに離隔
するようにして設けられている。ソース・ドレイン領域
16、16は、それぞれシリコン活性層15の表面から底面に
達するようにして設けられている。シリコン活性層15上
には、フロントゲート絶縁膜17が設けられている。更
に、ソース・ドレイン領域16、16間のシリコン活性層15
上には、前記フロントゲート絶縁膜17を介在してフロン
トゲート電極18が設けられている。また、フロントゲー
ト電極18の両側面には側壁絶縁膜19、19が設けられてい
る。
【００１５】上記構成のダブルゲートMOSトランジスタ
において、バックゲート電極12とフロントゲート電極18
とは同電位とされている。そして、これら２つのゲート
電極12、18によってシリコン活性層15の電界分布を制御
することにより、ドレイン領域16とシリコン活性層15と
の接合により生ずる空乏層の拡がりを抑制している。こ
れにより、ダブルゲートMOSトランジスタでは、単一の
ゲート電極を有するMOSトランジスタに比べて、ショー
トチャネル効果をより効果的に抑制できる。
において、バックゲート電極12とフロントゲート電極18
とは同電位とされている。そして、これら２つのゲート
電極12、18によってシリコン活性層15の電界分布を制御
することにより、ドレイン領域16とシリコン活性層15と
の接合により生ずる空乏層の拡がりを抑制している。こ
れにより、ダブルゲートMOSトランジスタでは、単一の
ゲート電極を有するMOSトランジスタに比べて、ショー
トチャネル効果をより効果的に抑制できる。
【００１６】次に上記構成のダブルゲートMOSトランジ
スタの製造方法について、図２乃至図１０を用いて説明
する。図２乃至図１０は、図１に示すダブルゲートMOS
トランジスタの製造工程を順次示す断面図である。
スタの製造方法について、図２乃至図１０を用いて説明
する。図２乃至図１０は、図１に示すダブルゲートMOS
トランジスタの製造工程を順次示す断面図である。
【００１７】まず図２に示すように、シリコン基板20上
に、第１の膜21を形成する。第１の膜21は、例えば多孔
質シリコン(porous silicon)層である。特に、多孔質の
単結晶シリコンである。多孔質シリコン層21は陽極化成
(anodization)により形成される。なお、本明細書中に
おける多孔質シリコンとは、その表面に1011個/cm2程度
の密度で、数nmの径の微細孔が形成されたシリコンのこ
とを示す。陽極化成による多孔質シリコンの一形成方法
について簡単に説明する。まず、単結晶シリコン層を形
成する。その後、フッ化水素酸(HF)とエタノールとの混
合溶液中に、単結晶シリコン層を白金などの電極と一緒
に挿入する。そして、シリコンを陽極、電極を陰極とし
て、両電極間に電流を流す。すると、単結晶シリコン層
の表面が多孔質化される。例えばこのような形成方法に
よって、多孔質シリコン層21が形成される。なお、多孔
質シリコン層21は孔の直径の異なる２層構造であること
が望ましい。本実施形態では、多孔質シリコン層21は第
２、第３の膜、すなわち２つの多孔質シリコン層21a、2
1bを含み、下層の多孔質シリコン層21aは、上層の多孔
質シリコン層21bよりも大きい孔を有している。勿論、
それぞれの径の大きさの関係は逆であっても良い。多孔
質シリコンに含まれる孔の径の大きさは、シリコンを陽
極、電極を陰極として流す電流の大きさ、溶液の濃度、
またはシリコンの比抵抗によって変えることが出来る。
引き続き、多孔質シリコン層21上に、単結晶シリコン層
22をCVD法等を用いたエピタキシャル成長法により形成
する。更に、単結晶シリコン層22上にバックゲート絶縁
膜13及び多結晶シリコン層23を順次形成する。なお、単
結晶シリコン層22は、図１においてMOSトランジスタの
シリコン活性層15となるべき層である。
に、第１の膜21を形成する。第１の膜21は、例えば多孔
質シリコン(porous silicon)層である。特に、多孔質の
単結晶シリコンである。多孔質シリコン層21は陽極化成
(anodization)により形成される。なお、本明細書中に
おける多孔質シリコンとは、その表面に1011個/cm2程度
の密度で、数nmの径の微細孔が形成されたシリコンのこ
とを示す。陽極化成による多孔質シリコンの一形成方法
について簡単に説明する。まず、単結晶シリコン層を形
成する。その後、フッ化水素酸(HF)とエタノールとの混
合溶液中に、単結晶シリコン層を白金などの電極と一緒
に挿入する。そして、シリコンを陽極、電極を陰極とし
て、両電極間に電流を流す。すると、単結晶シリコン層
の表面が多孔質化される。例えばこのような形成方法に
よって、多孔質シリコン層21が形成される。なお、多孔
質シリコン層21は孔の直径の異なる２層構造であること
が望ましい。本実施形態では、多孔質シリコン層21は第
２、第３の膜、すなわち２つの多孔質シリコン層21a、2
1bを含み、下層の多孔質シリコン層21aは、上層の多孔
質シリコン層21bよりも大きい孔を有している。勿論、
それぞれの径の大きさの関係は逆であっても良い。多孔
質シリコンに含まれる孔の径の大きさは、シリコンを陽
極、電極を陰極として流す電流の大きさ、溶液の濃度、
またはシリコンの比抵抗によって変えることが出来る。
引き続き、多孔質シリコン層21上に、単結晶シリコン層
22をCVD法等を用いたエピタキシャル成長法により形成
する。更に、単結晶シリコン層22上にバックゲート絶縁
膜13及び多結晶シリコン層23を順次形成する。なお、単
結晶シリコン層22は、図１においてMOSトランジスタの
シリコン活性層15となるべき層である。
【００１８】次に図３に示すように、多結晶シリコン層
23上にレジスト24を塗布し、フォトリソグラフィ技術に
より、バックゲート電極の形成パターンにパターニング
する。
23上にレジスト24を塗布し、フォトリソグラフィ技術に
より、バックゲート電極の形成パターンにパターニング
する。
【００１９】次に図４に示すように、レジスト24をマス
クに用いて多結晶シリコン層23をパターニングする。パ
ターニングされた多結晶シリコン層23は、バックゲート
電極12となる。その後レジスト24をアッシング等により
灰化して除去する。
クに用いて多結晶シリコン層23をパターニングする。パ
ターニングされた多結晶シリコン層23は、バックゲート
電極12となる。その後レジスト24をアッシング等により
灰化して除去する。
【００２０】次に図５に示すように、バックゲート電極
12を被覆するように、絶縁膜11を単結晶シリコン層22上
に形成する。絶縁膜11は、例えばHDP(High Density Pla
sma)-CVD法により形成したシリコン酸化膜である。その
後、CMP法によって絶縁膜11の表面を研磨・平坦化す
る。
12を被覆するように、絶縁膜11を単結晶シリコン層22上
に形成する。絶縁膜11は、例えばHDP(High Density Pla
sma)-CVD法により形成したシリコン酸化膜である。その
後、CMP法によって絶縁膜11の表面を研磨・平坦化す
る。
【００２１】次に、別のシリコン基板10を用意し、図６
に示すように、絶縁膜11の表面とシリコン基板10の表面
とを接触させ、ファンデルワールス力(van der Waals’
forces)により両者を結合させる。更に熱処理を行うこ
とにより、絶縁膜11とシリコン基板10とを共有結合さ
せ、両者の接着をより強固なものとする。
に示すように、絶縁膜11の表面とシリコン基板10の表面
とを接触させ、ファンデルワールス力(van der Waals’
forces)により両者を結合させる。更に熱処理を行うこ
とにより、絶縁膜11とシリコン基板10とを共有結合さ
せ、両者の接着をより強固なものとする。
【００２２】次に図７に示すように、多孔質シリコン層
21a、21bを分離する。これにより、多孔質シリコン層21
a及びシリコン基板20を除去する。多孔質シリコン層21
a、21bは、多孔質であるが故にその結合強度は比較的弱
く、容易に分離出来る。例えば多孔質シリコン層21a、2
1bの接合界面にエッチング液を流し込むこと、または物
理的な力を作用させることで分離出来る。
21a、21bを分離する。これにより、多孔質シリコン層21
a及びシリコン基板20を除去する。多孔質シリコン層21
a、21bは、多孔質であるが故にその結合強度は比較的弱
く、容易に分離出来る。例えば多孔質シリコン層21a、2
1bの接合界面にエッチング液を流し込むこと、または物
理的な力を作用させることで分離出来る。
【００２３】引き続き図８に示すように、単結晶シリコ
ン層22上の多孔質シリコン層21bを、エッチングにより
除去する。
ン層22上の多孔質シリコン層21bを、エッチングにより
除去する。
【００２４】次に図９に示すように、単結晶シリコン層
22内に、例えばSTI(Shallow TrenchIsolation)技術等に
より素子分離領域14を形成する。素子分離領域14は、勿
論LOCOS法によって形成されても構わないが、微細化と
いう観点からは、STI技術によって形成されることが望
ましい。
22内に、例えばSTI(Shallow TrenchIsolation)技術等に
より素子分離領域14を形成する。素子分離領域14は、勿
論LOCOS法によって形成されても構わないが、微細化と
いう観点からは、STI技術によって形成されることが望
ましい。
【００２５】次に図１０に示すように、単結晶シリコン
層22の裏面上、すなわち、バックゲート絶縁膜13が形成
された面と反対側の面上に、周知の方法により、フロン
トゲート絶縁膜17を形成する。更にフロントゲート絶縁
膜17上に、周知の方法により、フロントゲート電極18を
形成する。
層22の裏面上、すなわち、バックゲート絶縁膜13が形成
された面と反対側の面上に、周知の方法により、フロン
トゲート絶縁膜17を形成する。更にフロントゲート絶縁
膜17上に、周知の方法により、フロントゲート電極18を
形成する。
【００２６】その後は、フロントゲート電極18の側壁に
側壁絶縁膜19を形成し、引き続き、シリコン活性層15内
にソース・ドレイン領域16、16をイオン注入により形成
することで、図１に示すダブルゲートMOSトランジスタ
が完成する。
側壁絶縁膜19を形成し、引き続き、シリコン活性層15内
にソース・ドレイン領域16、16をイオン注入により形成
することで、図１に示すダブルゲートMOSトランジスタ
が完成する。
【００２７】上記のような半導体装置の製造方法によれ
ば、（１）シリコン活性層15の膜厚を、高精度に制御す
ることが出来る。なぜなら、シリコン活性層15は、エピ
タキシャル成長法によって形成された単結晶シリコン層
22であるからである。エピタキシャル成長法によれば、
高精度に膜厚を制御しつつ結晶成長を行うことが出来
る。またシリコンウェハ内における膜厚の面内分布が比
較的少なくすることが出来る。従って、設計通りの特性
を有するダブルゲートMOSトランジスタを製造すること
が出来、素子特性にバラツキが生じることを抑制でき
る。
ば、（１）シリコン活性層15の膜厚を、高精度に制御す
ることが出来る。なぜなら、シリコン活性層15は、エピ
タキシャル成長法によって形成された単結晶シリコン層
22であるからである。エピタキシャル成長法によれば、
高精度に膜厚を制御しつつ結晶成長を行うことが出来
る。またシリコンウェハ内における膜厚の面内分布が比
較的少なくすることが出来る。従って、設計通りの特性
を有するダブルゲートMOSトランジスタを製造すること
が出来、素子特性にバラツキが生じることを抑制でき
る。
【００２８】また、SOI(Silicon On Insulator)構造を
利用したMOSトランジスタでは、シリコン活性層15が薄
いほどショートチャネル効果を防止できることが知られ
ている。特に、ゲート長の1/4以下にすることが望まし
い。本実施形態に係る製造方法によれば、エピタキシャ
ル成長法を用いることによりシリコン活性層15の薄膜化
が容易となる結果、ダブルゲートMOSトランジスタにお
ける、ショートチャネル効果をより効果的に抑制でき
る。
利用したMOSトランジスタでは、シリコン活性層15が薄
いほどショートチャネル効果を防止できることが知られ
ている。特に、ゲート長の1/4以下にすることが望まし
い。本実施形態に係る製造方法によれば、エピタキシャ
ル成長法を用いることによりシリコン活性層15の薄膜化
が容易となる結果、ダブルゲートMOSトランジスタにお
ける、ショートチャネル効果をより効果的に抑制でき
る。
【００２９】なお、上記第１の実施形態における製造工
程の順序は、上記のように限定されるものではなく、可
能な限り順序を入れ替えることが可能である。例えば素
子分離領域14を図２に示す段階で形成しても良い。この
場合の製造方法について、図１１乃至図１３を用いて説
明する。図１１乃至図１３は、上記第１の実施形態の変
形例に係るダブルゲートMOSトランジスタの一部製造工
程を順次示す断面図である。
程の順序は、上記のように限定されるものではなく、可
能な限り順序を入れ替えることが可能である。例えば素
子分離領域14を図２に示す段階で形成しても良い。この
場合の製造方法について、図１１乃至図１３を用いて説
明する。図１１乃至図１３は、上記第１の実施形態の変
形例に係るダブルゲートMOSトランジスタの一部製造工
程を順次示す断面図である。
【００３０】まず図１１に示すように、シリコン基板20
上に多孔質シリコン層21、単結晶シリコン層22を順次形
成する。なお図２を用いて説明したように、多孔質シリ
コン層21は、孔の直径の異なる２つの多孔質シリコン層
21a、21bを含んでいる。
上に多孔質シリコン層21、単結晶シリコン層22を順次形
成する。なお図２を用いて説明したように、多孔質シリ
コン層21は、孔の直径の異なる２つの多孔質シリコン層
21a、21bを含んでいる。
【００３１】次に図１２に示すように、単結晶シリコン
層22内に、素子分離領域14を例えばSTI技術により形成
する。その後は図１３に示すように、単結晶シリコン層
22上にバックゲート絶縁膜13及び多結晶シリコン層23を
順次形成し、更にバックゲート電極のパターンにパター
ニングされたレジスト24を形成する。以降は、上記第１
の実施形態における図４以降の工程を行って、図１に示
すダブルゲートMOSトランジスタが完成する。
層22内に、素子分離領域14を例えばSTI技術により形成
する。その後は図１３に示すように、単結晶シリコン層
22上にバックゲート絶縁膜13及び多結晶シリコン層23を
順次形成し、更にバックゲート電極のパターンにパター
ニングされたレジスト24を形成する。以降は、上記第１
の実施形態における図４以降の工程を行って、図１に示
すダブルゲートMOSトランジスタが完成する。
【００３２】次にこの発明の第２の実施形態に係る半導
体装置について、図１４を用いて説明する。図１４は、
ダブルゲートMOSトランジスタの断面図である。
体装置について、図１４を用いて説明する。図１４は、
ダブルゲートMOSトランジスタの断面図である。
【００３３】図示するように、シリコン基板10上に絶縁
膜11が設けられ、バックゲート電極12が絶縁膜11の表面
領域内に設けられている。絶縁膜11及びバックゲート電
極12上にはバックゲート絶縁膜13が設けられ、バックゲ
ート絶縁膜13上には、素子分離領域14に周囲を取り囲ま
れたシリコン活性層15が設けられている。シリコン活性
層15内には、ソース・ドレイン領域16、16が互いに離隔
するようにして設けられている。ソース・ドレイン領域
16、16は、それぞれシリコン活性層15の表面から底面に
達するようにして設けられている。ソース・ドレイン領
域16、16上には、それぞれソース・ドレイン引き出し電
極25、25が設けられ、ソース・ドレイン引き出し電極2
5、25の相対する側面上には側壁絶縁膜26、26が設けら
れている。そして、相対する側壁絶縁膜26、26間のシリ
コン活性層15上には、フロントゲート絶縁膜17を介在し
てフロントゲート電極18が設けられている。なお、フロ
ントゲート電極18とソース・ドレイン引き出し電極25、
25とは、略同一の膜厚を有しており、両者の上面は略同
一平面上にある。また、ソース・ドレイン引き出し電極
25、25の相対する側面の位置は、バックゲート電極12の
両側面の位置と、シリコン基板10面に垂直な方向で実質
的に一致している。換言すれば、フロントゲート電極18
とバックゲート電極12とは、シリコン基板10に垂直な方
向で、ほぼ完全に重なり合っている。
膜11が設けられ、バックゲート電極12が絶縁膜11の表面
領域内に設けられている。絶縁膜11及びバックゲート電
極12上にはバックゲート絶縁膜13が設けられ、バックゲ
ート絶縁膜13上には、素子分離領域14に周囲を取り囲ま
れたシリコン活性層15が設けられている。シリコン活性
層15内には、ソース・ドレイン領域16、16が互いに離隔
するようにして設けられている。ソース・ドレイン領域
16、16は、それぞれシリコン活性層15の表面から底面に
達するようにして設けられている。ソース・ドレイン領
域16、16上には、それぞれソース・ドレイン引き出し電
極25、25が設けられ、ソース・ドレイン引き出し電極2
5、25の相対する側面上には側壁絶縁膜26、26が設けら
れている。そして、相対する側壁絶縁膜26、26間のシリ
コン活性層15上には、フロントゲート絶縁膜17を介在し
てフロントゲート電極18が設けられている。なお、フロ
ントゲート電極18とソース・ドレイン引き出し電極25、
25とは、略同一の膜厚を有しており、両者の上面は略同
一平面上にある。また、ソース・ドレイン引き出し電極
25、25の相対する側面の位置は、バックゲート電極12の
両側面の位置と、シリコン基板10面に垂直な方向で実質
的に一致している。換言すれば、フロントゲート電極18
とバックゲート電極12とは、シリコン基板10に垂直な方
向で、ほぼ完全に重なり合っている。
【００３４】次に上記構成のダブルゲートMOSトランジ
スタの製造方法について、図１５乃至図２３を用いて説
明する。図１５乃至図２３は、図１４に示すダブルゲー
トMOSトランジスタの製造工程を順次示す断面図であ
る。
スタの製造方法について、図１５乃至図２３を用いて説
明する。図１５乃至図２３は、図１４に示すダブルゲー
トMOSトランジスタの製造工程を順次示す断面図であ
る。
【００３５】まず上記第１の実施形態で説明した製造工
程により、図４に示す構造を形成する。次に図１５に示
すように、バックゲート電極12及びレジスト24をマスク
に用いて、例えばシリコン原子を多孔質シリコン層21b
にイオン注入する。この際、イオン注入はシリコン基板
20に対して垂直な方向から行う。その結果、シリコン原
子が注入された多孔質シリコン層21bは、アモルファス
シリコン層21cとなる。そして、イオン注入されずに残
存する多孔質シリコン層21bは、シリコン基板20に対し
て垂直な方向で、バックゲート電極12とほぼ完全に重な
り合うようになる。その後レジスト24をアッシング等に
より灰化して除去する。
程により、図４に示す構造を形成する。次に図１５に示
すように、バックゲート電極12及びレジスト24をマスク
に用いて、例えばシリコン原子を多孔質シリコン層21b
にイオン注入する。この際、イオン注入はシリコン基板
20に対して垂直な方向から行う。その結果、シリコン原
子が注入された多孔質シリコン層21bは、アモルファス
シリコン層21cとなる。そして、イオン注入されずに残
存する多孔質シリコン層21bは、シリコン基板20に対し
て垂直な方向で、バックゲート電極12とほぼ完全に重な
り合うようになる。その後レジスト24をアッシング等に
より灰化して除去する。
【００３６】次に図１６に示すように、バックゲート電
極12を被覆するように、絶縁膜11を単結晶シリコン層22
上に形成する。そして、CMP法によって絶縁膜11の表面
を研磨・平坦化する。
極12を被覆するように、絶縁膜11を単結晶シリコン層22
上に形成する。そして、CMP法によって絶縁膜11の表面
を研磨・平坦化する。
【００３７】次に、別のシリコン基板10を用意し、図１
７に示すように、絶縁膜11の表面とシリコン基板10の表
面とを接触させ、ファンデルワールス力により両者を結
合させる。更に熱処理を行うことにより、絶縁膜11とシ
リコン基板10とを共有結合させ、両者の接着をより強固
なものとする。
７に示すように、絶縁膜11の表面とシリコン基板10の表
面とを接触させ、ファンデルワールス力により両者を結
合させる。更に熱処理を行うことにより、絶縁膜11とシ
リコン基板10とを共有結合させ、両者の接着をより強固
なものとする。
【００３８】次に図１８に示すように、多孔質シリコン
層21a及びシリコン基板20を除去する。多孔質シリコン
層21a、21bは、多孔質であるが故にその結合強度は比較
的弱く、容易に分離出来る。多結晶シリコン層21aとア
モルファスシリコン層21cもまた同様である。
層21a及びシリコン基板20を除去する。多孔質シリコン
層21a、21bは、多孔質であるが故にその結合強度は比較
的弱く、容易に分離出来る。多結晶シリコン層21aとア
モルファスシリコン層21cもまた同様である。
【００３９】次に図１９に示すように、単結晶シリコン
層22上の多孔質シリコン層21bを、エッチングにより除
去する。この際、多孔質シリコン層21bとアモルファス
シリコン層21cとのエッチング選択比を利用して、アモ
ルファスシリコン層21cを残存させつつ、多孔質シリコ
ン層21bのみを除去する。
層22上の多孔質シリコン層21bを、エッチングにより除
去する。この際、多孔質シリコン層21bとアモルファス
シリコン層21cとのエッチング選択比を利用して、アモ
ルファスシリコン層21cを残存させつつ、多孔質シリコ
ン層21bのみを除去する。
【００４０】次に図２０に示すように、単結晶シリコン
層22の裏面上、すなわち、バックゲート絶縁膜13が形成
された面と反対側の面上に、周知の方法により、フロン
トゲート絶縁膜17を形成する。また、アモルファスシリ
コン層21c及び単結晶シリコン層22を貫通するようにし
て、素子分離領域14を例えばSTI技術を用いて形成す
る。
層22の裏面上、すなわち、バックゲート絶縁膜13が形成
された面と反対側の面上に、周知の方法により、フロン
トゲート絶縁膜17を形成する。また、アモルファスシリ
コン層21c及び単結晶シリコン層22を貫通するようにし
て、素子分離領域14を例えばSTI技術を用いて形成す
る。
【００４１】次に図２１に示すように、絶縁膜27を、ア
モルファスシリコン層21c上、及びフロントゲート絶縁
膜17上に、例えばCVD法等により形成する。この際、隣
接するアモルファスシリコン層21c、21c間の領域が、絶
縁膜27によって埋め込まれないようにする必要がある。
モルファスシリコン層21c上、及びフロントゲート絶縁
膜17上に、例えばCVD法等により形成する。この際、隣
接するアモルファスシリコン層21c、21c間の領域が、絶
縁膜27によって埋め込まれないようにする必要がある。
【００４２】その後、アモルファスシリコン層21c上、
及びフロントゲート絶縁膜17の一部領域上の絶縁膜27
を、例えばRIE(Reactive Ion Etching)法等の異方性エ
ッチングにより除去する。その結果、図２２に示すよう
に、アモルファスシリコン層21c、21cの側壁部分にのみ
存在する側壁絶縁膜26、26が形成される。この際、アモ
ルファスシリコン層21c、21c上に存在するフロントゲー
ト絶縁膜17の一部も併せて除去する。
及びフロントゲート絶縁膜17の一部領域上の絶縁膜27
を、例えばRIE(Reactive Ion Etching)法等の異方性エ
ッチングにより除去する。その結果、図２２に示すよう
に、アモルファスシリコン層21c、21cの側壁部分にのみ
存在する側壁絶縁膜26、26が形成される。この際、アモ
ルファスシリコン層21c、21c上に存在するフロントゲー
ト絶縁膜17の一部も併せて除去する。
【００４３】次に図２３に示すように、多結晶シリコン
層28を、アモルファスシリコン層21c上、及びフロント
ゲート絶縁膜17上に、例えばCVD法等により形成する。
この際、隣接するアモルファスシリコン層21c、21c間の
領域が、多結晶シリコン層28によって完全に埋め込まれ
るようにする必要がある。
層28を、アモルファスシリコン層21c上、及びフロント
ゲート絶縁膜17上に、例えばCVD法等により形成する。
この際、隣接するアモルファスシリコン層21c、21c間の
領域が、多結晶シリコン層28によって完全に埋め込まれ
るようにする必要がある。
【００４４】その後は、素子分離領域14をストッパーに
用いたCMP法により多結晶シリコン層28を研磨して、多
結晶シリコン層28を、隣接するアモルファスシリコン層
21c、21c間の領域にのみ残存させる。残存せられた多結
晶シリコン層28が、フロントゲート電極18となる。引き
続き、単結晶シリコン層22内にソース・ドレイン領域1
6、16を形成することにより、図１４に示すダブルゲー
トMOSトランジスタが完成する。なお、上記ダブルゲー
トMOSトランジスタの製造工程には幾つかの熱工程が含
まれる。例えば、図１５においてシリコン原子を注入し
た後の熱処理、図１７においてシリコン基板10を張り合
わせる際の熱処理、また各半導体層の結晶成長時におけ
る熱処理等である。これらの熱処理を経ることで、ソー
ス・ドレイン領域16、16上のアモルファスシリコン層21
c、21cは結晶化して単結晶シリコン層となり、ソース・
ドレイン引き出し電極25、25として機能する。
用いたCMP法により多結晶シリコン層28を研磨して、多
結晶シリコン層28を、隣接するアモルファスシリコン層
21c、21c間の領域にのみ残存させる。残存せられた多結
晶シリコン層28が、フロントゲート電極18となる。引き
続き、単結晶シリコン層22内にソース・ドレイン領域1
6、16を形成することにより、図１４に示すダブルゲー
トMOSトランジスタが完成する。なお、上記ダブルゲー
トMOSトランジスタの製造工程には幾つかの熱工程が含
まれる。例えば、図１５においてシリコン原子を注入し
た後の熱処理、図１７においてシリコン基板10を張り合
わせる際の熱処理、また各半導体層の結晶成長時におけ
る熱処理等である。これらの熱処理を経ることで、ソー
ス・ドレイン領域16、16上のアモルファスシリコン層21
c、21cは結晶化して単結晶シリコン層となり、ソース・
ドレイン引き出し電極25、25として機能する。
【００４５】上記のような半導体装置の製造方法によれ
ば、上記第１の実施形態と同様に、（１）の効果が得ら
れる。更に、（２）バックゲート電極12とフロントゲー
ト電極18の合わせずれを抑制できる。本効果について以
下説明する。本実施形態に係る製造方法であれば、バッ
クゲート電極12をマスクに用いたイオン注入法により、
多孔質シリコン層21b内にシリコン原子を注入してい
る。そして、シリコン原子の注入されなかった多孔質シ
リコン層21bを除去し、その除去した領域内を埋め込む
ようにしてフロントゲート電極18を形成している。すな
わち、フロントゲート電極18を自己整合的に形成してい
る。従って、バックゲート電極12とフロントゲート電極
18とは、シリコン基板10に垂直な方向で、ほぼ完全に重
なり合うことになる。その結果、ダブルゲートMOSトラ
ンジスタを微細化出来る。
ば、上記第１の実施形態と同様に、（１）の効果が得ら
れる。更に、（２）バックゲート電極12とフロントゲー
ト電極18の合わせずれを抑制できる。本効果について以
下説明する。本実施形態に係る製造方法であれば、バッ
クゲート電極12をマスクに用いたイオン注入法により、
多孔質シリコン層21b内にシリコン原子を注入してい
る。そして、シリコン原子の注入されなかった多孔質シ
リコン層21bを除去し、その除去した領域内を埋め込む
ようにしてフロントゲート電極18を形成している。すな
わち、フロントゲート電極18を自己整合的に形成してい
る。従って、バックゲート電極12とフロントゲート電極
18とは、シリコン基板10に垂直な方向で、ほぼ完全に重
なり合うことになる。その結果、ダブルゲートMOSトラ
ンジスタを微細化出来る。
【００４６】また、フロントゲート電極18とバックゲー
ト電極12とがほぼ完全に重なり合う結果、ドレイン領域
16とシリコン活性層15との接合により生じる空乏層の伸
びを抑制する作用を、最も効果的に得ることが出来る。
従って、上記第１の実施形態に比べて、ショートチャネ
ル効果をより効果的に抑制することが出来る。
ト電極12とがほぼ完全に重なり合う結果、ドレイン領域
16とシリコン活性層15との接合により生じる空乏層の伸
びを抑制する作用を、最も効果的に得ることが出来る。
従って、上記第１の実施形態に比べて、ショートチャネ
ル効果をより効果的に抑制することが出来る。
【００４７】更に、フロントゲート電極18を自己整合的
に形成する結果、シリコン原子の注入された多孔質シリ
コン層21b、すなわちアモルファスシリコン層21cを、ソ
ース・ドレイン電極25として用いることが出来る。その
ため、改めてソース・ドレイン電極を形成する工程は不
要であり、その結果、ダブルゲートMOSトランジスタの
製造工程を複雑化することなく、上記（２）の効果が得
られる。
に形成する結果、シリコン原子の注入された多孔質シリ
コン層21b、すなわちアモルファスシリコン層21cを、ソ
ース・ドレイン電極25として用いることが出来る。その
ため、改めてソース・ドレイン電極を形成する工程は不
要であり、その結果、ダブルゲートMOSトランジスタの
製造工程を複雑化することなく、上記（２）の効果が得
られる。
【００４８】上記のように、本発明の第１、第２の実施
形態に係る半導体装置及びその製造方法によれば、シリ
コン活性層の膜厚を高精度に制御できるダブルゲートMO
Sトランジスタを提供できる。なお、トランジスタの構
造は、図１及び図１４に示したものに限定されず、種々
の変形が可能である。図２４は、第１の実施形態の変形
例に係るダブルゲートMOSトランジスタの断面図であ
る。本変形例では、金属シリサイド層29が、ソース・ド
レイン領域16、16表面、及びフロントゲート電極18表面
に設けられている。なお、金属シリサイド層29には、例
えばCoSix、WSix、MoSix、TaSix、TiSix等を用いること
が出来る。勿論、第２の実施形態で説明した図１４の構
造において、ソース・ドレイン領域16、16表面及びフロ
ントゲート電極18表面に金属シリサイド層を設けても良
い。
形態に係る半導体装置及びその製造方法によれば、シリ
コン活性層の膜厚を高精度に制御できるダブルゲートMO
Sトランジスタを提供できる。なお、トランジスタの構
造は、図１及び図１４に示したものに限定されず、種々
の変形が可能である。図２４は、第１の実施形態の変形
例に係るダブルゲートMOSトランジスタの断面図であ
る。本変形例では、金属シリサイド層29が、ソース・ド
レイン領域16、16表面、及びフロントゲート電極18表面
に設けられている。なお、金属シリサイド層29には、例
えばCoSix、WSix、MoSix、TaSix、TiSix等を用いること
が出来る。勿論、第２の実施形態で説明した図１４の構
造において、ソース・ドレイン領域16、16表面及びフロ
ントゲート電極18表面に金属シリサイド層を設けても良
い。
【００４９】また上記実施形態では、バックゲート電極
12及びフロントゲート電極18の材料として、多結晶シリ
コンを使用する場合を例に挙げて説明したが、例えば高
融点金属等を用いても良い。
12及びフロントゲート電極18の材料として、多結晶シリ
コンを使用する場合を例に挙げて説明したが、例えば高
融点金属等を用いても良い。
【００５０】なお、上記第１の実施形態においては、第
１の膜としての多孔質シリコン層21は単層構造であって
も良い。図２５は、多孔質シリコン層21を単層構造とし
て、上記第１の実施形態における図６に示す工程までを
行った際に得られるダブルゲートMOSトランジスタの断
面図である。この場合、シリコン基板20を除去する方法
としては、更に図２６に示すように、多孔質シリコン層
21を２つの多孔質シリコン層21d、21eに割り、その後、
多孔質シリコン層21dを単結晶シリコン層22から分離し
ても良い。
１の膜としての多孔質シリコン層21は単層構造であって
も良い。図２５は、多孔質シリコン層21を単層構造とし
て、上記第１の実施形態における図６に示す工程までを
行った際に得られるダブルゲートMOSトランジスタの断
面図である。この場合、シリコン基板20を除去する方法
としては、更に図２６に示すように、多孔質シリコン層
21を２つの多孔質シリコン層21d、21eに割り、その後、
多孔質シリコン層21dを単結晶シリコン層22から分離し
ても良い。
【００５１】また、上記第２の実施形態においても、第
１の膜としての多孔質シリコン層21は単層構造であって
も良い。この場合、イオン注入工程は、図２７に示すよ
うに、多孔質シリコン層21の表面からその途中に達する
深さのアモルファスシリコン層21fが形成されるように
して行っても良い。その後、図２８に示すように絶縁膜
11を形成し、図２９に示すようにシリコン基板10を張り
合わせる。引き続き、図３０に示すように、多孔質シリ
コン層21を２つの多孔質シリコン層21g、21hに割り、そ
の後、多孔質シリコン層21gを単結晶シリコン層22から
分離しても良い。
１の膜としての多孔質シリコン層21は単層構造であって
も良い。この場合、イオン注入工程は、図２７に示すよ
うに、多孔質シリコン層21の表面からその途中に達する
深さのアモルファスシリコン層21fが形成されるように
して行っても良い。その後、図２８に示すように絶縁膜
11を形成し、図２９に示すようにシリコン基板10を張り
合わせる。引き続き、図３０に示すように、多孔質シリ
コン層21を２つの多孔質シリコン層21g、21hに割り、そ
の後、多孔質シリコン層21gを単結晶シリコン層22から
分離しても良い。
【００５２】以上のように、第１の膜21としては、容易
に分離可能な多層膜や、２層に分割可能な単層膜等が使
用できる。すなわち第１の膜21は、シリコン基板20をシ
リコン基板10側から分離するためのものであり、分離膜
(separator)とも呼ぶべきものである。従って、上記実
施形態のように、２つに割ること等によってシリコン基
板10を除去できるものであれば良く、上記実施形態で用
いた多孔質の単結晶シリコンは一例に過ぎない。すなわ
ち、多孔質シリコンだけでなく、シリコン以外の半導体
材料や、場合によっては金属材料や絶縁材料を用いるこ
とも可能である。
に分離可能な多層膜や、２層に分割可能な単層膜等が使
用できる。すなわち第１の膜21は、シリコン基板20をシ
リコン基板10側から分離するためのものであり、分離膜
(separator)とも呼ぶべきものである。従って、上記実
施形態のように、２つに割ること等によってシリコン基
板10を除去できるものであれば良く、上記実施形態で用
いた多孔質の単結晶シリコンは一例に過ぎない。すなわ
ち、多孔質シリコンだけでなく、シリコン以外の半導体
材料や、場合によっては金属材料や絶縁材料を用いるこ
とも可能である。
【００５３】更に、図１５において説明したシリコン原
子のイオン注入工程であるが、シリコン原子を注入する
のは、多孔質シリコン層21bをアモルファス化するため
である。従って、同様の効果が得られるものであれば、
注入される原子は必ずしもシリコンに限られず、例えば
ゲルマニウム等を使用できる。
子のイオン注入工程であるが、シリコン原子を注入する
のは、多孔質シリコン層21bをアモルファス化するため
である。従って、同様の効果が得られるものであれば、
注入される原子は必ずしもシリコンに限られず、例えば
ゲルマニウム等を使用できる。
【００５４】なお、本願発明は上記実施形態に限定され
るものではなく、実施段階ではその要旨を逸脱しない範
囲で種々に変形することが可能である。更に、上記実施
形態には種々の段階の発明が含まれており、開示される
複数の構成要件における適宜な組み合わせにより種々の
発明が抽出されうる。例えば、実施形態に示される全構
成要件からいくつかの構成要件が削除されても、発明が
解決しようとする課題の欄で述べた課題が解決でき、発
明の効果の欄で述べられている効果が得られる場合に
は、この構成要件が削除された構成が発明として抽出さ
れうる。
るものではなく、実施段階ではその要旨を逸脱しない範
囲で種々に変形することが可能である。更に、上記実施
形態には種々の段階の発明が含まれており、開示される
複数の構成要件における適宜な組み合わせにより種々の
発明が抽出されうる。例えば、実施形態に示される全構
成要件からいくつかの構成要件が削除されても、発明が
解決しようとする課題の欄で述べた課題が解決でき、発
明の効果の欄で述べられている効果が得られる場合に
は、この構成要件が削除された構成が発明として抽出さ
れうる。
【００５５】
【発明の効果】以上説明したように、この発明によれ
ば、シリコン活性層の膜厚を高精度に制御できる半導体
装置及びその製造方法を提供出来る。
ば、シリコン活性層の膜厚を高精度に制御できる半導体
装置及びその製造方法を提供出来る。
【図１】この発明の第１の実施形態に係る半導体装置の
断面図。
断面図。
【図２】この発明の第１の実施形態に係る半導体装置の
第１の製造工程の断面図。
第１の製造工程の断面図。
【図３】この発明の第１の実施形態に係る半導体装置の
第２の製造工程の断面図。
第２の製造工程の断面図。
【図４】この発明の第１の実施形態に係る半導体装置の
第３の製造工程の断面図。
第３の製造工程の断面図。
【図５】この発明の第１の実施形態に係る半導体装置の
第４の製造工程の断面図。
第４の製造工程の断面図。
【図６】この発明の第１の実施形態に係る半導体装置の
第５の製造工程の断面図。
第５の製造工程の断面図。
【図７】この発明の第１の実施形態に係る半導体装置の
第６の製造工程の断面図。
第６の製造工程の断面図。
【図８】この発明の第１の実施形態に係る半導体装置の
第７の製造工程の断面図。
第７の製造工程の断面図。
【図９】この発明の第１の実施形態に係る半導体装置の
第８の製造工程の断面図。
第８の製造工程の断面図。
【図１０】この発明の第１の実施形態に係る半導体装置
の第９の製造工程の断面図。
の第９の製造工程の断面図。
【図１１】この発明の第１の実施形態の変形例に係る半
導体装置の第１の製造工程の断面図。
導体装置の第１の製造工程の断面図。
【図１２】この発明の第１の実施形態の変形例に係る半
導体装置の第２の製造工程の断面図。
導体装置の第２の製造工程の断面図。
【図１３】この発明の第１の実施形態の変形例に係る半
導体装置の第３の製造工程の断面図。
導体装置の第３の製造工程の断面図。
【図１４】この発明の第２の実施形態に係る半導体装置
の断面図。
の断面図。
【図１５】この発明の第２の実施形態に係る半導体装置
の第１の製造工程の断面図。
の第１の製造工程の断面図。
【図１６】この発明の第２の実施形態に係る半導体装置
の第２の製造工程の断面図。
の第２の製造工程の断面図。
【図１７】この発明の第２の実施形態に係る半導体装置
の第３の製造工程の断面図。
の第３の製造工程の断面図。
【図１８】この発明の第２の実施形態に係る半導体装置
の第４の製造工程の断面図。
の第４の製造工程の断面図。
【図１９】この発明の第２の実施形態に係る半導体装置
の第５の製造工程の断面図。
の第５の製造工程の断面図。
【図２０】この発明の第２の実施形態に係る半導体装置
の第６の製造工程の断面図。
の第６の製造工程の断面図。
【図２１】この発明の第２の実施形態に係る半導体装置
の第７の製造工程の断面図。
の第７の製造工程の断面図。
【図２２】この発明の第２の実施形態に係る半導体装置
の第８の製造工程の断面図。
の第８の製造工程の断面図。
【図２３】この発明の第２の実施形態に係る半導体装置
の第９の製造工程の断面図。
の第９の製造工程の断面図。
【図２４】この発明の実施形態の第１変形例に係る半導
体装置の断面図。
体装置の断面図。
【図２５】この発明の実施形態の第２変形例に係る半導
体装置の製造工程の一部断面図。
体装置の製造工程の一部断面図。
【図２６】この発明の実施形態の第２変形例に係る半導
体装置の製造工程の一部断面図。
体装置の製造工程の一部断面図。
【図２７】この発明の実施形態の第３変形例に係る半導
体装置の製造工程の一部断面図。
体装置の製造工程の一部断面図。
【図２８】この発明の実施形態の第３変形例に係る半導
体装置の製造工程の一部断面図。
体装置の製造工程の一部断面図。
【図２９】この発明の実施形態の第３変形例に係る半導
体装置の製造工程の一部断面図。
体装置の製造工程の一部断面図。
【図３０】この発明の実施形態の第３変形例に係る半導
体装置の製造工程の一部断面図。
体装置の製造工程の一部断面図。
【図３１】従来の半導体装置の製造工程を順次示す断面
図であり、（ａ）乃至（ｆ）図は第１乃至第６の製造工
程の断面図。
図であり、（ａ）乃至（ｆ）図は第１乃至第６の製造工
程の断面図。
10、20、100、150…シリコン基板
11、19、26、27、140、190…絶縁膜
12、130…バックゲート電極
13、120…バックゲート絶縁膜
14、110…素子分離領域
15、160…シリコン活性層
16、25、200…ソース・ドレイン領域
17、170…フロントゲート絶縁膜
18、180…フロントゲート電極
21、21a、21b、21d、21e、21g、21h…多孔質シリコン層
21c、21f…アモルファスシリコン層
22…単結晶シリコン層
23、28…多結晶シリコン層
24…レジスト
29…金属シリサイド層
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/78 ６２７Ｄ
29/50 Ｍ
Ｆターム(参考） 4M104 AA01 AA09 BB01 BB13 CC01
CC05 DD02 DD08 DD43 DD75
DD91 EE03 EE09 FF01 FF02
GG08
5F110 AA30 DD05 DD13 EE05 EE09
EE14 EE30 EE32 EE42 EE45
FF02 FF29 GG02 GG12 GG42
HK05 HK09 HK21 HM02 HM13
NN62 PP16 QQ11 QQ17
Claims (18)
- 【請求項１】 絶縁膜の表面領域内に設けられた第１ゲ
ート電極と、 前記第１ゲート電極上に設けられた第１ゲート絶縁膜
と、 前記絶縁膜及び前記第１ゲート絶縁膜上に設けられた半
導体層と、 前記半導体層の少なくとも表面領域内に互いに離隔して
設けられたソース・ドレイン領域と、 前記ソース・ドレイン領域上にそれぞれ設けられ、互い
に相対する側壁面の位置が、前記第１ゲート電極の両側
壁面の位置と、前記絶縁膜の表面に垂直な方向で実質的
に一致しているソース・ドレイン電極と、 前記ソース・ドレイン電極間に位置する前記半導体層上
に設けられた第２ゲート絶縁膜と、 前記第２ゲート絶縁膜上に設けられ、前記ソース・ドレ
イン電極と電気的に分離された第２ゲート電極とを具備
することを特徴とする半導体装置。 - 【請求項２】 前記ソース・ドレイン電極の上面は、前
記第２ゲート電極の上面と、実質的に同一平面上にある
ことを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記ソース・ドレイン電極は、シリコン
原子の注入された多孔質シリコン層であることを特徴と
する請求項１記載の半導体装置。 - 【請求項４】 前記ソース・ドレイン領域の底面は、前
記半導体層底面に達していることを特徴とする請求項１
記載の半導体装置。 - 【請求項５】 第１半導体基板上に第１の膜を形成する
工程と、 前記第１の膜上に第１半導体層を形成する工程と、 前記第１半導体層の主表面上に第１ゲート絶縁膜を介在
して第１ゲート電極を形成する工程と、 前記第１半導体層の主表面上に、前記第１ゲート電極を
被覆するようにして絶縁膜を形成する工程と、 前記絶縁膜上に第２半導体基板を張り合わせる工程と、 前記第１の膜を、前記第１半導体基板に接する第２の膜
と、前記第１半導体層に接する第３の膜とに分離して、
前記第１半導体基板及び前記第２の膜を除去する工程
と、 前記第３の膜を除去する工程と、 前記第１半導体層の裏面上に、第２ゲート絶縁膜を介在
して第２ゲート電極を形成する工程とを具備することを
特徴とする半導体装置の製造方法。 - 【請求項６】 前記第１の膜を形成する工程は、前記第
１半導体基板上に前記第２の膜を形成する工程と、 前記第２の膜上に前記第３の膜を形成する工程とを備え
ることを特徴とする請求項５記載の半導体装置の製造方
法。 - 【請求項７】 前記第１ゲート電極を形成する工程の
後、前記第１ゲート電極をマスクに用いて、前記第１の
膜内に原子をイオン注入する工程を更に備え、前記第３
の膜を除去する工程において、前記第３の膜は、前記イ
オン注入された領域が残存させられつつ、前記イオン注
入されなかった領域のみが除去され、前記第２ゲート電
極を形成する工程において、前記第２ゲート電極は、残
存する前記第３の膜間に位置する前記第１半導体層の裏
面上に、前記第２ゲート絶縁膜を介在して形成されるこ
とを特徴とする請求項５記載の半導体装置の製造方法。 - 【請求項８】 前記第１の膜は、前記第１半導体基板上
に設けられた第２の膜と、前記第２の膜上に設けられた
第３の膜とを含む多層構造を有し、 前記第１の膜内に原子をイオン注入する工程において、
前記原子は前記第３の膜内に注入されることを特徴とす
る請求項７記載の半導体装置の製造方法。 - 【請求項９】 前記第１の膜内に原子をイオン注入する
工程において、前記イオン注入は前記第１半導体基板に
垂直な方向から行われ、 前記第１の膜において前記イオン注入されなかった領域
と、前記第１ゲート電極とは、前記第１半導体基板に垂
直な方向で実質的に重なり合うことを特徴とする請求項
７記載の半導体装置の製造方法。 - 【請求項１０】 前記第２ゲート電極を形成する工程
は、残存する前記第３の膜間に位置する前記第１半導体
層の裏面上に、前記第２ゲート絶縁膜を形成する工程
と、 残存する前記第３の膜の相対する側面上にそれぞれ側壁
絶縁膜を形成する工程と、 前記第２ゲート絶縁膜上に第２半導体層を形成して、前
記側壁絶縁膜間の領域を前記第２半導体層で埋め込む工
程とを備えることを特徴とする請求項７記載の半導体装
置の製造方法。 - 【請求項１１】 前記イオン注入された前記第３の膜
は、前記イオン注入する工程から前記第２ゲート電極を
形成する工程の間に含まれるいずれかの熱工程により低
抵抗化されることを特徴とする請求項７記載の半導体装
置の製造方法。 - 【請求項１２】 前記イオン注入された前記第３の膜
は、ソース・ドレイン電極として機能することを特徴と
する請求項７記載の半導体装置の製造方法。 - 【請求項１３】 前記第１半導体層を形成する工程の
後、前記第１半導体層内に、素子分離領域を形成する工
程を更に備えることを特徴とする請求項５記載の半導体
装置の製造方法。 - 【請求項１４】 前記第３の膜を除去する工程の後、前
記第１半導体層内に、素子分離領域を形成する工程を更
に備えることを特徴とする請求項５記載の半導体装置の
製造方法。 - 【請求項１５】 前記第１半導体層は、エピタキシャル
成長法によって形成されることを特徴とする請求項５記
載の半導体装置の製造方法。 - 【請求項１６】 前記第１の膜は、多孔質の半導体層で
あることを特徴とする請求項５記載の半導体装置の製造
方法。 - 【請求項１７】 前記第２、第３の膜は、多孔質の半導
体層であり、且つ、前記第２の膜に含まれる孔の径は、
前記第３の膜に含まれる孔の径よりも大きいことを特徴
とする請求項６または８記載の半導体装置の製造方法。 - 【請求項１８】 前記半導体層は、単結晶シリコン層で
あることを特徴とする請求項１６または１７記載の半導
体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002116388A JP3764401B2 (ja) | 2002-04-18 | 2002-04-18 | 半導体装置の製造方法 |
| US10/155,998 US6855969B2 (en) | 2002-04-18 | 2002-05-29 | Semiconductor device having a plurality of gate electrodes and manufacturing method thereof |
| US11/028,060 US7087475B2 (en) | 2002-04-18 | 2005-01-04 | Semiconductor device having a plurality of gate electrodes and manufacturing method thereof |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP2002116388A JP3764401B2 (ja) | 2002-04-18 | 2002-04-18 | 半導体装置の製造方法 |
Publications (2)
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|---|---|
| JP2003309267A true JP2003309267A (ja) | 2003-10-31 |
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ID=29397149
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|---|---|---|---|
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2005286324A (ja) * | 2004-03-29 | 2005-10-13 | Interuniv Micro Electronica Centrum Vzw | 基板上へトランジスタ構造を形成する方法、基板上のトランジスタ構造、および半導体デバイス |
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