JP2011133873A - 表示装置 - Google Patents

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Abstract

【課題】狭額縁化が可能であり、表示特性に優れた表示装置を提供する。
【解決手段】駆動回路及び画素部を有し、駆動回路は、デュアルゲート型の薄膜トランジスタを用いて構成され、画素部はシングルゲート型の薄膜トランジスタを用いて構成される表示装置である。該表示装置おけるデュアルゲート型の薄膜トランジスタは、半導体層が微結晶半導体領域及び一対の非晶質半導体領域で形成され、ゲート絶縁層及び絶縁層が半導体層の微結晶半導体領域に接する。
【選択図】図２

Description

本発明は、駆動回路及び画素部に逆スタガ型薄膜トランジスタを有する表示装置に関する。
電界効果トランジスタの一種として、絶縁表面を有する基板上に形成された半導体層でチャネル形成領域が形成される薄膜トランジスタが知られている。薄膜トランジスタに用いられる半導体層として、非晶質シリコン、微結晶シリコンまたは多結晶シリコンを用いる技術が開示されている。薄膜トランジスタの代表的な応用例は、液晶テレビジョン装置であり、表示画面を構成する各画素のスイッチングトランジスタとして実用化されている。
また、表示装置のコスト削減のため、外付けの部品数を減らし、ゲートドライバを、非晶質シリコンまたは微結晶シリコンを用いた薄膜トランジスタで構成する表示装置がある（特許文献１参照。）。
特開２００５−０４９８３２号公報
非晶質シリコン層でチャネル形成領域が形成される薄膜トランジスタは、電界効果移動度及びオン電流が低いといった問題がある。また、長期の使用により薄膜トランジスタが劣化し、しきい値電圧がシフトしてしまい、オン電流が低下するという問題がある。非晶質シリコン層でチャネル形成領域が形成される薄膜トランジスタでゲートドライバのような駆動回路を構成する場合は、チャネル形成領域の幅を広くし、薄膜トランジスタの面積を大きくすることで、しきい値電圧のシフトによるオン電流の低下が生じても、十分なオン電流を確保している。
または、駆動回路を構成する薄膜トランジスタの数を増やして、各薄膜トランジスタの動作時間を短くすることで、薄膜トランジスタの劣化を低減して、十分なオン電流を確保している。
このため、非晶質シリコン層でチャネル形成領域が形成される薄膜トランジスタで駆動回路を形成する表示装置において、駆動回路の占有面積が広く、表示装置の狭額縁化の妨げとなり、表示領域である画素部の面積が小さくなってしまう。
一方、微結晶シリコン層でチャネル形成領域が形成される薄膜トランジスタは、非晶質シリコンによる薄膜トランジスタと比較して、電界効果移動度が向上するもののオフ電流が高くなってしまい、十分なスイッチング特性が得られないといった問題がある。
多結晶シリコン層でチャネル形成領域が形成される薄膜トランジスタは、上記二種類の薄膜トランジスタよりも電界効果移動度が格段に高く、高いオン電流が得られるといった特性がある。この薄膜トランジスタは、前記した特性により、画素に設けられるスイッチング用のトランジスタのみならず、高速動作が要求されるドライバ回路をも構成することができる。
しかし、多結晶シリコン層でチャネル形成領域が形成される薄膜トランジスタは、非晶質シリコン層で薄膜トランジスタを形成する場合に比べ半導体層の結晶化工程が必要となり、製造コストが増大することが問題となっている。例えば、多結晶シリコン層の製造のために必要なレーザアニール技術は、レーザビームの照射面積が小さく大画面の液晶パネルを効率よく生産することができないといった問題がある。
そこで、本発明の一形態は、作製コストの低減が可能であり、且つ画像の表示特性に優れた表示装置を提供することを課題とする。また、本発明の一形態は、作製コストの低減が可能であり、且つ狭額縁化が可能な表示装置を提供することを課題とする。
本発明の一形態の表示装置は、駆動回路及び画素部を有し、駆動回路は、デュアルゲート型の薄膜トランジスタを用いて構成され、画素部はシングルゲート型の薄膜トランジスタを用いて構成される。また、デュアルゲート型の薄膜トランジスタは、ゲート電極と、ゲート電極に接するゲート絶縁層と、バックゲート電極と、バックゲート電極に接する絶縁層と、ゲート絶縁層及び絶縁層の間に有する半導体層及び配線とを有し、半導体層は、ゲート電極上でゲート絶縁層及び絶縁層に接する微結晶半導体領域と、微結晶半導体領域及び配線の間に設けられる一対の非晶質半導体領域で形成される。また、シングル型の薄膜トランジスタは、ゲート電極と、ゲート電極に接するゲート絶縁層と、絶縁層と、ゲート絶縁層及び絶縁層の間に有する半導体層及び配線とを有し、半導体層は微結晶半導体領域及び非晶質半導体領域で形成され、ゲート絶縁層は半導体層の微結晶半導体領域に接し、絶縁層は半導体層の非晶質半導体領域に接する。
また、本発明の一形態の表示装置において作製される逆スタガ型ＴＦＴの半導体層は、ゲート絶縁層側に微結晶半導体領域が形成され、ソース領域及びドレイン領域側に非晶質半導体領域が形成され、微結晶半導体領域は平坦である。
また、本発明の一形態の表示装置において作製される逆スタガ型ＴＦＴの半導体層は、ゲート絶縁層側に微結晶半導体領域が形成され、ソース領域及びドレイン領域側に非晶質半導体領域が形成され、微結晶半導体領域はソース領域及びドレイン領域側において凹凸状である。
なお、オン電流とは、トランジスタがオン状態のときに、ソース電極とドレイン電極の間に流れる電流をいう。例えば、ｎ型のトランジスタの場合には、ゲート電圧がトランジスタの閾値電圧よりも高いときにソース電極とドレイン電極との間に流れる電流である。
また、オフ電流とは、トランジスタがオフ状態のときに、ソース電極とドレイン電極の間に流れる電流をいう。例えば、ｎ型のトランジスタの場合には、ゲート電圧がトランジスタの閾値電圧よりも低いときにソース電極とドレイン電極との間に流れる電流である。
なお、本明細書中における表示装置とは、画像表示デバイス、発光デバイス、もしくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
本発明により、表示装置のコストを低減しつつ、且つ画像の表示特性を向上させることができる。また、表示装置の狭額縁化が可能となり、表示装置における表示領域を拡大することができる。
本発明の一実施の形態に係る表示装置を説明するブロック図である。 本発明の一実施の形態に係る表示装置を説明する断面図である。 本発明の一実施の形態に係る表示装置を説明する上面図である。 本発明の一実施の形態に係る表示装置を説明する断面図である。 本発明の一実施の形態に係る表示装置を説明する断面図である。 本発明の一実施の形態に係る表示装置を説明する断面図である。 本発明の一実施の形態に係る表示装置の作製方法を説明する断面図である。 本発明の一実施の形態に係る表示装置の作製方法を説明する断面図である。 本発明の一実施の形態に係る表示装置の作製方法を説明する断面図である。 本発明の一実施の形態に係る表示装置の作製方法を説明する断面図である。 本発明に適用可能な多階調フォトマスクを説明する断面図である。 本発明の一実施例に係る薄膜トランジスタの作製方法を説明する断面図である。 本発明の一実施例に係る薄膜トランジスタを説明する断面図である。 本発明の一実施例に係る薄膜トランジスタの電気特性を説明する断面図である。 本発明の一実施例に係る薄膜トランジスタの電気特性を説明する断面図である。 液晶表示装置を説明する上面図及び断面図である。 電子ペーパー説明する断面図である。 発光表示装置を説明する上面図及び断面図である。 電子書籍の一例を示す外観図である。 テレビジョン装置およびデジタルフォトフレームの例を示す外観図である。 携帯型のコンピュータの一例を示す斜視図である。
本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の説明に限定されるものではない。本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。
したがって、本発明は以下に示す実施の形態及び実施例の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。
（実施の形態１）
本実施の形態では、本発明の一形態である表示装置について、図１乃至図４を参照して説明する。なお、表示装置に用いる薄膜トランジスタは、ｐ型よりもｎ型の方が、キャリアの移動度が高い。また、同一の基板上に形成する薄膜トランジスタを全て同じ極性に統一すると、工程数を抑えることができ、好ましい。そのため、本実施の形態では、ｎ型の薄膜トランジスタについて説明する。
図１（Ａ）は、アクティブマトリクス型液晶表示装置のブロック図の一例を示す。図１（Ａ）に示す液晶表示装置は、基板１０１上に表示素子を備えた画素を複数有する画素部５１と、各画素のゲート電極に接続された走査線を制御する走査線駆動回路５３と選択された画素へのビデオ信号の入力を制御する信号線駆動回路５５と、を有する。
図１（Ｂ）は、本発明を適用したアクティブマトリクス型発光表示装置のブロック図の一例を示す。図１（Ｂ）に示す発光表示装置は、基板１０１上に表示素子を備えた画素を複数有する画素部６１と、各画素のゲート電極に接続された走査線を制御する第１の走査線駆動回路６３及び第２の走査線駆動回路６５と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路６７と、を有する。一つの画素にスイッチング用ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ。以下、ＴＦＴともいう。）と電流制御用ＴＦＴの２つを配置する場合、図１（Ｂ）に示す発光表示装置では、スイッチング用ＴＦＴのゲート電極に接続された第１の走査線に入力される信号を第１の走査線駆動回路６３で生成し、電流制御用ＴＦＴのゲート電極に接続された第２の走査線に入力される信号を第２の走査線駆動回路６５で生成する。ただし、第１の走査線に入力される信号と、第２の走査線に入力される信号とを、一の走査線駆動回路で生成する構成としてもよい。また、例えば、スイッチング素子が有するＴＦＴの数によって、スイッチング素子の動作を制御するのに用いられる第１の走査線が、各画素に複数設けられていてもよい。この場合、複数の第１の走査線に入力される信号を、全て１つの走査線駆動回路で生成してもよいし、複数の走査線駆動回路を設けてこれらの各々で生成してもよい。
なお、ここでは、走査線駆動回路５３、第１の走査線駆動回路６３、第２の走査線駆動回路６５、及び信号線駆動回路５５、６７を表示装置に作製する形態を示したが、走査線駆動回路５３、第１の走査線駆動回路６３、または第２の走査線駆動回路６５の一部をＩＣ等の半導体装置で実装してもよい。また、信号線駆動回路５５、６７の一部をＩＣ等の半導体装置で実装してもよい。
また、信号線駆動回路は、シフトレジスタ回路、及びアナログスイッチを有する構成とすればよい。なおシフトレジスタの一出力信号に対してアナログスイッチを複数設け、画像信号を供給する複数の配線より多い本数の信号線に画像信号を振り分けて、各画素に画像信号を供給する構成としてもよい。
画素部５１、６１は複数の画素がマトリクス状に配列して構成されている。画素は、走査線と信号線に接続する画素ＴＦＴ、保持容量素子、画素電極を含んで構成されている。
保持容量素子は、一方の電極と画素ＴＦＴが接続され、他方の電極と容量線が接続される。また、画素電極は表示素子（液晶素子、発光素子、コントラスト媒体（電子インク）等）を駆動する一方の電極を構成する。これらの表示素子の他方の電極はコモン端子に接続されている。
また、信号線入力端子と信号線駆動回路５５、６７との間、走査線入力端子と走査線駆動回路５３、第１の走査線駆動回路６３、または第２の走査線駆動回路６５の間に保護回路が設けられ、走査線、信号線及び容量配線に静電気等によりサージ電圧が印加され、画素ＴＦＴ等が破壊されないように構成されている。そのため、保護回路にはサージ電圧が印加されたときに、コモン配線に電荷を逃がすように構成されている。
次に、走査線駆動回路５３、第１の走査線駆動回路６３、第２の走査線駆動回路６５、及び信号線駆動回路５５、６７と、画素部５１、６１を構成する薄膜トランジスタの構造について、図２を用いて説明する。なお、図２においては、走査線駆動回路５３、第１の走査線駆動回路６３、第２の走査線駆動回路６５、及び信号線駆動回路５５、６７を代表して、駆動回路１００ａと示す。
図２は、駆動回路１００ａを構成する薄膜トランジスタ１６４ａと、画素部１００ｂを構成する薄膜トランジスタ１６４ｂの断面図を示す。
駆動回路１００ａを構成する薄膜トランジスタ１６４ａは、デュアルゲート型の薄膜トランジスタである。薄膜トランジスタ１６４ａは、基板１０１上に、ゲート電極１０３と、半導体層１５３と、ゲート電極１０３及び半導体層１５３の間に設けられるゲート絶縁層１０７と、半導体層１５３に接するソース領域及びドレイン領域として機能する不純物半導体層１５７ａ、１５７ｂと、不純物半導体層１５７ａ、１５７ｂに接する配線１６１ａ、１６１ｂとを有する。また、半導体層１５３、不純物半導体層１５７ａ、１５７ｂ、配線１６１ａ、１６１ｂを覆う絶縁層１６５と、絶縁層１６５上において、半導体層１５３と重畳する電極とを有する。なお、ここでは、絶縁層１６５を介して半導体層１５３と対向する電極をバックゲート電極１６７と示す。
半導体層１５３は、微結晶半導体領域１５３ａ及び非晶質半導体領域１５３ｂを有する。微結晶半導体領域１５３ａは、第１の面においてゲート絶縁層１０７に接し、第１の面と対向する第２の面において一対の非晶質半導体領域１５３ｂ及び絶縁層１６５に接する。非晶質半導体領域１５３ｂは、第１の面において微結晶半導体領域１５３ａに接し、第１の面と対向する第２の面において、一対の不純物半導体層１５７ａ、１５７ｂに接する。即ち、半導体層１５３において、ゲート電極１０３と重畳する領域において、微結晶半導体領域１５３ａがゲート電極１０３に接するゲート絶縁層１０７、及びバックゲート電極１６７に接する絶縁層１６５に接する。
デュアルゲート型の薄膜トランジスタは、ゲート電極１０３と、バックゲート電極１６７との各々に印加する電位を変えることができる。このため、薄膜トランジスタのしきい値電圧を制御することができる。または、ゲート電極１０３及びバックゲート電極１６７に同じ電位を印加することができる。このため、微結晶半導体領域１５３ａの第１の面及び第２の面にチャネルが形成される。
画素部１００ｂを構成する薄膜トランジスタ１６４ｂは、シングルゲート型の薄膜トランジスタである。薄膜トランジスタ１６４ｂは、基板１０１上に、ゲート電極１０３と、半導体層１５５と、ゲート電極１０３及び半導体層１５５の間に設けられるゲート絶縁層１０７と、半導体層１５５に接するソース領域及びドレイン領域として機能する不純物半導体層１５９ａ、１５９ｂと、不純物半導体層１５９ａ、１５９ｂに接する配線１６３ａ、１６３ｂとを有する。
半導体層１５５は、微結晶半導体領域１５５ａ及び非晶質半導体領域１５５ｂを有する。微結晶半導体領域１５５ａは、第１の面においてゲート絶縁層１０７に接し、第１の面と対向する第２の面において非晶質半導体領域１５５ｂに接する。非晶質半導体領域１５５ｂは、第１の面において微結晶半導体領域１５５ａに接し、第１の面と対向する第２の面において、一対の不純物半導体層１５９ａ、１５９ｂ及び絶縁層１６５に接する。即ち、半導体層１５５において、ゲート電極１０３と重畳する領域において、微結晶半導体領域１５３ａがゲート電極１０３に接するゲート絶縁層１０７に接し、非晶質半導体領域１５５ｂが絶縁層１６５に接する。
デュアルゲート型の薄膜トランジスタは、キャリアが流れるチャネルが微結晶半導体領域１５３ａのゲート絶縁層１０７側の界面近傍と、絶縁層１６５側の界面近傍の２箇所となるため、キャリアの移動量が増加し、オン電流及び電界効果移動度を高めることができる。このため、駆動回路１００ａをデュアルゲート型の薄膜トランジスタ１６４ａで構成することで、薄膜トランジスタの面積を小さくすることが可能であり、表示装置の駆動回路の面積を狭くすることが可能であり、表示装置の狭額縁化が可能である。
一方、薄膜トランジスタ１６４ｂは、バックチャネル側が非晶質半導体領域１５５ｂで形成される。非晶質半導体は、微結晶半導体と比較して抵抗が高く移動度が低いため、オフ状態におけるリーク電流を低減することが可能であり、スイッチング特性が高い。即ち、このため、画素部１００ｂを薄膜トランジスタ１６４ｂで構成することで、表示装置のコントラストを高めることができる。
次に、薄膜トランジスタ１６４ａ、１６４ｂの各構成について、以下に説明する。
基板１０１としては、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板に透光性を要しない場合には、ステンレス合金等の金属の基板の表面に絶縁層を設けたものを用いてもよい。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。また、基板１０１として、第３世代（５５０ｍｍ×６５０ｍｍ）、第３．５世代（６００ｍｍ×７２０ｍｍ、または６２０ｍｍ×７５０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１１００ｍｍ×１３００ｍｍ）、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等のガラス基板を用いることができる。
ゲート電極１０３、１０５は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム、ニッケル等の金属材料またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成することができる。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体層、ＡｇＰｄＣｕ合金、Ａｌ−Ｎｄ合金、Ａｌ−Ｎｉ合金などを用いてもよい。
例えば、ゲート電極１０３、１０５の二層の積層構造としては、アルミニウム層上にモリブデン層が積層された二層の積層構造、または銅層上にモリブデン層を積層した二層構造、または銅層上に窒化チタン層若しくは窒化タンタル層を積層した二層構造、窒化チタン層とモリブデン層とを積層した二層構造、銅−マグネシウム−酸素合金層と銅層とを積層した二層構造、銅−マンガン−酸素合金層と銅層とを積層した二層構造、銅−マンガン合金層と銅層とを積層した二層構造などとすることが好ましい。三層の積層構造としては、タングステン層または窒化タングステン層と、アルミニウムとシリコンの合金またはアルミニウムとチタンの合金と、窒化チタン層またはチタン層とを積層した積層とすることが好ましい。電気的抵抗が低い層上にバリア層として機能する金属層が積層されることで、電気的抵抗が低く、且つ金属層から半導体層への金属元素の拡散を防止することができる。
ゲート絶縁層１０７は、ＣＶＤ法またはスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層または窒化酸化シリコン層を単層でまたは積層して形成することができる。また、ゲート絶縁層１０７を酸化シリコンまたは酸化窒化シリコンにより形成することで、薄膜トランジスタの閾値電圧の変動を低減することができる。
なお、本明細書中において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合に、組成範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。ただし、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
半導体層１５３、１５５は、微結晶半導体領域１５３ａ、１５５ａと非晶質半導体領域１５３ｂ、１５５ｂが積層することを特徴とする。また、本実施の形態では、微結晶半導体領域１５３ａ、１５５ａが凹凸状であることを特徴とする。
ここで、半導体層１５３、１５５の詳細な構造について説明する。ここでは、図２（Ａ）に示す薄膜トランジスタ１６４ａのゲート絶縁層１０７と、ソース領域及びドレイン領域として機能する不純物半導体層１５７ａとの間の拡大図を、図２（Ｂ）及び図２（Ｃ）に示す。
図２（Ａ）に示すように、微結晶半導体領域１５３ａ、１５５ａは凹凸状であり、凸部はゲート絶縁層１０７から非晶質半導体領域１５３ｂ、１５５ｂに向かって、先端が狭まる（凸部が鋭角である）凸状（錐形状）である。なお、ゲート絶縁層１０７から非晶質半導体領域１５３ｂ、１５５ｂに向かって幅が広がる凸状（逆錐形状）であってもよい。
微結晶半導体領域１５３ａ、１５５ａは、微結晶半導体で形成される。微結晶半導体とは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体である。微結晶半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な半導体であり、結晶粒径が２ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上８０ｎｍ以下、より好ましくは、２０ｎｍ以上５０ｎｍ以下の柱状または針状の結晶粒が基板表面に対して法線方向に成長している。このため、柱状結晶または針状結晶の結晶粒の界面には、結晶粒界が形成される場合もある。なお、ここでの結晶粒径は、基板表面に対して平行な面における結晶粒の最大直径をいう。また、結晶粒は、非晶質半導体領域と、単結晶とみなせる微小結晶である結晶子を有する。また、結晶粒は双晶を有する場合もある。
微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、またはネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体が得られる。このような微結晶半導体に関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。
微結晶半導体領域１５３ａ、１５５ａの厚さ、即ち、ゲート絶縁層１０７の界面から、微結晶半導体領域１５３ａ、１５５ａの突起（凸部）の先端の距離は、３ｎｍ以上４１０ｎｍ以下、好ましくは２０ｎｍ以上１００ｎｍ以下とすることで、薄膜トランジスタのオフ電流を低減することができる。
また、半導体層１５３、１５５に含まれる酸素及び窒素の二次イオン質量分析法によって計測される濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３未満とすることで、微結晶半導体領域１５３ａ、１５５ａの結晶性を高めることができるため好ましい。
非晶質半導体領域１５３ｂ、１５５ｂは、非晶質半導体、またはハロゲンを有する非晶質半導体、または窒素を有する非晶質半導体で形成される。窒素を有する非晶質半導体に含まれる窒素は、例えばＮＨ基またはＮＨ２基として存在していてもよい。非晶質半導体としては、アモルファスシリコンを用いて形成する。
窒素を含む非晶質半導体は、従来の非晶質半導体と比較して、ＣＰＭ（Ｃｏｎｓｔａｎｔ ｐｈｏｔｏｃｕｒｒｅｎｔ ｍｅｔｈｏｄ）やフォトルミネッセンス分光測定で測定されるＵｒｂａｃｈ端のエネルギーが小さく、欠陥吸収スペクトル量が少ない半導体である。即ち、窒素を含む非晶質半導体は、従来の非晶質半導体と比較して、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体である。窒素を含む非晶質半導体は、価電子帯のバンド端における準位のテール（裾）の傾きが急峻であるため、バンドギャップが広くなり、トンネル電流が流れにくい。このため、窒素を含む非晶質半導体をバックチャネル側に設けることで、薄膜トランジスタのオフ電流を低減することができる。また、窒素を含む非晶質半導体を設けることで、オン電流と電界効果移動度を高めることが可能である。
さらに、窒素を含む非晶質半導体は、低温フォトルミネッセンス分光によるスペクトルのピーク領域は、１．３１ｅＶ以上１．３９ｅＶ以下である。なお、微結晶半導体、代表的には微結晶シリコンを低温フォトルミネッセンス分光により測定したスペクトルのピーク領域は、０．９８ｅＶ以上１．０２ｅＶ以下であり、窒素を含む非晶質半導体は、微結晶半導体膜とは異なるものである。
また、非晶質半導体領域１５３ｂ、１５５ｂの他に、微結晶半導体領域１５３ａ、１５５ａに、ＮＨ基またはＮＨ２基を有してもよい。
また、図２（Ｃ）に示すように、非晶質半導体領域１５３ｂ、１５５ｂに、粒径が１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下の半導体結晶粒１５３ｃを含むことで、オン電流と電界効果移動度を高めることが可能である。
ゲート絶縁層１０７から非晶質半導体領域１５３ｂ、１５５ｂに向かって、先端が狭まる凸状（錐形状）の微結晶半導体または幅が広がる凸状の微結晶半導体は、微結晶半導体が堆積する条件で微結晶半導体層１０９を形成した後、結晶成長を低減する条件で結晶成長と共に、非晶質半導体を堆積することで、このような構造となる。
不純物半導体層１５７ａ、１５７ｂ、１５９ａ、１５９ｂは、リンが添加されたアモルファスシリコン、リンが添加された微結晶シリコン等で形成する。また、リンが添加されたアモルファスシリコン及びリンが添加された微結晶シリコンの積層構造とすることもできる。なお、薄膜トランジスタとして、ｐチャネル型薄膜トランジスタを形成する場合は、不純物半導体層１５７ａ、１５７ｂ、１５９ａ、１５９ｂは、ボロンが添加された微結晶シリコン、ボロンが添加されたアモルファスシリコン等で形成する。なお、半導体層１５３、１５５と、配線１６１ａ、１６１ｂ、１６３ａ、１６３ｂとがオーミックコンタクトをする場合は、不純物半導体層１５７ａ、１５７ｂ、１５９ａ、１５９ｂを形成しなくともよい。
また、不純物半導体層１５７ａ、１５７ｂ、１５９ａ、１５９ｂを、リンが添加された微結晶シリコン、またはボロンが添加された微結晶シリコンで形成する場合は、半導体層１５３、１５５と、不純物半導体層１５７ａ、１５７ｂ、１５９ａ、１５９ｂとの間に、微結晶半導体層、代表的には微結晶シリコン層を形成することで、界面の特性を向上させることができる。この結果、不純物半導体層１５７ａ、１５７ｂ、１５９ａ、１５９ｂと、半導体層１５３、１５５との界面に生じる抵抗を低減することができる。この結果、薄膜トランジスタのソース領域、半導体層、及びドレイン領域を流れる電流量を増加させ、オン電流及び電界効果移動度の増加が可能となる。
配線１６１ａ、１６１ｂ、１６３ａ、１６３ｂは、アルミニウム、銅、チタン、ネオジム、スカンジウム、モリブデン、クロム、タンタル若しくはタングステン等により単層で、または積層して形成することができる。または、ヒロック防止元素が添加されたアルミニウム合金（ゲート電極１０３、１０５に用いることができるＡｌ−Ｎｄ合金等）により形成してもよい。ドナーとなる不純物元素を添加した結晶性シリコンを用いてもよい。ドナーとなる不純物元素が添加された結晶性シリコンと接する側の層を、チタン、タンタル、モリブデン、タングステンまたはこれらの元素の窒化物により形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としてもよい。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステンまたはこれらの元素の窒化物で挟んだ積層構造としてもよい。
絶縁層１６５は、ゲート絶縁層１０７と同様に形成することができる。また、絶縁層１６５として、有機樹脂層を用いて形成することができる。有機樹脂層としては、例えばアクリル、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテンなどを用いることができる。また、シロキサンポリマーを用いることができる。
バックゲート電極１６７は、配線１６１ａ、１６１ｂ、１６３ａ、１６３ｂと同様に形成することができる。また、バックゲート電極１６７は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、または酸化シリコンを添加したインジウム錫酸化物等を用いて形成することができる。
また、バックゲート電極１６７は、透光性を有する導電性高分子（導電性ポリマーともいう。）を含む導電性組成物を用いて形成することができる。バックゲート電極１６７は、シート抵抗が１００００Ω／□以下であって、且つ波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、またはアニリン、ピロール及びチオフェンの２種以上の共重合体若しくはその誘導体等が挙げられる。
次に、薄膜トランジスタ１４６ａの平面図である図３を用いて、バックゲート電極の形状を説明する。
図３（Ａ）に示すように、バックゲート電極１６７は、ゲート電極１０３と平行に形成することができる。この場合、バックゲート電極１６７に印加する電位と、ゲート電極１０３に印加する電位とを、それぞれ任意に制御することが可能である。このため、薄膜トランジスタのしきい値電圧を制御することができる。
また、図３（Ｂ）に示すように、バックゲート電極１６７は、ゲート電極１０３接続させることができる。即ち、ゲート絶縁層１０７及び絶縁層１６５に形成した開口部１５０において、ゲート電極１０３及びバックゲート電極１６７が接続する構造とすることができる。この場合、バックゲート電極１６７に印加する電位と、ゲート電極１０３に印加する電位とは、等しい。この結果、半導体層において、キャリアが流れる領域、即ちチャネルが、微結晶半導体領域のゲート絶縁層１０７側、及び絶縁層１６５側に形成されるため、薄膜トランジスタのオン電流を高めることができる。
さらには、図３（Ｃ）に示すように、バックゲート電極１６７は、絶縁層１６５を介して配線１６１ａ、１６１ｂと重畳してもよい。ここでは、図２（Ａ）に示す構造のバックゲート電極１６７を用いて示したが、図３（Ｂ）に示すバックゲート電極１６７も同様に配線１６１ａ、１６１ｂと重畳してもよい。
なお、図２に示す薄膜トランジスタは、図４に示す薄膜トランジスタのような構造とすることができる。図４において、駆動回路１００ａに形成される薄膜トランジスタ１７０ａは、図２の薄膜トランジスタ１６４ａに相当し、画素部１００ｂに形成される薄膜トランジスタ１７０ｂは、図２の薄膜トランジスタ１６４ｂに相当する。
薄膜トランジスタ１７０ａ、１７０ｂにおいて、配線１７１ａ、１７１ｂ、１７３ａ、１７３ｂが不純物半導体層１５７ａ、１５７ｂ、１５９ａ、１５９ｂの上面だけでなく、側面、及び半導体層１５３、１５５の側面に接することを特徴とする。
以上に示す表示装置は、駆動回路の一部を基板上に形成するため、表示装置のコストを削減することが可能である。本実施の形態において、駆動回路を構成する薄膜トランジスタを、デュアルゲート型の薄膜トランジスタにすることで、キャリアが流れるチャネルが微結晶半導体領域のゲート絶縁層１０７側の界面近傍と、絶縁層１６５側の界面近傍の２箇所となるため、キャリアの移動量が増加し、薄膜トランジスタのオン電流を高めることができる。このため、電流量を多く必要とする薄膜トランジスタにデュアルゲート型の薄膜トランジスタを設けることで、薄膜トランジスタの面積を縮小することができる結果、表示装置の狭額縁化が可能となり、表示領域を拡大することができる。また、画素部において、オン電流が高く、オフ電流を抑えた薄膜トランジスタを各画素のスイッチング素子として用いるため、コントラストが高く、画質の良好な表示装置とすることができる。
なお、本実施の形態は他の実施の形態に適用することが可能である。
（実施の形態２）
本実施の形態では、実施の形態１と異なる薄膜トランジスタについて、図５を用いて説明する。
図５において、駆動回路１００ａに形成される薄膜トランジスタ１７８ａは、実施の形態１の薄膜トランジスタ１６４ａに相当し、画素部１００ｂに形成される薄膜トランジスタ１７８ｂは、実施の形態１の薄膜トランジスタ１６４ｂに相当する。後述する点以外の構成は、薄膜トランジスタ１６４ａおよび１６４ｂと同様である。
薄膜トランジスタ１７８ａ、１７８ｂにおいて、半導体層１７９、１８１の積層構造が微結晶半導体領域１７９ａ、１８１ａ、及び非晶質半導体領域１７９ｂ、１８１ｂの積層構造であり、非晶質半導体領域１７９ｂ、１８１ｂがアモルファスシリコンで形成される。
ここで、半導体層１７９、１８１の詳細な構造について説明する。ここでは、図５（Ａ）に示す薄膜トランジスタ１７８ａの、ゲート絶縁層１０７と、ソース領域及びドレイン領域として機能する不純物半導体層１５７ａとの間の拡大図を、図５（Ｂ）に示す。
アモルファスシリコンには、粒径が１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下の結晶粒が含まれず、アモルファスシリコンは、実施の形態１の非晶質半導体領域で示した窒素を含む非晶質半導体と比較して、秩序性が低い半導体である。非晶質半導体領域１７９ｂをアモルファスシリコンで形成することで、微結晶半導体領域１７９ａ及び非晶質半導体領域１７９ｂの界面を略平坦とすることができる。また、図５（Ｂ）に示すように、微結晶半導体領域１７９ａ及び非晶質半導体領域１７９ｂの略平坦な界面は凹凸状とすることができるが、しかし微結晶半導体領域１７９ａの凸部は鈍角であり、凹凸差は小さい。
薄膜トランジスタ１７８ａ、１７８ｂをこのような構造とすることで、薄膜トランジスタ１７８ａ、１７８ｂのオフ電流を更に低減することが可能である。
以上のことから、本実施の形態に示す表示装置は狭額縁化が可能であり、画素部において、オン電流が高く、オフ電流を抑えた薄膜トランジスタを各画素のスイッチング素子として用いるためコントラストが高く、画質の良好な表示装置となる。
なお、本実施の形態は他の実施の形態に適用することが可能である。
（実施の形態３）
本実施の形態では、実施の形態１と異なる構造の薄膜トランジスタについて、図６を用いて説明する。
図６（Ａ）において、駆動回路１００ａに形成される薄膜トランジスタ１７４ａは、実施の形態１の薄膜トランジスタ１６４ａに相当し、画素部１００ｂに形成される薄膜トランジスタ１７４ｂは、実施の形態１の薄膜トランジスタ１６４ｂに相当する。
薄膜トランジスタ１７４ａ、１７４ｂにおいて、半導体層１５３、１５５の端部が、ゲート絶縁層１０７を介して、ゲート電極１７５、１７７の外側に位置せず、ゲート電極１７５、１７７上に位置することを特徴とする。薄膜トランジスタ１７４ａ、１７４ｂをこのような構造とすることで、液晶表示装置のようなバックライトを有する表示装置において、ゲート電極１７５、１７７が半導体層１５３、１５５に照射する光の遮光部材として機能するため、バックライト等の基板側からの光が半導体層１５３、１５５に照射されるのを低減することが可能である。このため、薄膜トランジスタ１７４ａ、１７４ｂのオフ電流を低減させることができる。
なお、図６（Ａ）の画素部１００ｂの構造の薄膜トランジスタ１７４ｂは少なくとも画素部に形成されればよい。即ち、図６（Ｂ）に示すように、駆動回路１００ａを、半導体層１５３の端部がゲート絶縁層１０７を介してゲート電極１０３の外側に位置する薄膜トランジスタ１６４ａで形成し、画素部１００ｂは、半導体層１５５の端部が、ゲート絶縁層１０７を介して、ゲート電極１７７上に位置する薄膜トランジスタ１７４ｂで形成することができる。画素部１００ｂの薄膜トランジスタ１７４ｂは、ゲート電極１７７が半導体層１５５に照射する光の遮光部材として機能するため、バックライト等の基板側からの光が半導体層１５５に照射されるのを低減することが可能である。このため、画素部１００ｂに形成される薄膜トランジスタ１７４ｂのオフ電流を低減することができる。
以上のことから、本実施の形態に示す表示装置は、狭額縁化が可能であり、画素部において、オン電流が高く、オフ電流を抑えた薄膜トランジスタを各画素のスイッチング素子として用いるため、コントラストが高く、画質の良好な表示装置となる。
なお、本実施の形態は他の実施の形態に適用することが可能である。
（実施の形態４）
ここでは、図１に示す表示装置の作製方法について、図７乃至図１０を用いて示す。
本実施の形態では、ｎ型の薄膜トランジスタの作製方法について説明する。
図７（Ａ）に示すように、基板１０１上にゲート電極１０３、１０５を形成する。次に、ゲート電極１０５、１０５を覆うゲート絶縁層１０７、微結晶半導体層１０９を形成する。
基板１０１としては、実施の形態１に示す基板１０１を適宜用いることができる。
ゲート電極１０３、１０５は、実施の形態１に示すゲート電極１０３、１０５に示す材料を適宜用いて形成する。ゲート電極１０３、１０５は、基板１０１上に、スパッタリング法または真空蒸着法を用いて上記した材料により導電層を形成し、該導電層上にフォトリソグラフィ法またはインクジェット法等によりマスクを形成し、該マスクを用いて導電層をエッチングして形成することができる。また、銀、金または銅等の導電性ナノペーストをインクジェット法により基板上に吐出し、焼成することで形成することもできる。なお、ゲート電極１０３、１０５と、基板１０１との密着性向上として、上記の金属材料の窒化物層を、基板１０１と、ゲート電極１０３、１０５との間に設けてもよい。ここでは、基板１０１上に導電層を形成し、フォトマスクを用いて形成したレジストマスクによりエッチングする。
なお、ゲート電極１０３、１０５の側面は、テーパー形状とすることが好ましい。後の工程で、ゲート電極１０３、１０５上には、絶縁層、半導体層及び配線層を形成するので、これらに段差箇所において切れを生じさせないためである。ゲート電極１０３、１０５の側面をテーパー形状にするためには、レジストマスクを後退させつつエッチングを行えばよい。
また、ゲート電極１０３、１０５を形成する工程によりゲート配線（走査線）及び容量配線も同時に形成することができる。なお、走査線とは画素を選択する配線をいい、容量配線とは画素の保持容量の一方の電極に接続された配線をいう。ただし、これに限定されず、ゲート配線及び容量配線の一方または双方と、ゲート電極１０３、１０５とは別に設けてもよい。
ゲート絶縁層１０７は、ＣＶＤ法またはスパッタリング法等を用いて、実施の形態１で示した材料を用いて形成することができる。ゲート絶縁層１０７のＣＶＤ法による形成工程においてグロー放電プラズマの生成は、３ＭＨｚから３０ＭＨｚ、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚの高周波電力、または３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には６０ＭＨｚを印加することで行われる。また、１ＧＨｚ以上のマイクロ波の高周波電力を印加することで行われる。ＶＨＦ帯やマイクロ波の高周波電力を用いることで、成膜速度を高めることが可能である。なお、高周波電力がパルス状に印加されるパルス発振や、連続的に印加される連続発振とすることができる。また、ＨＦ帯の高周波電力と、ＶＨＦ帯の高周波電力を重畳させることで、大面積基板においてもプラズマのムラを低減し、均一性を高めることができると共に、堆積速度を高めることができる。また、高周波数が１ＧＨｚ以上であるマイクロ波プラズマＣＶＤ装置を用いてゲート絶縁層１０７を形成すると、ゲート電極と、ドレイン電極及びソース電極との間の耐圧を向上させることができるため、信頼性の高い薄膜トランジスタを得ることができる。
また、ゲート絶縁層１０７として、有機シランガスを用いたＣＶＤ法により酸化シリコン層を形成することで、後に形成する半導体層の結晶性を高めることが可能であるため、薄膜トランジスタのオン電流及び電界効果移動度を高めることができる。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
微結晶半導体層１０９としては、微結晶半導体層、代表的には、微結晶シリコン層、微結晶シリコンゲルマニウム層、微結晶ゲルマニウム層等を用いて形成する。微結晶半導体層１０９の厚さは、３〜１００ｎｍ、好ましくは５〜５０ｎｍとすることが好ましい。微結晶半導体層１０９の厚さが薄すぎると、薄膜トランジスタのオン電流が低減し、微結晶半導体層１０９の厚さが厚すぎると、薄膜トランジスタが高温で動作する際に、オフ電流が上昇する。それ故、微結晶半導体層１０９の厚さを厚さ３〜１００ｎｍ、好ましくは５〜５０ｎｍとすることで、薄膜トランジスタのオン電流及びオフ電流を制御することができる。
微結晶半導体層１０９は、プラズマＣＶＤ装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより形成する。または、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、ヘリウム、ネオン、クリプトン等の希ガスとを混合し、グロー放電プラズマにより形成する。シリコンまたはゲルマニウムを含む堆積性気体の流量に対して、水素の流量を１０〜２０００倍、好ましくは１０〜２００倍に希釈して、微結晶シリコン、微結晶シリコンゲルマニウム、微結晶ゲルマニウム等を形成する。このときの堆積温度は、室温〜３００℃、好ましくは２００〜２８０℃が好ましい。
シリコンまたはゲルマニウムを含む堆積性気体の代表例としては、ＳｉＨ４、Ｓｉ２Ｈ６、ＧｅＨ４、Ｇｅ２Ｈ６等がある。
なお、ゲート絶縁層１０７を窒化シリコン層とすると、微結晶半導体層１０９の堆積初期において非晶質半導体領域が形成されやすく、微結晶半導体層１０９の結晶性が低く、薄膜トランジスタの電気特性が悪くなる。このため、ゲート絶縁層１０７を窒化シリコン層とする場合は、微結晶半導体層１０９を、シリコンまたはゲルマニウムを含む堆積性気体の希釈率の高い条件、または低温条件で堆積することが好ましい。代表的には、シリコンまたはゲルマニウムを含む堆積気体の流量に対して、水素の流量を２００〜２０００倍、好ましくは２５０〜４００倍とする高希釈率条件が好ましい。また、微結晶半導体層１０９の堆積温度を２００〜２５０℃とする低温条件が好ましい。高希釈率条件または低温条件により、初期核発生密度が高まり、ゲート絶縁層１０７上の非晶質成分が低減し、微結晶半導体層１０９の結晶性が向上する。
微結晶半導体層１０９の原料ガスとして、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを用いることで、微結晶半導体層１０９の成膜速度が高まる。また、成膜速度が高まることで、微結晶半導体層１０９に混入される不純物量が低減するため、微結晶半導体層１０９の結晶性を高めることができる。このため、薄膜トランジスタのオン電流及び電界効果移動度が高まると共に、スループットを高めることができる。
微結晶半導体層１０９を形成する際の、グロー放電プラズマの生成は、３ＭＨｚから３０ＭＨｚ、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚのＨＦ帯の高周波電力、または３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には、６０ＭＨｚを印加することで行われる。また、１ＧＨｚ以上のマイクロ波の高周波電力を印加することで行われる。なお、高周波電力がパルス状に印加されるパルス発振や、連続的に印加される連続発振とすることができる。また、ＨＦ帯の高周波電力と、ＶＨＦ帯の高周波電力を重畳させることで、大面積基板においてもプラズマのムラを低減し、均一性を高めることができると共に、堆積速度を高めることができる。
なお、微結晶半導体層１０９を形成する前に、ＣＶＤ装置の処理室内の気体を排気しながら、シリコンまたはゲルマニウムを含む堆積性気体を導入して、処理室内の不純物元素を除去することで、後に形成される薄膜トランジスタのゲート絶縁層１０７及び微結晶半導体層１０９における不純物量を低減することが可能であり、薄膜トランジスタの電気特性を向上させることができる。
次に、図７（Ｂ）に示すように、微結晶半導体層１０９上に半導体層１１１を堆積する。半導体層１１１は、微結晶半導体領域１１１ａ及び非晶質半導体領域１１１ｂで構成される。次に、半導体層１１１上に、不純物半導体層１１３、及び導電層１１５を形成する。次に、導電層１１５上にレジストマスク１１９、１２１を形成する。
微結晶半導体層１０９を種結晶として、部分的に結晶成長させる条件（結晶成長を低減させる条件）で、微結晶半導体領域１１１ａ及び非晶質半導体領域１１１ｂを有する半導体層１１１を形成することができる。
半導体層１１１は、プラズマＣＶＤ装置の処理室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、窒素を含む気体とを混合し、グロー放電プラズマにより形成する。窒素を含む気体としては、アンモニア、窒素、フッ化窒素、塩化窒素、クロロアミン、フルオロアミン等がある。グロー放電プラズマの生成は、微結晶半導体層１０９と同様にすることができる。
このとき、シリコンまたはゲルマニウムを含む堆積性気体と、水素との流量比は、微結晶半導体層１０９と同様に微結晶半導体層を形成する条件を用い、原料ガスに窒素を含む気体を用いることで、微結晶半導体層１０９の堆積条件よりも、結晶成長を低減する条件とすることができる。具体的には、半導体層１１１の堆積初期においては、原料ガスに窒素を含む気体が含まれるため、部分的に、結晶成長が抑制され、錐形状の微結晶半導体領域が成長すると共に、非晶質半導体領域が形成される。さらに、堆積中期または後期では、錐形状の微結晶半導体領域の結晶成長が停止し、非晶質半導体領域のみが堆積される。この結果、半導体層１１１において、微結晶半導体領域１１１ａ、及び欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体層で形成される非晶質半導体領域１１１ｂを形成することができる。
ここでは、半導体層１１１を形成する条件の代表例は、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量が１０〜２０００倍、好ましくは１０〜２００倍である。なお、通常の非晶質半導体層を形成する条件の代表例は、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量は０〜５倍である。
また、半導体層１１１の原料ガスに、ヘリウム、ネオン、アルゴン、キセノン、またはクリプトン等の希ガスを導入することで、成膜速度を高めることができる。
半導体層１１１の厚さは、厚さ５０〜３５０ｎｍ、好ましくは１２０〜２５０ｎｍとすることが好ましい。
ここでは、半導体層１１１の原料ガスに窒素を含む気体を含ませて、微結晶半導体領域１１１ａ及び非晶質半導体領域１１１ｂを有する半導体層１１１を形成したが、他の半導体層１１１の形成方法として、微結晶半導体層１０９の表面に窒素を含む気体を曝して、微結晶半導体層１０９の表面に窒素を吸着させた後、シリコンまたはゲルマニウムを含む堆積性気体及び水素を原料ガスとして半導体層１１１を形成することで、微結晶半導体領域１１１ａ及び非晶質半導体領域１１１ｂを有する半導体層１１１を形成することができる。
不純物半導体層１１３は、プラズマＣＶＤ装置の反応室内において、シリコンを含む堆積性気体と、水素と、ホスフィン（水素希釈またはシラン希釈）とを混合し、グロー放電プラズマにより形成する。シリコンを含む堆積性気体を水素で希釈して、リンが添加されたアモルファスシリコン、またはリンが添加された微結晶シリコンを形成する。なお、ｐ型の薄膜トランジスタを作製する場合は、不純物半導体層１１３として、ホスフィンの代わりに、ジボランを用いて、グロー放電プラズマにより形成すればよい。
導電層１１５は、実施の形態１に示す配線１６１ａ、１６１ｂ、１６３ａ、１６３ｂと同様の材料を適宜用いることができる。導電層１１５は、ＣＶＤ法、スパッタリング法または真空蒸着法を用いて形成する。また、導電層１１５は、銀、金または銅等の導電性ナノペーストを用いてスクリーン印刷法またはインクジェット法等を用いて吐出し、焼成することで形成しても良い。
第２のフォトリソグラフィ工程によりレジストマスク１１９、１２１を形成する。レジストマスク１１９、１２１は厚さの異なる領域を有する。ここでは、各薄膜トランジスタの配線を覆う領域と、チャネル形成領域の厚さを異ならせると共に、駆動回路における薄膜トランジスタのチャネル形成領域を覆うレジストの厚さと、画素部における薄膜トランジスタのチャネル形成領域を覆うレジストの厚さとを異ならせる。代表的には、各薄膜トランジスタの配線を覆う厚さが最も厚く、次に、画素部の薄膜トランジスタのチャネル形成領域の厚さ、駆動回路の薄膜トランジスタのチャネル形成領域の厚さの順に厚さが薄くなる。
このようなレジストマスクは、多階調マスクを用いて形成することができる。多階調マスクを用いることで、使用するフォトマスクの枚数を低減し、作製工程数が削減できるため好ましい。本実施の形態において、微結晶半導体層１０９、半導体層１１１のパターンを形成する工程と、ソース領域とドレイン領域を分離する工程と、駆動回路に形成される薄膜トランジスタのチャネル形成領域のエッチング工程と、画素部に形成される薄膜トランジスタのチャネル形成領域のエッチング工程において、多階調マスクを用いることができる。
多階調マスクとは、多段階の光量で露光を行うことが可能なマスクであり、代表的には、露光領域、半露光領域及び未露光領域の３段階以上の光量で露光を行う。多階調マスクを用いることで、一度の露光及び現像工程によって、複数（本実施の形態では三種類）の厚さを有するレジストマスクを形成することができる。そのため、多階調マスクを用いることで、フォトマスクの枚数を削減することができる。
図１１（Ａ１）及び図１１（Ｂ１）は、代表的な多階調マスクの断面図を示す。図１１（Ａ１）にはグレートーンマスク２８０を示し、図１１（Ｂ１）にはハーフトーンマスク２８５を示す。
図１１（Ａ１）に示すグレートーンマスク２８０は、透光性を有する基板２８１上に遮光層により形成された遮光部２８２、及び遮光層のパターンにより設けられた回折格子部２８３で構成されている。
回折格子部２８３は、露光に用いる光の解像度限界以下の間隔で設けられたスリット、ドットまたはメッシュ等を有することで、光の透過率を制御する。なお、回折格子部２８３に設けられるスリット、ドットまたはメッシュは周期的なものであってもよいし、非周期的なものであってもよい。
透光性を有する基板２８１としては、石英等を用いることができる。遮光部２８２及び回折格子部２８３を構成する遮光層は、クロムまたは酸化クロム等により設けられる。
グレートーンマスク２８０に露光するための光を照射した場合、図１１（Ａ２）に示すように、遮光部２８２に重畳する領域における透光率は０％となり、遮光部２８２も回折格子部２８３も設けられていない領域における透光率は１００％となる。また、回折格子部２８３における透光率は、概ね１０〜７０％の範囲であり、回折格子のスリット、ドットまたはメッシュの間隔等により調整可能である。
図１１（Ｂ１）に示すハーフトーンマスク２８５は、透光性を有する基板２８６上に半透光層により形成された半透光部２８７、及び遮光層により形成された遮光部２８８で構成されている。
半透光部２８７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉ等の層を用いて形成することができる。遮光部２８８は、グレートーンマスクの遮光層と同様の材料を用いて形成すればよく、好ましくはクロムまたは酸化クロム等により設けられる。
ハーフトーンマスク２８５に露光するための光を照射した場合、図１１（Ｂ２）に示すように、遮光部２８８に重畳する領域における透光率は０％となり、遮光部２８８も半透光部２８７も設けられていない領域における透光率は１００％となる。また、半透光部２８７における透光率は、概ね１０〜７０％の範囲であり、形成する材料の種類または形成する膜厚等により、調整可能である。
多階調マスクを用いて露光して現像を行うことで、厚さの異なる領域を有するレジストマスクを形成することができる。
次に、レジストマスク１１９、１２１を用いて、微結晶半導体層１０９、半導体層１１１、不純物半導体層１１３、及び導電層１１５をエッチングする（図７（Ｃ）参照）。この工程により、微結晶半導体層１０９、半導体層１１１、不純物半導体層１１３及び導電層１１５を素子毎に分離し、半導体層１２３、１２５、不純物半導体層１２６、１２７、及び導電層１２９、１３１を形成する。なお、半導体層１２３は、微結晶半導体層１０９及び半導体層１１１の一部であり、微結晶半導体領域１２３ａ、及び非晶質半導体領域１２３ｂを有する。半導体層１２５は、微結晶半導体層１０９及び半導体層１１１の一部であり、微結晶半導体領域１２５ａ、及び非晶質半導体領域１２５ｂを有する（図２（Ａ）参照）。
次に、レジストマスク１１９、１２１を後退させて、チャネル形成領域を覆う部分において分離されたレジストマスク１３３ａ、１３３ｂ、チャネル形成領域を覆う部分において分離されていないレジストマスク１３５を形成する。レジストマスクの後退には、酸素プラズマによるアッシングを用いればよい。駆動回路に形成される薄膜トランジスタのゲート電極上で分離するようにレジストマスク１１９、１２１をアッシングすることで、レジストマスク１３３ａ、１３３ｂ、１３５を形成することができる（図８（Ａ）参照。）。ここでは、次のエッチング工程で駆動回路に形成される薄膜トランジスタの不純物半導体層を分離するため、さらには、半導体層１２３の途中までエッチングするために、駆動回路の薄膜トランジスタを覆うレジストマスクを分離する。
次に、レジストマスク１３３ａ、１３３ｂを用いて導電層１２９及び不純物半導体層１２６をエッチングし、導電層１４５ａ、１４５ｂ、及び一対の不純物半導体層１４１ａ、１４１ｂを形成する。また、半導体層１２３も一部エッチングされ、凹部を有する半導体層１３７が形成される。また、当該エッチング工程により、画素部では、半導体層１２５、不純物半導体層１２７、及び導電層１３１において、レジストマスク１３５から露出している端部がエッチングされ、半導体層１３９、不純物半導体層１４３、導電層１４７となる（図８（Ｂ）を参照。）。
導電層１２９、１３１のエッチングはドライエッチングまたはウエットエッチングを用いることができる。
次に、図９（Ａ）に示すように、レジストマスク１３３ａ、１３３ｂ、１３５を後退させて、レジストマスク１３３ａ、１３３ｂより幅の狭いレジストマスク１４９ａ、１４９ｂ、及びチャネル形成領域を覆う部分において分離されているレジストマスク１５１ａ、１５１ｂを形成する。レジストマスクの後退には、酸素プラズマによるアッシングを用いればよい。画素部に形成される薄膜トランジスタのゲート電極上で分離するようにレジストマスク１３３ａ、１３３ｂ、１３５をアッシングすることで、レジストマスク１４９ａ、１４９ｂ、１５１ａ、１５１ｂを形成することができる。ここでは、次のエッチング工程で画素部に形成される薄膜トランジスタの不純物半導体層を分離するために、画素部の薄膜トランジスタを覆うレジストマスクを分離する。
次に、レジストマスク１５１ａ、１５１ｂを用いて導電層１４７及び不純物半導体層１４３をエッチングし、ソース電極及びドレイン電極として機能する配線１６３ａ、１６３ｂ、及びソース領域及びドレイン領域として機能する一対の不純物半導体層１５９ａ、１５９ｂを形成する。なお、配線１６３ａ、１６３ｂの一方は、ソース電極またはドレイン電極のみならず信号線としても機能する。ただし、これに限定されず、信号線とソース電極及びドレイン電極とは別に設けてもよい。また、半導体層１３９の一部がエッチングされ、凹部を有する半導体層１５５が形成される。ここでは、非晶質半導体領域１５５ｂが露出されるように、半導体層１３９をエッチングすることで、ゲート電極と重なる領域においては、非晶質半導体領域１５５ｂが露出する半導体層１５５となる。
また、当該エッチング工程により、駆動回路では、半導体層１３７、不純物半導体層１４１ａ、１４１ｂ、及び導電層１４５ａ、１４５ｂにおいて、レジストマスク１４９ａ、１４９ｂから露出している端部がエッチングされ、半導体層１５３、ソース領域及びドレイン領域として機能する一対の不純物半導体層１５７ａ、１５７ｂ、配線１６１ａ、１６１ｂとなる。なお、配線１６１ａ、１６１ｂの一方は、ソース電極またはドレイン電極のみならず信号線としても機能する。ただし、これに限定されず、信号線とソース電極及びドレイン電極とは別に設けてもよい。このとき、微結晶半導体領域１５３ａが露出されるように半導体層１５３をエッチングすることで、配線１６１ａ、１６１ｂで覆われる領域では微結晶半導体領域１５３ａ及び非晶質半導体領域１５３ｂが積層され、配線１６１ａ、１６１ｂで覆われず、かつゲート電極と重なる領域においては、微結晶半導体領域１５３ａが露出する半導体層１５３となる（図９（Ｂ）を参照。）。
なお、半導体層１５３は、微結晶半導体領域１５３ａ、及び非晶質半導体領域１５３ｂを有する。半導体層１５５は、微結晶半導体領域１５５ａ、及び非晶質半導体領域１５５ｂを有する。
ここでは、エッチングにおいてドライエッチングを用いているため、配線１６１ａ、１６１ｂの端部と、不純物半導体層１５７ａ、１５７ｂの端部とが揃い、配線１６３ａ、１６３ｂの端部と、不純物半導体層１５９ａ、１５９ｂの端部とが揃っているが、導電層１４５ａ、１４５ｂ、１４７をウエットエッチングし、不純物半導体層１４１ａ、１４１ｂ、１４３をドライエッチングすると、配線１６１ａ、１６１ｂの端部と、不純物半導体層１５７ａ、１５７ｂの端部とがずれ、配線１６３ａ、１６３ｂの端部と、不純物半導体層１５９ａ、１５９ｂの端部とがずれ、断面において、配線１６１ａ、１６１ｂ、１６３ａ、１６３ｂの端部が、不純物半導体層１５７ａ、１５７ｂ、１５９ａ、１５９ｂの端部より内側に位置する。
次に、ドライエッチングを行ってもよい。ドライエッチングの条件は、露出している微結晶半導体領域１５３ａ及び非晶質半導体領域１５５ｂにダメージが入らず、且つ微結晶半導体領域１５３ａ及び非晶質半導体領域１５５ｂに対するエッチングレートが低い条件を用いる。つまり、露出している微結晶半導体領域１５３ａ及び非晶質半導体領域１５５ｂ表面にほとんどダメージを与えず、且つ露出している微結晶半導体領域１５３ａ及び非晶質半導体領域１５５ｂの厚さがほとんど減少しない条件を用いる。エッチングガスとしては、代表的にはＣｌ２、ＣＦ４、またはＮ２等を用いる。また、エッチング方法については特に限定はなく、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、電子サイクロトン共鳴プラズマ（ＥＣＲ：Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）方式、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）方式等を用いることができる。
次に、微結晶半導体領域１５３ａ及び非晶質半導体領域１５５ｂの表面をプラズマ処理、代表的には水プラズマ処理、アンモニアプラズマ処理、窒素プラズマ処理等を行ってもよい。
水プラズマ処理は、水蒸気（Ｈ２Ｏ蒸気）に代表される、水を主成分とするガスを反応空間に導入し、プラズマを生成して、行うことができる。この後、レジストマスク１４９ａ、１４９ｂ、１５１ａ、１５１ｂを除去する。なお、当該レジストマスクの除去はドライエッチング前に行ってもよい。
上記したように、微結晶半導体領域１５３ａ及び非晶質半導体領域１５５ｂを形成した後に、微結晶半導体領域１５３ａ及び非晶質半導体領域１５５ｂにダメージを与えない条件で更なるドライエッチングを行うことで、露出した微結晶半導体領域１５３ａ及び非晶質半導体領域１５５ｂ上に存在する残渣などの不純物を除去することができる。また、ドライエッチングに続けて水プラズマ処理を行うことで、レジストマスクの残渣を除去することができる。また、プラズマ処理を行うことで、ソース領域とドレイン領域との間の絶縁を確実なものにすることができ、完成する薄膜トランジスタのオフ電流を低減し、電気的特性のばらつきを低減することができる。
以上の工程により、薄膜トランジスタ１６４ａ及び薄膜トランジスタ１６４ｂを作製することができる。また、少ないマスク数で、チャネル形成領域が微結晶半導体層で形成される薄膜トランジスタを作製することができる。また、オフ電流が低く、オン電流及び電界効果移動度が高い薄膜トランジスタを生産性高く作製することができる。
次に、図１０（Ａ）に示すように、絶縁層１６５を形成する。絶縁層１６５は、ゲート絶縁層１０７と同様に形成することができる。
次に、フォトリソグラフィ工程により形成したレジストマスクを用いて絶縁層１６５に開口部を形成する。次に、駆動回路にバックゲート電極１６７を形成し、画素部に画素電極１６９を形成する（図１０（Ｂ）参照）。
バックゲート電極１６７、画素電極１６９は、スパッタリング法により、実施の形態１に示す材料を用いた薄膜を形成した後、フォトリソグラフィ工程によって形成したレジストマスクを用いて上記薄膜をエッチングすることで、形成できる。また、透光性を有する導電性高分子を含む導電性組成物を塗布または印刷した後、焼成して形成することができる。
以上の工程により、図１に示すような表示装置に用いることが可能な素子基板を作製することができる。
なお、本実施の形態は他の実施の形態に適用することが可能である。
（実施の形態５）
本実施の形態では、実施の形態２に示す薄膜トランジスタの作製方法について、図７を用いて説明する。
実施の形態４と同様に、基板１０１上にゲート電極１０３、１０５を形成する。次に、ゲート電極１０３、１０５上にゲート絶縁層１０７を形成する。次に、ゲート絶縁層に微結晶半導体層１０９を形成する（図７（Ａ）参照。）。
次に、本実施の形態では、微結晶半導体層１０９上に非晶質半導体層を形成し、非晶質半導体層上に図１０（Ｂ）に示すように、不純物半導体層１１３、導電層１１５を形成する。
本実施の形態では、非晶質半導体の堆積条件としては、プラズマＣＶＤ装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより、非晶質半導体層を形成する。シリコンまたはゲルマニウムを含む堆積性気体の流量に対して、水素の流量を０〜１０倍、好ましくは１〜５倍に希釈して非晶質半導体層を形成することができる。
この後、実施の形態４と同様の工程により、図５に示す薄膜トランジスタ１７８ａ、１７８ｂを形成することができる。
なお、本実施の形態は他の実施の形態に適用することが可能である。
（実施の形態６）
上記実施の形態を踏まえて、薄膜トランジスタを作製し、該薄膜トランジスタを画素部、さらには駆動回路に用いて表示機能を有する半導体装置（表示装置ともいう）を作製することができる。また、薄膜トランジスタの駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（発光表示素子ともいう）を用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに、該表示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜を形成した後であって、エッチングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
半導体装置の一形態に相当する液晶表示パネルの外観及び断面について、図１６を用いて説明する。図１６は、第１の基板４００１上に形成された上記実施の形態で示した微結晶半導体層を含む信頼性の高い薄膜トランジスタ４０１０、４０１１、及び液晶素子４０１３を、第２の基板４００６との間にシール材４００５によって封止した、パネルの上面図であり、図１６（Ｂ）は、図１６（Ａ１）、（Ａ２）のＭ−Ｎにおける断面図に相当する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体層または多結晶半導体層で形成された信号線駆動回路４００３が実装されている。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図１６（Ａ１）は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図１６（Ａ２）は、ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、薄膜トランジスタを複数有しており、図１６（Ｂ）では、画素部４００２に含まれる薄膜トランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１１とを例示している。薄膜トランジスタ４０１０、４０１１上には絶縁膜４０２０、４０２１が設けられている。
薄膜トランジスタ４０１０、４０１１は、実施の形態１乃至実施の形態５に示す薄膜トランジスタを適用することができる。
液晶素子４０１３が有する画素電極４０３０は、薄膜トランジスタ４０１０と電気的に接続されている。そして液晶素子４０１３の対向電極４０３１は第２の基板４００６上に形成されている。画素電極４０３０と対向電極４０３１と液晶層４００８とが重なっている部分が、液晶素子４０１３に相当する。なお、画素電極４０３０、対向電極４０３１はそれぞれ配向膜として機能する絶縁膜４０３２、４０３３が設けられ、絶縁膜４０３２、４０３３を介して液晶層４００８を挟持している。
なお、第１の基板４００１、第２の基板４００６としては、ガラス、金属（代表的にはステンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシートを用いることもできる。
またスペーサ４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、画素電極４０３０と対向電極４０３１との間の距離（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。また、対向電極４０３１は、薄膜トランジスタ４０１０と同一基板上に設けられる共通電位線と電気的に接続される。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電極４０３１と共通電位線とを電気的に接続することができる。なお、導電性粒子はシール材４００５に含有させる。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層４００８に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。
なお透過型液晶表示装置の他に、反射型液晶表示装置でも半透過型液晶表示装置でも適用できる。
また、本実施の形態の液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に着色層、表示素子に用いる電極という順に設ける例を示すが、偏光板は基板の内側に設けてもよい。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び着色層の材料や作製工程条件によって適宜設定すればよい。また、ブラックマトリクスとして機能する遮光層を設けてもよい。
また、薄膜トランジスタの表面凹凸を低減するため、及び薄膜トランジスタの信頼性を向上させるため、上記実施の形態で得られた薄膜トランジスタを無機絶縁膜や平坦化絶縁膜として機能する絶縁膜（絶縁膜４０２０、絶縁膜４０２１）で覆う構成となっている。
平坦化絶縁膜として絶縁膜４０２１を形成する。絶縁膜４０２１としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁膜４０２１を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有していても良い。
絶縁膜４０２１の形成法は、特に限定されず、その材料に応じて、スパッタリング法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。
対向電極４０３１は、画素電極と同様に形成することができる。
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
接続端子電極４０１５が、液晶素子４０１３が有する画素電極４０３０と同じ導電膜から形成され、端子電極４０１６は、薄膜トランジスタ４０１０、４０１１のソース電極及びドレイン電極と同じ導電膜で形成されている。
接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。
また図１６においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているがこの構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
本実施の形態に示す液晶表示装置には、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
以上の工程により、狭額縁化され、コントラストが高く、画質の良好な液晶表示装置を作製することができる。
なお、本実施の形態は他の実施の形態に適用することが可能である。
（実施の形態７）
本実施の形態では、半導体装置として電子ペーパーの例を示す。
スイッチング素子と電気的に接続する素子を利用して電子インクを駆動させる電子ペーパーに用いてもよい。電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）とも呼ばれており、紙と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という利点を有している。
電気泳動ディスプレイは、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒子と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒または溶質に複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示するものである。なお、第１の粒子または第２の粒子は染料を含み、電界がない場合において移動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を含む）とする。
このように、電気泳動ディスプレイは、誘電定数の高い物質が高い電界領域に移動する、いわゆる誘電泳動的効果を利用したディスプレイである。電気泳動ディスプレイは、液晶表示装置には必要な偏光板が必要ない。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、この電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
また、アクティブマトリクス基板上に適宜、二つの電極の間に挟まれるように上記マイクロカプセルを複数配置すればアクティブマトリクス型の表示装置が完成し、マイクロカプセルに電界を印加すれば表示を行うことができる。例えば、実施の形態１乃至実施の形態５に示す薄膜トランジスタによって得られるアクティブマトリクス基板を用いることができる。
なお、マイクロカプセル中の第１の粒子および第２の粒子は、導電体材料、絶縁体材料、半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレクトロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を用いればよい。
図１７は、半導体装置の例としてアクティブマトリクス型の電子ペーパーを示す。半導体装置に用いられる薄膜トランジスタ５８１としては、実施の形態１乃至実施の形態５に示す薄膜トランジスタを本実施の形態における薄膜トランジスタ５８１として適用することもできる。
図１７の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極である第１の電極及び第２の電極の間に配置し、第１の電極及び第２の電極に電位差を生じさせて球形粒子の向きを制御することにより、表示を行う方法である。
基板５８０上に形成された薄膜トランジスタ５８１はボトムゲート構造の薄膜トランジスタであり、絶縁膜５８３に覆われている。薄膜トランジスタ５８１のソース電極またはドレイン電極は第１の電極５８７と、絶縁層５８３、絶縁膜５８５に形成する開口で接しており電気的に接続している。第１の電極５８７と基板５９６に設けられた第２の電極５８８との間には黒色領域５９０ａ及び白色領域５９０ｂを有し、周りに液体で満たされているキャビティ５９４を含む球形粒子５８９が設けられており、球形粒子５８９の周囲は樹脂等の充填材５９５で充填されている（図１７参照。）。第１の電極５８７が画素電極に相当し、第２の電極５８８が共通電極に相当する。第２の電極５８８は、薄膜トランジスタ５８１と同一基板上に設けられる共通電位線と電気的に接続される。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して第２の電極５８８と共通電位線とを電気的に接続することができる。
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ〜２００μｍ程度のマイクロカプセルを用いる。第１の電極と第２の電極との間に設けられるマイクロカプセルは、第１の電極と第２の電極によって、電場が与えられると、白い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この原理を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーとよばれている。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要であり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能であるため、電波発信源から表示機能付き半導体装置（単に表示装置、または表示装置を具備する半導体装置ともいう）を遠ざけた場合であっても、表示された像を保存しておくことが可能となる。
以上の工程により、狭額縁化され、コントラストが高く、画質の良好な電子ペーパーを作製することができる。
なお、本実施の形態は他の実施の形態に適用することが可能である。
（実施の形態８）
半導体装置として発光表示装置の例を示す。表示装置の有する表示素子としては、ここではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。
次に、半導体装置の一形態に相当する発光表示パネル（発光パネルともいう）の外観及び断面について、図１８を用いて説明する。図１８は、第１の基板上に形成された薄膜トランジスタ及び発光素子を、第２の基板との間にシール材によって封止した、パネルの上面図であり、図１８（Ｂ）は、図１８（Ａ）のＨ−Ｉにおける断面図に相当する。
第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よって画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６とによって、充填材４５０７と共に密封されている。このように外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
また第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数有しており、図１８（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と、信号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。
薄膜トランジスタ４５０９、４５１０は、実施の形態１乃至実施の形態５に示す薄膜トランジスタを適用することができる。
また４５１１は発光素子に相当し、発光素子４５１１が有する画素電極である第１の電極４５１７は、薄膜トランジスタ４５１０のソース電極またはドレイン電極と電気的に接続されている。なお発光素子４５１１の構成は、第１の電極４５１７、ＥＬ層４５１２、第２の電極４５１３の積層構造であるが、示した構成に限定されない。発光素子４５１１から取り出す光の方向などに合わせて、発光素子４５１１の構成は適宜変えることができる。
隔壁４５２０は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。特に感光性の材料を用い、第１の電極４５１７上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
ＥＬ層４５１２は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
発光素子４５１１に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極４５１３及び隔壁４５２０上に酸化物絶縁膜を形成してもよい。酸化物絶縁膜としては、水分や、水素イオンや、ＯＨ−などの不純物をブロックする無機絶縁膜を用いる。
また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８ｂから供給されている。
接続端子電極４５１５が、発光素子４５１１が有する第１の電極４５１７と同じ導電膜から形成され、端子電極４５１６は、薄膜トランジスタ４５０９、４５１０が有するソース電極及びドレイン電極と同じ導電膜から形成されている。
接続端子電極４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介して電気的に接続されている。
発光素子４５１１からの光の取り出し方向に位置する第２の基板は透光性を有していなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。
また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。例えば充填材として窒素を用いればよい。
また、必要であれば、発光素子の射出面に偏光板、または円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板または円偏光板に反射防止層を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、別途用意された基板上に単結晶半導体層または多結晶半導体層によって形成された駆動回路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、または走査線駆動回路のみ、或いは一部のみを別途形成して実装しても良く、図１８の構成に限定されない。
以上の工程により、狭額縁化され、コントラストが高く、画質の良好な発光表示装置を作製することができる。
なお、本実施の形態は他の実施の形態に適用することが可能である。
（実施の形態９）
本明細書に開示する半導体装置は、電子ペーパーとして適用することができる。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、デジタルサイネージ、ＰＩＤ（Ｐｕｂｌｉｃ Ｉｎｆｏｒｍａｔｉｏｎ Ｄｉｓｐｌａｙ）、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる。電子機器の一例を図１９に示す。
図１９は、電子書籍の一例を示している。例えば、電子書籍２７００は、筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図１９では表示部２７０５）に文章を表示し、左側の表示部（図１９では表示部２７０７）に画像を表示することができる。
また、図１９では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成としてもよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
（実施の形態１０）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
図２０（Ａ）は、テレビジョン装置の一例を示している。テレビジョン装置９６００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持した構成を示している。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示される映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
図２０（Ｂ）は、デジタルフォトフレームの一例を示している。例えば、デジタルフォトフレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示部９７０３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像データを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。
また、デジタルフォトフレーム９７００は、無線で情報を送受信できる構成としてもよい。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図２１は携帯型のコンピュータの一例を示す斜視図である。
図２１の携帯型のコンピュータは、上部筐体９３０１と下部筐体９３０２とを接続するヒンジユニットを閉状態として表示部９３０３を有する上部筐体９３０１と、キーボード９３０４を有する下部筐体９３０２とを重ねた状態とすることができ、持ち運ぶことが便利であるとともに、使用者がキーボード入力する場合には、ヒンジユニットを開状態として、表示部９３０３を見て入力操作を行うことができる。
また、下部筐体９３０２はキーボード９３０４の他に入力操作を行うポインティングデバイス９３０６を有する。また、表示部９３０３をタッチ入力パネルとすれば、表示部の一部に触れることで入力操作を行うこともできる。また、下部筐体９３０２はＣＰＵやハードディスク等の演算機能部を有している。また、下部筐体９３０２は他の機器、例えばＵＳＢの通信規格に準拠した通信ケーブルが差し込まれる外部接続ポート９３０５を有している。
上部筐体９３０１には更に上部筐体９３０１内部にスライドさせて収納可能な表示部９３０７を有しており、広い表示画面を実現することができる。また、収納可能な表示部９３０７の画面の向きを使用者は調節できる。また、収納可能な表示部９３０７をタッチ入力パネルとすれば、収納可能な表示部の一部に触れることで入力操作を行うこともできる。
表示部９３０３または収納可能な表示部９３０７は、液晶表示パネル、有機発光素子または無機発光素子などの発光表示パネルなどの映像表示装置を用いる。
また、図２１の携帯型のコンピュータは、受信機などを備えた構成として、テレビ放送を受信して映像を表示部９３０３または表示部９３０７に表示することができる。また、上部筐体９３０１と下部筐体９３０２とを接続するヒンジユニットを閉状態としたまま、表示部９３０７をスライドさせて画面全面を露出させ、画面角度を調節して使用者がテレビ放送を見ることもできる。この場合には、ヒンジユニットを閉状態として表示部９３０３を表示させず、さらにテレビ放送を表示するだけの回路の起動のみを行うため、最小限の消費電力とすることができ、バッテリー容量の限られている携帯型のコンピュータにおいて有用である。
なお、本実施の形態は他の実施の形態に適用することが可能である。
本実施例では、図３に示す薄膜トランジスタにおいて、デュアルゲート型薄膜トランジスタと、シングルゲート型薄膜トランジスタの電気特性の変化について説明する。
はじめに薄膜トランジスタの作製工程を、図１２を用いて示す。
基板３０１上に絶縁層３０３を形成し、絶縁層３０３上にゲート電極３０５を形成した。
ここでは、基板３０１として、ガラス基板（コーニング社製ＥＡＧＬＥ２０００）を用いた。
チタンターゲットを流量２０ｓｃｃｍのアルゴンイオンでスパッタリングして、厚さ５０ｎｍのチタン層を絶縁層３０３上に形成し、その上にアルミニウムターゲットを流量５０ｓｃｃｍのアルゴンイオンでスパッタリングして、厚さ３８０ｎｍのアルミニウム層を形成し、その上に、チタンターゲットを流量２０ｓｃｃｍのアルゴンイオンでスパッタリングして、厚さ１２０ｎｍのチタン層を形成した。次に、チタン層上にレジストを塗布した後、第１のフォトマスクを用いて露光した後、現像してレジストマスクを形成した。
次に、当該レジストマスクを用いてエッチング処理を行って、ゲート電極３０５を形成した。ここでは、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）装置を用い、ＩＣＰパワー６００Ｗ、バイアスパワー２５０Ｗ、圧力１．２Ｐａ、エッチングガスに流量６０ｓｃｃｍの塩化ボロン、流量２０ｓｃｃｍの塩素を用いて第１のエッチングを行った後、ＩＣＰパワー５００Ｗ、バイアスパワー５０Ｗ、圧力２．０Ｐａ、エッチングガスに流量８０ｓｃｃｍのフッ化炭素を用いて第２のエッチングを行った。
この後、レジストマスクを除去した。
次に、ゲート電極３０５及び絶縁層３０３上に、ゲート絶縁層３０７、微結晶半導体層３０９を形成した。ここまでの工程を、図１２（Ａ）に示す。
ここでは、ゲート絶縁層３０７として、厚さ１１０ｎｍの窒化シリコン層及び厚さ１１０ｎｍの酸化窒化シリコン層を形成した。
窒化シリコン層の堆積条件としては、ＳｉＨ４の流量を４０ｓｃｃｍ、Ｈ２の流量を５００ｓｃｃｍ、Ｎ２の流量を５５０ｓｃｃｍ、ＮＨ３の流量を１４０ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を１００Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を３７０Ｗとしてプラズマ放電を行う、プラズマＣＶＤ法を用いた。
酸化窒化シリコン層の堆積条件としては、ＳｉＨ４の流量を５０ｓｃｃｍ、Ｎ２Ｏの流量を６００ｓｃｃｍとし、材料ガスを導入して安定させ、処理室内の圧力を２５Ｐａ、基板の温度を２８０℃として３０Ｗのプラズマ放電を行う、プラズマＣＶＤ法を用いた。
次に、処理室内から基板を搬出した後、処理室内をクリーニングし、アモルファスシリコン層を保護層として処理室内に堆積した後、処理室内に基板を搬入した後、微結晶半導体層３０９を形成した。
微結晶半導体層３０９の堆積条件としては、ＳｉＨ４の流量を１０ｓｃｃｍ、Ｈ２の流量を１５００ｓｃｃｍ、アルゴンの流量を１５００ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を５０Ｗとしてプラズマ放電を行うプラズマＣＶＤ法を用いた。
ここでは、試料１及び試料３においては、微結晶半導体層３０９として、厚さ７０ｎｍの微結晶シリコン層を形成した。また、試料２及び試料４においては、微結晶半導体層３０９として、厚さ３０ｎｍの微結晶シリコン層を形成した。
次に、図１２（Ｂ）に示すように、半導体層３１１を形成し、半導体層３１１上に不純物半導体層３１３を形成した。
半導体層３１１の堆積条件としては、ＳｉＨ４の流量を４０ｓｃｃｍ、１０００ｐｐｍＮＨ３（水素希釈）の流量を１２５ｓｃｃｍ、Ｈ２の流量を１３７５ｓｃｃｍ、Ａｒの流量を２０００ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源の電力を１００Ｗとしてプラズマ放電を行った。
ここでは、試料１及び試料３においては、半導体層３１１として、厚さ８０ｎｍのシリコン層を形成した。また、試料２及び試料４においては、半導体層３１１として、厚さ１７５ｎｍのシリコン層を形成した。
不純物半導体層３１３として、厚さ５０ｎｍのリンが添加されたアモルファスシリコン層を形成した。このときの堆積条件は、堆積温度を２８０℃、シラン流量１００ｓｃｃｍ、０．５％ホスフィン（水素希釈）流量を１７０ｓｃｃｍ、圧力１７０Ｐａ、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を６０Ｗとしてプラズマ放電を行うプラズマＣＶＤ法を用いた。
次に、不純物半導体層３１３上にレジストを塗布した後、第２のフォトマスクを用いて露光し、現像してレジストマスクを形成した。次に、当該レジストマスクを用いて、微結晶半導体層３０９、半導体層３１１、不純物半導体層３１３をエッチングして、微結晶半導体領域３１５ａ及び非晶質半導体領域３１５ｂを有する半導体層３１５、不純物半導体層３１７を形成した（図１２（Ｃ）参照。）。ここでは、ＩＣＰ装置を用い、ソースパワー１０００Ｗ、バイアスパワー８０Ｗ、圧力１．５１Ｐａ、エッチングガスに流量１００ｓｃｃｍの塩素を用いたエッチング条件を用いた。この後レジストマスクを除去した。
次に、図１２（Ｄ）に示すように、ゲート絶縁層３０７、半導体層３１５、不純物半導体層３１７を覆う導電層３１９を形成した。ここでは、チタンターゲットを流量２０ｓｃｃｍのアルゴンイオンでスパッタリングして、厚さ５０ｎｍのチタン層を形成し、その上にアルミニウムターゲットを流量５０ｓｃｃｍのアルゴンイオンでスパッタリングして、厚さ２００ｎｍのアルミニウム層を形成し、その上に、チタンターゲットを流量２０ｓｃｃｍのアルゴンイオンでスパッタリングして、厚さ５０ｎｍのチタン層を形成した。
次に、導電層３１９上にレジストを塗布した後、第３のフォトマスクを用いて露光し、現像してレジストマスクを形成した。当該レジストマスクを用いて導電層３１９をドライエッチングして、配線３２１を形成し、不純物半導体層３１７をドライエッチングしてソース領域及びドレイン領域３２３を形成し、更には、半導体層３１５をエッチングした。
ここでは、ＩＣＰパワー４５０Ｗ、バイアスパワー１００Ｗ、圧力１．９Ｐａ、エッチングガスに流量６０ｓｃｃｍの塩化ホウ素及び流量２０ｓｃｃｍの塩素を用いたエッチング条件を用いた。また、試料１及び試料３は、半導体層３２５の凹部の深さを１００〜１２０ｎｍとするエッチングを行い、半導体層３２５の配線３２１に覆われない領域の厚さを３０〜５０ｎｍとした。また、試料２及び試料４は、半導体層３２９の凹部の深さを２０〜４０ｎｍとするエッチングを行い、半導体層３２９の配線３２１に覆われない領域の厚さを１６５〜１８５ｎｍとした。なお、本実施例では、ソース電極及びドレイン電極として機能する配線３２１の平面形状は、直線型である。
次に、半導体層３２５、３２９表面にフッ化炭素プラズマを照射し、半導体層３２５、３２９表面に残留する不純物を除去した。ここでは、ソースパワー１０００Ｗ、バイアスパワー０Ｗ、圧力０．６７Ｐａ、エッチングガスに流量１００ｓｃｃｍのフッ化炭素を用いたエッチング条件を用いた。
次に、半導体層３２５、３２９表面に水プラズマを照射し、半導体層３２５、３２９表面の欠陥を低減すると共に、ソース領域及びドレイン領域の絶縁性を高めた。ここでは、ソースパワー１８００Ｗ、圧力６６．５Ｐａ、流量３００ｓｃｃｍの水蒸気の導入により発生したプラズマを半導体層３２５、３２９に照射した。この後、レジストマスクを除去した。
次に、絶縁層３２７として、窒化シリコン層を形成した。このときの堆積条件は、ＳｉＨ４の流量を２０ｓｃｃｍ、ＮＨ３の流量を２２０ｓｃｃｍ、窒素の流量を４５０ｓｃｃｍ、水素の流量を４５０ｓｃｃｍとして材料ガスを導入し、処理室内の圧力を１６０Ｐａ、基板の温度を２５０℃とし、２００Ｗの出力によりプラズマ放電を行って、厚さ３００ｎｍの窒化シリコン層を形成した。
次に、図１３（Ａ）（Ｂ）には示していないが、絶縁層３２７上にレジストを塗布した後、第４のフォトマスクを用いて露光し、現像してレジストマスクを形成した。当該レジストマスクを用いて絶縁層３２７の一部をドライエッチングして、ソース電極及びドレイン電極として機能する配線３２１を露出した。また、絶縁層３２７及びゲート絶縁層３０７の一部をドライエッチングして、ゲート電極３０５を露出した。この後、レジストマスクを除去した。
以上の工程により、薄膜トランジスタ３３５、３３７を作製した（図１３（Ａ）、図１３（Ｂ）参照。）。
次に、絶縁層３２７上に導電層を形成した後、該導電層上にレジストを塗布した後、第５のフォトマスクを用いて露光し、現像してレジストマスクを形成した。当該レジストマスクを用いて該導電層の一部をドライエッチングして、バックゲート電極３３１を形成した。
ここでは、スパッタリング法により厚さ５０ｎｍの酸化珪素を含むインジウム錫酸化物層を形成した後、ウエットエッチング処理によりバックゲート電極３３１を形成した。なお、図示しないが、バックゲート電極３３１は、ゲート電極３０５と接続している。
以上の工程により、薄膜トランジスタ３３９、３４１を作製した（図１３（Ｃ）、図１３（Ｄ）参照。）。
次に、薄膜トランジスタの電気特性を測定した結果を図１４及び図１５に示す。図１４及び図１５において、横軸はゲート電圧、左縦軸はドレイン電流、右縦軸は電界効果移動度を示す。また、ドレイン電圧が１Ｖ及び１０Ｖの電流電圧特性を実線で示し、ドレイン電圧が１０Ｖの電界効果移動度を破線で示す。なお、本実施例の薄膜トランジスタのチャネル長を３．６μｍ、チャネル幅を２０μｍ、ゲート絶縁層の厚さを２２０ｎｍ、平均誘電率を５．１７として電界効果移動度を計算した。
図１４（Ａ）は、試料１の薄膜トランジスタ３３５の電気特性を示し、図１４（Ｂ）は試料３の薄膜トランジスタ３３９の電気特性を示す。
図１５（Ａ）は、試料２の薄膜トランジスタ３３７の電気特性を示し、図１５（Ｂ）は試料４の薄膜トランジスタ３４１の電気特性を示す。
また、薄膜トランジスタ３３５、３３７、３３９および３４１において、ドレイン電圧が１０Ｖでゲート電圧が１５Ｖのときのオン電流（Ｉｏｎ（Ｖｇ＝１５Ｖ）と示す。）、最小オフ電流（Ｉｏｆｆ（ｍｉｎ）と示す。）、最小オフ電流のゲート電圧−１０Ｖのときのオフ電流（Ｉｏｆｆ（ｍｉｎ．−１０Ｖ）と示す。）、しきい値電圧（Ｖｔｈと示す。）、Ｓ値（Ｓ−ｖａｌｕｅと示す。）、ドレイン電圧が１０Ｖのときの電界効果移動度（μＦＥ（Ｖｄ＝１０Ｖ）と示す。）を表１に示す。
表１より、試料２の薄膜トランジスタ３３７より試料１の薄膜トランジスタ３３５の方が電界効果移動度は高い。また、試料２の薄膜トランジスタ３３７及び試料４の薄膜トランジスタ３４１を比較すると、シングルゲート型をデュアルゲート型としても電界効果移動度が１．４倍程度である。一方、試料１の薄膜トランジスタ３３５及び試料３の薄膜トランジスタ３３９を比較すると、シングルゲート型をデュアルゲート型とすることで電界効果移動度が１．７倍になる。また、オン電流が約２倍に上昇する。
以上のことから、試料３に示す薄膜トランジスタ３３９、即ちゲート電極３０５と重畳する領域において、微結晶半導体領域がゲート絶縁層３０７及び絶縁層３２７で挟持されるデュアルゲート型の薄膜トランジスタとすることで、オン電流を高めることが可能であり、薄膜トランジスタの占有面積を縮小することが可能である。このため、試料３に示す薄膜トランジスタ３３９を駆動回路に用いることで、表示装置の狭額縁化が可能である。
５１ 画素部
５３ 走査線駆動回路
５５ 信号線駆動回路
６３ 第１の走査線駆動回路
６１ 画素部
６５ 第２の走査線駆動回路
６７ 信号線駆動回路
１００ａ 駆動回路
１００ｂ 画素部
１０１ 基板
１０３ ゲート電極
１０５ ゲート電極
１０７ ゲート絶縁層
１０９ 微結晶半導体層
１１１ 半導体層
１１１ａ 微結晶半導体領域
１１１ｂ 非晶質半導体領域
１１３ 不純物半導体層
１１５ 導電層
１１９ レジストマスク
１２１ レジストマスク
１２３ 半導体層
１２５ 半導体層
１２５ａ 微結晶半導体領域
１２５ｂ 非晶質半導体領域
１２６ 不純物半導体層
１２７ 不純物半導体層
１２９ 導電層
１３１ 導電層
１３３ａ レジストマスク
１３３ｂ レジストマスク
１３９ 半導体層
１４１ａ 不純物半導体層
１４１ｂ 不純物半導体層
１４３ 不純物半導体層
１４５ａ 導電層
１４５ｂ 導電層
１４７ 導電層
１４９ａ レジストマスク
１４９ｂ レジストマスク
１５１ａ レジストマスク
１５１ｂ レジストマスク
１５３ 半導体層
１５３ａ 微結晶半導体領域
１５３ｂ 非晶質半導体領域
１５５ 半導体層
１５５ａ 微結晶半導体領域
１５５ｂ 非晶質半導体領域
１５７ａ 不純物半導体層
１５７ｂ 不純物半導体層
１５９ａ 不純物半導体層
１５９ｂ 不純物半導体層
１５９ａ 不純物半導体層
１５９ｂ 不純物半導体層
１５７ａ 不純物半導体層
１５７ｂ 不純物半導体層
１５９ａ 不純物半導体層
１５９ｂ 不純物半導体層
１６１ａ 配線
１６１ｂ 配線
１６３ａ 配線
１６３ｂ 配線
１６４ａ 薄膜トランジスタ
１６４ｂ 薄膜トランジスタ
１６５ 絶縁層
１６７ バックゲート電極
１６９ 画素電極
１７４ａ 薄膜トランジスタ
１７４ｂ 薄膜トランジスタ
１７５ ゲート電極
１７７ ゲート電極
１７８ａ 薄膜トランジスタ
１７８ｂ 薄膜トランジスタ
１７９ 半導体層
１７９ａ 微結晶半導体領域
１７９ｂ 非晶質半導体領域
１８１ 半導体層
１８１ａ 微結晶半導体領域
１８１ｂ 非晶質半導体領域
２８０ グレートーンマスク
２８５ ハーフトーンマスク
２８１ 基板
２８２ 遮光部
２８３ 回折格子部
２８７ 半透光部
２８８ 遮光部
３０１ 基板
３０３ 絶縁層
３０５ ゲート電極
３０７ ゲート絶縁層
３０９ 微結晶半導体層
３１３ 不純物半導体層
３１５ 半導体層
３１７ 不純物半導体層
３１９ 導電層
３２１ 配線
３２７ 絶縁層
３２９ 半導体層
３３１ バックゲート電極
３３９ 薄膜トランジスタ
３４１ 薄膜トランジスタ
５８０ 基板
５８１ 薄膜トランジスタ
５８３ 絶縁層
５８５ 絶縁膜
５９６ 基板
５８７ 第１の電極
５８８ 第２の電極
５８９ 球形粒子
５９０ａ 黒色領域
５９０ｂ 白色領域
５９４ キャビティ
５９５ 充填材
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 該軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカ
４００１ 第１の基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 第２の基板
４００８ 液晶層
４０１０ 薄膜トランジスタ
４０１１ 薄膜トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０２１ 絶縁膜
４０３０ 画素電極
４０３１ 対向電極
４０３２ 絶縁膜
４０３３ 絶縁膜
４５０１ 第１の基板
４５０２ 画素部
４５０３ａ 信号線駆動回路
４５０３ｂ 信号線駆動回路
４５０４ａ 走査線駆動回路
４５０４ｂ 走査線駆動回路
４５０５ シール材
４５０６ 第２の基板
４５０７ 充填材
４５０９ 薄膜トランジスタ
４５１０ 薄膜トランジスタ
４５１１ 発光素子
４５１７ 第１の電極
４５１２ ＥＬ層
４５１３ 第２の電極
４５１５ 接続端子電極
４５１８ａ ＦＰＣ
４５１８ｂ ＦＰＣ
４５２０ 隔壁
９３０１ 上部筐体
９３０２ 下部筐体
９３０５ 外部接続ポート
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９３０４ キーボード
９６０５ スタンド
９６０７ 表示部

Claims (6)

  1. 駆動回路及び画素部を有し、
    前記駆動回路は、デュアルゲート型の薄膜トランジスタを用いて構成され、
    前記画素部はシングルゲート型の薄膜トランジスタを用いて構成され、
    前記デュアルゲート型の薄膜トランジスタは、
    第１のゲート電極と、
    前記第１のゲート電極に接するゲート絶縁層と、
    バックゲート電極と、前記バックゲート電極に接する絶縁層と、
    前記ゲート絶縁層及び前記絶縁層の間に有する第１の半導体層及び第１の配線とを有し、
    前記第１の半導体層は、前記第１のゲート電極上で前記ゲート絶縁層及び前記絶縁層に接する第１の微結晶半導体領域と、前記第１の微結晶半導体領域及び前記第１の配線の間に設けられる一対の第１の非晶質半導体領域で形成されることを特徴とし、
    前記シングルゲート型の薄膜トランジスタは、
    第２のゲート電極と、
    前記第２のゲート電極に接する前記ゲート絶縁層と、
    前記絶縁層と、
    前記ゲート絶縁層及び前記絶縁層の間に有する第２の半導体層及び第２の配線とを有し、
    前記第２の半導体層は第２の微結晶半導体領域及び第２の非晶質半導体領域で形成され、
    前記ゲート絶縁層は前記第２の微結晶半導体領域に接し、前記絶縁層は前記第２の非晶質半導体領域に接することを特徴とする表示装置。
  2. 請求項１において、
    前記第１の微結晶半導体領域及び一対の第１の非晶質半導体領域の界面、並びに第２の微結晶半導体領域及び第２の非晶質半導体領域の界面は、平坦であることを特徴とする表示装置。
  3. 請求項１において、
    前記第１の微結晶半導体領域及び一対の第１の非晶質半導体領域の界面、並びに第２の微結晶半導体領域及び第２の非晶質半導体領域の界面は、凹凸状であることを特徴とする表示装置。
  4. 請求項３において、前記凹凸状の凸部は鈍角であることを特徴とする表示装置。
  5. 請求項３において、前記凹凸状の凸部は錐形であることを特徴とする表示装置。
  6. 請求項１乃至請求項５のいずれか一項において、前記第１のゲート電極と前記バックゲート電極が接続していることを特徴とする表示装置。
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