JPH0449665A

JPH0449665A - 薄膜半導体装置およびその製造方法

Info

Publication number: JPH0449665A
Application number: JP2160672A
Authority: JP
Inventors: Tsutomu Tanaka; 勉田中; Kenichi Yanai; 梁井　健一; Yasuyoshi Mishima; 康由三島; Tomotaka Matsumoto; 友孝松本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-06-18
Filing date: 1990-06-18
Publication date: 1992-02-19
Anticipated expiration: 2014-04-19
Also published as: JP2884723B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔概　要〕薄膜半導体装置およびその製造方法に関し、Ｐチャネル
型またはＮチャネル型に使い分けできる半導体素子およ
び相補型半導体阻止を低コストで提供することを目的と
し、一導電型半導体層と電極金属膜と逆導電型半導体層を積
層した構造の二つの被制御電極の、前記一導電型半導体
層同士および逆導電型半導体層同士を略真性半導体層を
介して接続し、且つ、前記略真性半導体層の上下に二つ
の制御電極を対向配置した構成を具備してなることを特
徴とし、また、絶縁性基板上に第１の制ｉｔ極を形成し
、その上を被覆する第１のゲート絶縁膜を形成した後、
該第１のゲート絶縁膜の上に略真性半導体層を形成し、
該略真性半導体層上に前記第１の制御電極を両側から挟
むように一導電型半導体層と電極金属膜と逆導電型半導
体層との積層膜からなる被制御電極を形成し、これら被
制御電極を含む基板上に再び略真性半導体層をを形成し
、前記第１の制御電極形成領域において該上層の真性半
導体層と先に形成した下層の略真性半導体層との積層構
造を形成し、該上層の略真性半導体層上に第２のゲート
絶縁膜を形成した後、その上の前記第１の制御電極の真
上部に第２の制御電極を形成する工程を含む構成とする
。〔産業上の利用分野〕本発明は、Ｐチャネル型とＮチャネル型半導体素子の双
方が、同一基板上に混在する薄膜半導体装置およびその
製造方法に間する。薄膜半導体装置例えば薄膜トランジスタは、アクティブ
マトリクス型液晶表示装置やイメージセンサの駆動用素
子、あるいは５ＯＩＩ板を用いた集積回路や三次元集積
回路などに、その用途は広がりつつある。特に近年アクティブマトリクス型液晶表示装置では表示
容量の増大と高精細化が要求されており、周辺駆動回路
およびその接続部のコスト低減とコンパクト化を図るた
めに、薄膜トランジスタにょる周辺駆動回路をアクティ
ブマトリクス回路と同一基板上に形成する駆動回路一体
型の表示装置の開発が進められており、Ｐチャネル型、
Ｎチャネル型のトランジスタならびに両方の特性のトラ
ンジスタを用いた、いわゆる相補型トランジスタも不可
欠となっている。〔従来の技術〕従来同一基板上にＰチャネル型、Ｎチャネル型および相
補型トランジスタが混在する複雑な半導体装置や回路基
板、例えば相補型（Ｃ−ＭＯＳ）半導体装置を製造する
ためには、数回のマスク工程が必要である。ここでＣ−ＭＯＳの構造および製造方法を第５図により
説明する。まず、Ｎ型のＳｔ基板５１を熱酸化し、拡散のマスクと
して使用するＳ　ｉ　Ｏを膜５２を形成する。このＳｉ
Ｏ□膜５２を、フォトマスクを用いて形成したレジスト
膜（図示せず）をマスクとして上記５ｉＯ８膜のエツチ
ングを行ない、Ｐ型不純物拡散用の窓５３をあける〔第
５図（ａ）参照〕。次いで、Ｐ型の不純物として例えばボロン（Ｂ）のデボ
ジシラン或いはイオン注入を行なった後、熱処理を施し
てＳｉ基板５１表面に導入したボロンを拡散させ、Ｐ型
領域７１を形成するとともに、Ｓｉ基板５１表面を酸化
する〔同図（ハ）参照〕。なお、このＰ型領域７１はＰ
ウェルと呼ばれ、Ｎチャネル素子の領域を画定する。次いで、上記Ｓｉ０ｇ膜５２に２番目のフォトマスクを
用いてＰチャネル素子のソースおよびドレイン領域形成
用の窓５４を開口する〔同図（Ｃ）参照〕。次いで、ボロンのようなＰ型の不純物のデポジションを
行ない、熱拡散によりこれを拡散させてＰ型頭域７２を
形成し、同時にＳｉ基板５１表面の酸化を行なう〔同図
（４参照〕。次いで、上記Ｓｉｎ、膜５２に３番目のフォトマスクを
用いてＮチャネル素子のソースおよびドレイン領域形成
用の窓５５をＳｉｎ、膜５２に開口する〔同図（ｅ）参
照〕。次いで上記窓５５を介してリン（Ｐ）のデボジシランを
行ない、続いて熱処理をしてリンを拡散させてＮ型領域
７３を形成し、同時にＳｉ基板５１表面を酸化する〔同
図（ｆ）参照〕。次いで、４番目のフォトマスクを用いてゲート絶縁層の
膜厚制御のための窓５６をＳ　ｉ　Ｏ，膜５２に開口す
る〔同図（８）参照〕。次いで、熱処理によりゲート絶縁膜となる５ｉＯ１膜５
７を形成する。その後ソース・ドレイン領域にコンタク
トを取るための窓５８を、５番目のフォトマスクを用い
て形成する〔同図（ハ）参照〕。次いで、ゲート、ソース、ドレイン電極となる金属膜と
して、アルミニウム（Ａｎりを蒸着してＡｌ膜を形成し
、６番目のフォトマスクを用いてこれの不要部を除去し
、ゲート電極Ｇ、ソース電極Ｓおよびドレイン電極りを
形成する〔同図（ｉ）参照）。以上の工程を経てＣ−ＭＯＳが完成する。〔発明が解決しようとする課題〕このように従来の相補型の半導体装置の製造方法では、
フォトマスクを使用してレジスト膜を形成する工程が少
なくとも６回必要であり、製造工程が非常に複雑であり
、そのため、製造歩留りの向上および製造原価の低減が
困難であった。このような複雑な製造工程を必要とするので、相補型半
導体装置はコスト高になることを免れ得ない。本発明は、相補型半導体装置のように、Ｐチャネル型お
よびＮチャネル型半導体素子の双方が同一基板上存在す
る、簡単な構造の薄膜半導体装置とその製造方法を提供
することを目的とする。〔課題を解決するための手段〕第１図は、本発明の半導体装置の構成例とその原理を説
明するための図である。本発明は第１図に示すように、一導電型半導体層３と電
極金属膜４と逆導電型半導体層５を積層した構造の二つ
の被制御電極Ｐ１、Ｐ２の、前記一導電型半導体層同士
および逆導電型半導体層同士を略真性半導体層７を介し
て接続し、且つ、前記略真性半導体層の上下に二つの制
？ＩｔｔｉＧ１．０２を対向配置した構成を具備してな
ることを特徴とする。上記一導電型半導体層３は例えばＮ型半導体層、逆導電
型半導体層５は例えばＰ型半導体層とする。同図には、上記一導電型半導体層３同士および逆導電型
半導体層５同士が、一体層された略真性半導体層７によ
り共通に接続された例を示す。上記隣接する二つの被制御電極Ｐ１．Ｐ２は、動作時に
は一方がソース電極、他方がドレイン電極として働く。また本発明は第４図に示す如く、構造的に決定された相
補型半導体装置を構成することかて゛きる。即ち、前記一導電型半導体層３と逆導電型半導体層５と
の間に電極金属膜４を挟んだ構造の三つの被制御電極Ｐ
１、Ｐ２．Ｐ３のそれぞれの間を略真性半導体層７を介
して接続し、且つ、前記一方の略真性半導体層７の下側
に第１制御電極Ｇ１、他方の略真性半導体層７の上側に
第２制御電極Ｇ２を設けてなる。〔作　用〕上記の如く、一導電型をＮ型、逆導電型をＰ型とした構
成とし、第１のゲート電極Ｇ１および第２のゲート電極
Ｇ２に、それぞれ＋ｉｏｖ、ｏｖを印加した場合には、
第１図（ａ）に示す如く、略真性半導体層７の第１のゲ
ート絶縁膜２側に電子が蓄積（アキュムレート）され、
チャネルが形成される。従って、第１の被制御電極Ｐ１
を接地し、第２の被制御電極Ｐ２に正電圧を印加すると
、被制御電極Ｐ１から被制御電極Ｐ２に向かって電子が
流れる。即ち、Ｎチャネル型薄膜トランジスタとして動
作する。第１のゲート電極Ｇ１および第２のゲート電極Ｇ２に、
それぞれＯＶ、−１０Ｖを印加した場合には、第１図（
ハ）に示す如く、略真性半導体層′ｌの第２のゲート絶
縁膜６側にホールが蓄積（アキュムレート）され、チャ
ネルが形成される。従って、第１の被制御電極ＰＩを接
地し、第２の被制御電極Ｐ２に正電圧を印加することに
より、第２の被制御電極Ｐ２から第１の被制御電極Ｐ１
に向かってホールが流れる。即ち、Ｐチャネル型薄膜ト
ランジスタとして動作する。また、第１．第２のゲート
電極Ｇ１．Ｇ２のいずれもＯＶに設定した時は、略真性
半導体層７には電子もホールも蓄積されず、オフ状態を
保つ。このように本発明は第１図の構成とすることにより、２
つのゲート電極に印加する電圧を制御することによって
、Ｎチャネル型、Ｐチャネル型のいずれの動作も可能な
半導体装置が得られる。また、三つの被制御電極を間に略真性半導体層を介して
接続するとともに、欠く略真性半導体層の上側または下
側に相対的に１つずつ制御電極を設けることによって、
Ｎチャネル型とＰチャネル型半導体層とのペアからなる
相補型半導体装置を得ることができる。また本発明では、Ｎチャネル型、Ｐチャネル型何れの半
導体素子も、同一の工程により形成されるため、フォト
マスクの枚数および工程数を減らすことができ、従って
製造歩留りが向上し、また安価に製造が可能となる。〔実　施　例〕以下本発明の実施例を図面を参照して詳細に説明する。

【本発明の第１の実施例の説明】まず、第２図により、Ｐチャネル型とＮチャネル型に使
い分けできる薄膜トランジスタの構成を、その製造方法
とともに説明する。

【第２図（ａ）参照】石英基板のような絶縁性基板１上に、例えば高濃度にリ
ン（Ｐ）をドープしたＮ゛型のポリシリコンを、例えば
ＬＰＣＶＤ法により１１００ｎの厚さに成膜し、これの
不要部を第１のレジスト膜（図示せず）をマスクとして
除去し、第１のゲート電極ＣＩを形成する。

【同図（ｂ）参照】

次イテ、例えばＬＰＣＶＤ法ニよす、Ｓｉｎ。膜のような第１のゲート絶縁Ｍ２を約３００ｎｍの厚さ
に、ノンドープのポリシリコンからなる下層の略真性半
導体層（図のＩ型半導体層）７１を約１１００ｎの厚さ
に、不純物としてリン（Ｐ）をドープしたＮ型ポリシリ
コンからなるＮ型半導体層３を約５０ｎｍの厚さに、続
いて例えばスパッタ法を用いて例えばタングステンシリ
サイド（ＷＳｔ）からなる電極金属膜４を約５０ｎｍの
厚さに、不純物としてボロン（Ｂ）をドープしたポリシ
リコンからなるＰ型半導体層５を約５０ｎｍの厚さに連
続形成する。次いで、第２のレジスト膜（図示せず）をマスクとして
、上記Ｐ型半導体層５．電極金属膜４゜Ｎ型半導体層３
の不要部を除去し、所定の形状にパターニングされた第
１および第２の被制御電極Ｐ１．Ｐ２を形成する。

【同図（Ｃ）参照】

次いで、ＬＰＣＶＤ法でノンドープのポリシリコンから
なる上層の略真性半導体層７２を約１１００ｎの厚さに
、５ｔｏｔ膜のような絶縁膜からなる第２のゲート絶縁
膜６を約３００　ｎｍの厚さに、続いて、例えばＬＰＣ
ＶＤ法を用いて高濃度にリンをドープした、Ｎ型のポリ
シリコンからなる第２のゲート電極Ｇ２を約１１００ｎ
の厚さに形成する。上記第２のゲート電極Ｇ２は、第３のレジスト膜（図示
せず）をマスクとして所定の形状にパターニングする。

【同図（ロ）参照】

以上述べた如く本実施例ではレジスト膜を使用する工程
は３回のみで全工程を終了し、Ｎチャネル型、Ｐチャネ
ル型いずれの動作も可能な半導体装置が構成される。なお、上記上層、下層の略真性半導体層７１および７２
は一体化されて、略真性半導体層７を形成し、そのうち
、梨地で示した領域がチャネルを形成する領域である。この領域と第１のゲート絶縁膜２または第２のゲート絶
縁膜６との界面に、外部から印加した第１および第２の
ゲート電極の電圧によって電子またはホールが蓄積（ア
キュムレート）され、チャネルが形成される。なお、上下に対向するＰ型半導体層５とＮ型半導体層３
とを、上記実施例とは逆関係、即ち、下側をＰ型半導体
層、上側をＮ型半導体層とすることも可能である。

【本発明の第２の実施例の説明】次に第３図により、同じくＰチャネル型、Ｎチャネル型
に使い分けできる薄膜トランジスタの変形構造を、その
製造方法とともに説明する。

【第３図（ａ）参照】石英基板のような絶縁性基板１上に、例えば高濃度にリ
ンＣＰ）をドープしたＮＩ型のポリシリコンを、例えば
ＬＰＣＶＤ法により約１１００ｎの厚さに形成し、第１
のレジスト膜（図示せず）をマスクとして所定の形状に
パターニングを行い、第１のゲート電極Ｇ１を形成する
。

【同図（ロ）参照】

次いで、例えばＬＰＣＶＤ法によりＳｉ０ｇ膜のような
絶縁膜からなる第１のゲート絶縁膜２を約３００　ｎｍ
の厚さに、その上に不純物としてリン（Ｐ）をドープし
たＮ型のポリシリコンからなるＮ型半導体層３を約９０
ｎｍの厚さに形成する。続いて例えばスパッタ法を用いてタングステンシリサイ
ド（ＷＳｉ）のような電極金属膜４を約１１００ｎの厚
さに形成し、これを第２のレジスト膜（図示せず）をマ
スクとして所定の形状にパターニングを行い、第１．第
２の被制御電極ＰＩ。Ｐ２を形成する。

【同図（Ｃ）参照】

次いで、例えばＬＰＣＶＤ法で不純物としてボロン（Ｂ
）をドープしたポリシリコンからなるＰ型半導体層５を
約９０ｎｍの厚さに、その上に、Ｓｉｎ、のよな絶縁膜
からなる第２のゲート絶縁膜６を約３００ｎｍの厚さに
形成する。続いて例えばＬＰＣＶＤ法を用いて高濃度に
リン（Ｐ）をドープしたポリシリコンからなるＮ゛型半
導体層を約１１００ｎの厚さに成膜し、これを第３のレ
ジスト膜（図示せず）をマスクとして所定の形状にパタ
ーニングを行い、第２のゲート電極Ｇ２を形成する。

【同図（ｄ）参照】

次いで、約９００°Ｃで１時間アニールを行なって、リ
ン（Ｐ）およびボロン（Ｂ）を熱拡散することにより、
上記Ｎ型半導体層３とＰ型半導体層５の互いに接触する
領域（図に梨地で示す）の不純物が相互に補償しあい、
略真性半導体層７を形成する。この領域以外では、電極金属膜４と、その下層のＮ型半
導体層３および上層のＰ型半導体層５により、第１およ
び第２の被制御電極Ｐ１、Ｐ２を形成する。本実施例においても、同一導電型半導体層同士は、略真
性半導体層７によって接続されている。但し、Ｎ型半導体層３同士、Ｐ型半導体層５同士を接続
する略真性半導体層７が一体化されたものである点は、
前記一実施例と同様である。また本実施例においても、レジスト膜を３回用いるのみ
で全ての工程を終了し、Ｎチャネル型。Ｐチャネル型のいずれの動作も可能な半導体装置が得ら
れる。なお、本実施例ではＮ型半導体層３とＰ型半導体層５に
含まれる不純物を、熱拡散により相互に拡散させて略真
性半導体層７を形成したが、Ｎ型およびＰ型半導体層３
．５の不純物濃度および厚さを選択することにより、内
部の不純物を相互拡散させなくても、Ｎ型領域とＰ型頭
域が接触することにより空乏層が形成されるのを利用し
て、実効的に略真性半導体層を構成することも可能であ
る。上記一実施例および他の実施例では、素子を１個のみ図
示したが、絶縁性基板１上全面に、ゲート電極形成領域
と被制御電極形成領域を交互に配置して、多数の素子を
連続的に形成しておき、電極間の配線と各電極に印加す
る電圧の極性を選択することにより、種々の回路を構成
できることは特に説明するまでもない。その場合、略真性半導体層を挟んで上下に対向配置した
２つのゲート電極と、このゲート電極を真ん中に挟む位
置にある２つの被制御電極とを組にするとともに、それ
ら電極に印加する電圧を選択することによって、Ｎチャ
ネル型またはＰチャネル型半導体素子を同一基板上に複
数個混在させることができる。なお、同一基板上に形成した多数の素子を、隣接する２
つの素子をペアとし、その一方をＮチャネル型、他方を
Ｐチャネル型として動作させた場合には、相補型薄膜半
導体装置（Ｃ−ＭＯＳ）として動作させることができる
。

【本発明の第３の実施例の説明】上記２つの実施例では、いずれも第１．第２のゲート電
極Ｇ１、Ｇ２に印加する電圧により、Ｎチャネル型とＰ
チャネル型動作を任意に選択できる構成を説明した。本発明は更に構造的に相補型半導体装置を構成すること
ができる。次にその例を説明する。第４図に示す如く、同一基板上に３つの被制御電極Ｐ１
、Ｐ２．Ｐ３を配置し、隣接配置された２つの被制御電
極間を、それぞれ略真性半導体層７で接続する。この構成は上記２つの実施例と同様でよい。つまり第４
図には略真性半導体層７を、上記第３図と同じ構造とし
た例を描いであるが、第２図と同−構造としてもよい。本実施例では、上記略真性半導体層７の上下に第１およ
び第２のゲート電極を対向配置するのに変えて、被制御
電橋Ｐ１．Ｐ２間には略真性半導体層７の下側に第１の
ゲート電極Ｇ１を配置し、被制御電極Ｐ２．Ｐ３間には
略真性半導体層７の上側に第２のゲート電極Ｇ２を配置
した。この構成とした場合には、上記一導電型および逆導電型
をそれぞれＮ型およびＰ型とすると、図の左側の素子は
Ｎチャネル型、右側の素子はＰチャネル型となり、Ｎチ
ャネル型とＰチャネル型が構造的に定まった相補型薄膜
半導体装置が得られる。本実施例の製造に際しては、前述の第２図および第３図
の実施例と、一部マスクパターンを変更するのみでよく
、必要なフォトマスクの枚数および工程数は同じである
。なお、本実施例では各素子に第１のゲート電極Ｇ１また
は第２のゲート電極Ｇ２の一方のみを配置したが、図に
点線で示す如く第１および第２のゲート電極Ｇ１°、　
Ｇ２”を設け、すべての素子にゲート電極を対向配置し
ても差し支えない。その場合には、前記第１および第２の実施例の素子を連
続配置したものとなる。以上の実施例では、半導体層にはポリシリコンを用いた
が、半導体材料であれば、単結晶であっても微結晶であ
っても良く、また非結晶であっても良いのは言うまでも
ない、また、一導電型および逆導電型半導体層を不純物
濃度の異なる２層以上の構造、もしくは、傾斜をもって
濃度を変化させた構造としてもよい、更に、絶縁層、電
極等の材質、成膜方法についても、特に限定する必要は
ない。〔発明の効果〕以上説明した如く本発明によれば、Ｎ型、Ｐ型何れのＴ
ＰＴも同一の工程により形成されるため、一つの素子を
Ｎチャネル型、Ｐチャネル型に使い分けできる半導体装
置および構造的に決定した相補型半導体装置のいずれも
、安価に提供できる。従って、アクティブマトリクス型液晶表示装置。イメージセンサ、Ｓｏｌ集積回路等に適用して極めて大
きな効果を奏することが可能である。

【図面の簡単な説明】

第１図は本発明の構成および原理説明図、第２図は本発
明の第１の実施例説明図、第３図は本発明の第２の実施
例説明図、第４図は本発明の第３の実施例説明図、第５
図は従来のＣ−ＭＯＳの構造および製造方法説明図であ
る。図において、１は絶縁性基板、２は第１のゲート絶縁膜
、３は一導電型（Ｎ型）半導体層、４は電極金属膜、５
は逆導電型（Ｐ型）半導体層、６は第２のゲート絶縁膜
、７は略真性半導体層、８はチャネル領域、Ｇ１および
Ｇ２は第１および第２のゲート電極、ＰｌおよびＰ２は
第１および第２の被制御電極を示す。本発明の構成及び原理説明図第１図本発明第１の実施ｆ列露見明図第２図本発明第２の実施例説明図第図本発明第３の実施イ列甚見明図第４図

Claims

【特許請求の範囲】

（１）一導電型半導体層（３）と電極金属膜（４）と逆
導電型半導体層（５）を積層した構造の二つの被制御電
極（Ｐ１、Ｐ２）の、前記一導電型半導体層同士および
逆導電型半導体層同士を略真性半導体層（７）を介して
接続し、且つ、前記略真性半導体層の上下に二つの制御
電極（Ｇ１、Ｇ２）を対向配置した構成を具備してなる
ことを特徴とする薄膜半導体装置。
（２）前記隣接する２つの被制御電極（Ｐ１、Ｐ２）の
一導電型半導体層（３）同士および逆導電型半導体層（
５）同士を接続する略真性半導体層（７）が、一体化さ
れてなることを特徴とする請求項１記載の半導体装置。
（３）前記一導電型半導体層（３）と逆導電型半導体層
（５）との間に電極金属膜（４）を挟んだ構造の三つの
被制御電極（Ｐ１、Ｐ２、Ｐ３）のそれぞれの間を略真
性半導体層（７）を介して接続し、且つ、一方の略真性
半導体層の下側に第１制御電極（Ｇ１）、他方の略真性
半導体層の上側に第２制御電極（Ｇ２）を設けてなるこ
とを特徴とする薄膜半導体装置。
（４）前記被制御電極（Ｐ１、Ｐ２）を前記略真性半導
体層（７）中に埋設してなることを特徴とする請求項１
または３記載の半導体装置。
（５）隣接する２つの被制御電極（Ｐ１、Ｐ２）間を、
該被制御電極と略同一厚さを有する略真性半導体層（７
）により充填してなることを特徴とする請求項２または
３記載の半導体装置。
（６）前記略真性半導体層（７）の上下に接する第１お
よび第２のゲート絶縁膜（２、６）と、その外側に接す
る第１および第２の制御電極（Ｇ１、Ｇ２）を有し、該第１および第２のゲート電極に印加する電圧を制御す
ることにより、Ｎチャネル型およびＰチャネル型動作の
いずれも選択可能としたことを特徴とする請求項１記載
の半導体装置。
（７）絶縁性基板（１）上に第１の制御電極（Ｇ１）を
形成し、その上を被覆する第１のゲート絶縁膜（２）を
形成した後、該第１のゲート絶縁膜の上に略真性半導体層（７１）を
形成し、該略真性半導体層上に前記第１の制御電極を両側から挟
むように一導電型半導体層（３）と電極金属膜（４）と
逆導電型半導体層（５）との積層膜からなる被制御電極
（Ｐ１、Ｐ２）を形成し、これら被制御電極を含む基板
上に再び略真性半導体層を（７２）を形成し、前記第１
の制御電極形成領域において該上層の真性半導体層と先
に形成した下層の略真性半導体層との積層構造を形成し
、該上層の略真性半導体層（７２）上に第２のゲート絶
縁膜（６）を形成した後、その上の前記第１の制御電極
（Ｇ１）の真上部に第２の制御電極（Ｇ２）を形成する
工程を含むことを特徴とする請求項１記載の薄膜半導体
装置の製造方法。
（８）絶縁性基板（１）上に第１のゲート電極（Ｇ１）
を形成し、その上を被覆する第１のゲート絶縁膜（２）
を形成した後、該第１のゲート絶縁膜上に一導電型半導体層（３）を形
成し、その上に前記第１の制御電極を両側から挟むよう
に２つの電極金属膜（４）を形成し、これら電極金属膜を含む一導電型半導体層上に逆導電型
半導体層（５）を形成して、一導電型半導体層と電極金
属膜と逆導電型半導体層との積層構造により二つの被制
御電極（Ｐ１、Ｐ２）を形成し、前記第１の制御電極形
成領域において上下に接する逆導電型半導体層と一導電
型半導体層に対して、それら半導体層中の不純物を相互
に拡散させるための加熱処理を施して、当該領域を略真
性半導体層（７）に形成し、前記逆導電型半導体層の上
に第２のゲート絶縁膜（６）を形成した後、その上の前
記第１の制御電極（Ｇ１）の真上部に第２の制御電極（
Ｇ２）を形成する工程を含むことを特徴とする請求項１
記載の薄膜半導体装置の製造方法。