CN105990449A - 薄膜晶体管以及其制作方法 - Google Patents

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Abstract

本发明公开一种薄膜晶体管以及其制作方法，其制作方法包括下列步骤。首先，提供一基板。然后，在基板上形成一半导体层。接着，在半导体层上形成一光致抗蚀剂图案，包括两边缘部分以及一中央部分设置于边缘部分之间且中央部分的厚度大于各边缘部分的厚度。接着，对半导体层进行一蚀刻制作工艺，以形成一图案化半导体层。随后，进行一光致抗蚀剂灰化制作工艺，至少移除光致抗蚀剂图案的边缘部分，以形成一通道定义光致抗蚀剂图案，并暴露出图案化半导体层的两部分。接着，利用通道定义光致抗蚀剂图案作为掩模，导体化暴露出的图案化半导体层的部分，以形成一半导体部与两导体部。然后，去除通道定义光致抗蚀剂图案。

Description

薄膜晶体管以及其制作方法
技术领域
本发明涉及一种薄膜晶体管以及其制作方法，尤指一种利用光致抗蚀剂灰化制作工艺来缩小通道定义光致抗蚀剂图案的薄膜晶体管的制作方法及其制作的薄膜晶体管。
背景技术
薄膜晶体管(thin film transistor,TFT)已经广泛地应用于有源阵列式平面显示面板中，例如：有源式液晶显示面板或有源式有机发光二极管显示面板等装置，用以作为有源元件，驱动显示面板的各像素结构。为了缩小薄膜晶体管的尺寸，目前已发展出以具有较高电子迁移率的氧化物半导体材料取代硅作为通道的薄膜晶体管。在传统薄膜晶体管中，由于氧化物半导体材料对水气、氧气或蚀刻液相当敏感，并容易与之反应而失去原有元件特性，因此为了保护氧化物半导体材料，通常会在氧化物半导体材料上形成一蚀刻终止层(Etch stopper,ES)，使得氧化物半导体的特性不易受到改变，以得到具有稳定元件特性的薄膜晶体管。如此一来，源极电极与漏极电极需通过蚀刻终止层的两接触洞与氧化物半导体材料电连接，而薄膜晶体管的通道长度则由接触洞之间的距离所决定。
然而，在传统制作薄膜晶体管的方法中，蚀刻终止层的接触洞需通过光刻与蚀刻制作工艺来形成，且接触洞之间的距离受限于光刻制作工艺的机台限制，因此薄膜晶体管的通道长度也受限于机台的曝光极限，进而限制了薄膜晶体管的效能。
发明内容
本发明的目的在于提供一种薄膜晶体管以及其制作方法，以缩短薄膜晶体管的通道长度。
为达上述的目的，本发明提供一种薄膜晶体管的制作方法。首先，提供一基板。然后，在基板上形成一半导体层。接着，在半导体层上形成一光致抗蚀剂图案，其中光致抗蚀剂图案包括一中央部分以及两边缘部分，中央部分设置于边缘部分之间，且中央部分的厚度大于各边缘部分的厚度。随后，利用光致抗蚀剂图案作为一蚀刻掩模，对半导体层进行一蚀刻制作工艺，以移除未被该光致抗蚀剂图案覆盖的半导体层而形成一图案化半导体层。然后，进行一光致抗蚀剂灰化制作工艺，至少移除边缘部分，以形成一通道定义光致抗蚀剂图案，并暴露出图案化半导体层的两部分。接着，利用通道定义光致抗蚀剂图案作为一掩模，导体化暴露出的图案化半导体层的部分，以在图案化半导体层中形成一半导体部与两导体部，其中导体部位于半导体部的两侧，该半导体部被该通道定义光致抗蚀剂图案遮盖并作为一通道。然后，去除通道定义光致抗蚀剂图案。
为达上述的目的，本发明提供一种薄膜晶体管，包含一基板、一图案化半导体层、一栅极、一栅极绝缘层以及一源极电极与一漏极电极。图案化半导体层设置于基板上，其中图案化半导体层包括一半导体部以及两导体部，且半导体部设置于导体部之间，并与导体部相连接。栅极设置于基板上，其中半导体部的宽度小于栅极的宽度。栅极绝缘层设置于栅极与半导体层之间。源极电极与漏极电极设置于半导体层上，且分别与导体部相接触。
本发明的薄膜晶体管的制作方法通过形成具有不平整上表面的光致抗蚀剂图案，在不需额外的光掩模的情况下搭配光致抗蚀剂灰化制作工艺可缩小光致抗蚀剂图案的宽度至传统光刻制作工艺所无法达到的宽度，进而可形成与通道定义光致抗蚀剂图案的宽度相同的通道长度。由此，所形成的薄膜晶体管的电性表现可有效地被提升。
附图说明
图1为本发明的制作薄膜晶体管的方法的步骤流程图；
图2至图8为本发明的第一实施例的制作薄膜晶体管的方法示意图，其中：
图2为本发明的第一实施例的制作薄膜晶体管的方法中半导体层形成步骤的剖面示意图；
图3为本发明的第一实施例的制作薄膜晶体管的方法中光致抗蚀剂材料图案形成步骤的剖面示意图；
图4为本发明的第一实施例的制作薄膜晶体管的方法中烘烤制作工艺的剖面示意图；
图5为本发明的第一实施例的制作薄膜晶体管的方法中光致抗蚀剂灰化制作工艺的剖面示意图；
图6为本发明的第一实施例的制作薄膜晶体管的方法中导体化步骤的剖面示意图；
图7为本发明的第一实施例的制作薄膜晶体管的方法中蚀刻终止层形成步骤的剖面示意图；以及
图8为本发明的第一实施例的薄膜晶体管的剖面示意图；
图9至图10为本发明的第二实施例的薄膜晶体管的制作方法示意图，其中：
图9为本发明的第二实施例的制作薄膜晶体管的方法中光致抗蚀剂图案形成步骤的剖面示意图；以及
图10为本发明的第二实施例的制作薄膜晶体管的方法中光致抗蚀剂灰化制作工艺的剖面示意图；
图11为本发明的第三实施例的薄膜晶体管的制作方法示意图；
图12为本发明的第二实施例的薄膜晶体管的剖面示意图；
图13为本发明的第三实施例的薄膜晶体管的剖面示意图；
图14至图17为本发明的第四实施例的制作薄膜晶体管的方法示意图，其中：
图14为本发明的第四实施例的制作薄膜晶体管的方法中半导体层形成步骤的剖面示意图；
图15为本发明的第四实施例的制作薄膜晶体管的方法中导体化图案化半导体层步骤的剖面示意图；
图16为本发明的第四实施例的制作薄膜晶体管的方法中栅极形成步骤的剖面示意图；以及
图17为本发明的第四实施例的薄膜晶体管的剖面示意图；
图18为本发明的第五实施例的薄膜晶体管的剖面示意图；
图19为本发明的第六实施例的薄膜晶体管的剖面示意图。
符号说明
100、200、300、400、500、600 薄膜晶体管
102、202、502、602 基板
104、214、504、604 栅极
106、212、506、606 栅极绝缘层
107、203 半导体层
108、132、204、308、408、508、608 图案化半导体层
110 光致抗蚀剂材料图案
111 二元光掩模
111a、128a 透光区
111b、128c 遮光区
112、130 光致抗蚀剂图案
112a、130a 中央部分
112b、130b 边缘部分
113 光致抗蚀剂灰化制作
工艺
114、206 通道定义光致抗蚀剂
图案
115 氢化处理
116、208、516、616 半导体部
117 离子注入制作工艺
118、210、518、618 导体部
120、216 蚀刻终止层
122、218 接触洞
124、220、324、424、524、624 源极电极
126、222、326、426、526、626 漏极电极
128 半色调光掩模
128b 半透光区
S10、S11、S12、S13、S14、S15、 步骤
S16
具体实施方式
请参考图1，图1为本发明的制作薄膜晶体管的方法的步骤流程图。本发明的制作薄膜晶体管的方法可包括下列步骤：
步骤S10：提供一基板；
步骤S11：在基板上形成一半导体层；
步骤S12：在半导体层上形成一光致抗蚀剂图案，其中光致抗蚀剂图案包括一中央部分以及两边缘部分，中央部分设置于边缘部分之间，且中央部分的厚度大于各边缘部分的厚度；
步骤S13：利用光致抗蚀剂图案作为蚀刻掩模，对半导体层进行一蚀刻制作工艺，以移除未被光致抗蚀剂图案覆盖的半导体层而形成一图案化半导体层；
步骤S14：进行一光致抗蚀剂灰化制作工艺，至少移除边缘部分，以形成一通道定义光致抗蚀剂图案，并暴露出图案化半导体层的两部分；
步骤S15：利用通道定义光致抗蚀剂图案作为掩模，导体化暴露出的部分，以在图案化半导体层中形成一半导体部以及两导体部，其中导体部位于半导体部的两侧，且半导体部被通道定义光致抗蚀剂图案遮盖并作为一通道；以及
步骤S16：去除该通道定义光致抗蚀剂图案。
有关上述本发明的制作薄膜晶体管的方法，下文特列举本发明多个优选实施例，并配合所附的附图，详细说明本发明的薄膜晶体管与其制作方法及所欲达成的功效。
请继续参考图2至图8，图2至图8为本发明的第一实施例的制作薄膜晶体管的方法示意图。首先，如图2所示，提供一基板102。基板102可为透明基板例如：玻璃基板、塑胶基板或石英基板等，但不限于此。例如，基板102也可为不透明基板。然后，在基板102上形成一第一金属层(图未示)，并图案化第一金属层，以在基板102上形成一栅极104。接着，在基板102与栅极104上形成一栅极绝缘层106。其中，形成栅极绝缘层106的材料可包括无机绝缘材料例如氧化硅、氮化硅或氮氧化硅等，但不以此为限。栅极绝缘层106的材料也可包括有机绝缘材料或有机/无机混成绝缘材料。随后，在栅极绝缘层106上覆盖一半导体层107。
在本实施例中，半导体层107的材料可包括氧化物半导体材料，例如：氧化铟锌(Indium Zinc Oxide,IZO)、氧化铝锌(Aluminum Zinc Oxide,AZO)、氧化铟镓锌(Indium Gallium Zinc Oxide,IGZO)或其他氧化物半导体材料，但本发明不限于此。在其他实施例中，半导体层107的材料也可使用硅例如非晶硅、多晶硅、单晶硅或其它适合的半导体材料。
如图3所示，在形成半导体层107之后，在半导体层107上覆盖一光致抗蚀剂材料，随后利用一光掩模对光致抗蚀剂材料进行一光刻制作工艺，以在半导体层107上形成一光致抗蚀剂材料图案110。在本实施例中，光刻制作工艺所使用的光掩模为二元光掩模111(binary mask)，其中二元光掩模111可包括一透光区111a以及一遮光区111b，但不以此为限，光掩模也可选择使用半色调光掩模。具体来说，光致抗蚀剂材料以负光致抗蚀剂为例来做说明，但不以此为限。
在覆盖光致抗蚀剂材料之后，将透光区111a对应欲形成图案化半导体层的区域设置，遮光区111b对应欲形成图案化半导体层以外的区域设置。由于光致抗蚀剂材料具有负光致抗蚀剂的特性，因此对应欲形成图案化半导体层的区域设置的光致抗蚀剂材料于曝光后不会被移除，以形成光致抗蚀剂材料图案110。此时，光致抗蚀剂材料图案110可具有一实质上平整的上表面。
在其他实施例中，光致抗蚀剂材料也可依据实际需求而为正光致抗蚀剂，但不限于此。此时，遮光区对应欲形成图案化半导体层的区域设置，且透光区对应欲形成图案化半导体层以外的区域设置。
接着，如图4所示，对于半导体层107上的光致抗蚀剂材料图案110进行烘烤制作工艺，以形成具有不平整上表面的光致抗蚀剂图案112。其中，光致抗蚀剂图案112可包括一中央部分112a以及两边缘部分112b，中央部分112a设置于边缘部分112b之间，且中央部分112a的厚度大于各边缘部分112b的厚度。在本实施例中，具有平整上表面的光致抗蚀剂材料图案110受到一定温度(例如：140℃，但不以此为限)的烘烤会转变为具有不平整上表面的光致抗蚀剂图案112，例如：具有圆弧状上表面的光致抗蚀剂图案112。此时，光致抗蚀剂图案112的厚度会随着越接近边缘而越薄。具体而言，本实施例的烘烤制作工艺可对应不同材料的光致抗蚀剂材料图案110而可能具有不同的烘烤温度，其烘烤温度至少要使具有平整上表面的光致抗蚀剂材料图案110转变为具有不平整上表面的光致抗蚀剂图案112，优选温度为介于70℃与150℃之间，但不以此为限。在形成光致抗蚀剂图案112之后，利用光致抗蚀剂图案112作为蚀刻掩模，对半导体层107进行蚀刻制作工艺，以移除半导体层107中未被光致抗蚀剂图案112覆盖的部分而形成一图案化半导体层108，其中图案化半导体层108与栅极104至少部分重叠。
如图5所示，在形成图案化半导体层108之后，进行一光致抗蚀剂灰化制作工艺113，至少移除光致抗蚀剂图案112的边缘部分112b，以形成通道定义光致抗蚀剂图案114，并暴露出图案化半导体层108的两部分。在本实施例中，由于光致抗蚀剂材料可与氧反应而被移除，因此光致抗蚀剂灰化制作工艺113可包括含氧等离子体制作工艺，例如：氧气(O2)等离子体制作工艺、一氧化二氮(N2O)等离子体制作工艺，但不以此为限，本发明的光致抗蚀剂灰化制作工艺113的种类可依据不同的光致抗蚀剂材料来做调整。
值得一提的是，由于光致抗蚀剂图案112的边缘部分112b的厚度小于中央部分112a的厚度，因此在不使用光掩模的情况下对整个光致抗蚀剂图案112进行光致抗蚀剂灰化制作工艺113，边缘部分112b会较中央部分112a先被移除。由此，具有较大厚度的中央部分112a的至少一部分得以残留，而构成通道定义光致抗蚀剂图案114。进一步来说，通道定义光致抗蚀剂图案114的宽度可通过调整光致抗蚀剂灰化制作工艺113的进行时间或等离子体强度来控制，以达到所预设的宽度。举例来说，通道定义光致抗蚀剂图案114的宽度实质上可介于0.5微米与7微米之间，但不以此为限。
接着，如图6所示，利用通道定义光致抗蚀剂图案114作为掩模，导体化光致抗蚀剂图案114所暴露出的图案化半导体层108的部分，以在图案化半导体层108中形成一半导体部116与两导体部118，其中导体部118分别位于半导体部116的两侧，且半导体部116被通道定义光致抗蚀剂图案114遮盖，并可作为所欲形成的薄膜晶体管的通道。
在本实施例中，由于氧化物半导体材料遇到氢可提升其导电度，因此导体化图案化半导体层108可包括对暴露出的图案化半导体层108进行氢化处理115，以让氢原子进入到被暴露出的部分中，进而提升此部分的导电度，并使半导体层108被暴露出的部分转变为导体部118。被通道定义光致抗蚀剂图案114遮蔽的图案化半导体层108因导电度未被提升而形成为半导体部116。因此，半导体部116的导电度小于导体部118的导电度。举例来说，半导体部116的电阻率大于导体部118的电阻率，其中半导体部116的电阻率可介于10-6至106欧姆·厘米(ohm-cm)，且导体部118的电阻率可介于10-9至10-4欧姆·厘米，但不以此为限。举例而言，半导体部116的电阻率优选可介于10-6与10-4欧姆·厘米之间，而导体部118的电阻率优选可介于10-9与10-4欧姆·厘米之间。值得一提的是，虽然上述的半导体部116电阻率的范围与导体部118电阻率的范围有部分重叠，但本发明的导体部118是由图案化半导体层132经导体化步骤所形成，因此导体部118的电阻率小于半导体部116的电阻率，且半导体部116的电阻率与导体部118的电阻率优选分别位于上述的范围内。
本发明形成导体部118的方法并不限于此，本发明的导体化图案化半导体层108的步骤可依据图案化半导体层108的材料来决定。在本实施例中，氢化处理115可包括氢气等离子体处理或氨气等离子体处理，并通过例如等离子体辅助化学气相沉积(PECVD)或等离子体蚀刻(plasma etching)制作工艺等的设备进行，但本发明并不以此为限。由于半导体部116的宽度与通道定义光致抗蚀剂图案114的宽度约略相同，实质上可介于0.5微米与7微米之间。值得一提的是，由于半导体部116的宽度由通道定义光致抗蚀剂图案114所决定，且半导体部116的宽度决定通道的长度，因此通过光致抗蚀剂灰化制作工艺113来缩减光致抗蚀剂图案112的宽度可有效地缩短通道的长度，进而提升所欲形成的薄膜晶体管的效能。在本实施例中，半导体部116的宽度可小于栅极104的宽度，但不以此为限。
如图7所示，随后去除通道定义光致抗蚀剂图案114。接着，在图案化半导体层108与栅极绝缘层106上形成一蚀刻终止层120，其中蚀刻终止层120可具有两接触洞122，且各接触洞122分别暴露出图案化半导体层108的各导体部118的一部分。在本实施例中，形成蚀刻终止层120的步骤可包括进行光刻与蚀刻制作工艺，以形成接触洞122。
如图8所示，接下来于蚀刻终止层120上覆盖一第二金属层(图未示)，且第二金属层填入接触洞122中。然后，图案化第二金属层，以在蚀刻终止层120上形成源极电极124与漏极电极126。其中，源极电极124与漏极电极126可分别通过接触洞122与暴露出的导体部118的一部分相接触，进而与导体部118电连接。至此已完成本实施例的底栅型(bottom gate type)薄膜晶体管100。在本实施例中，图案化半导体层108包括半导体部116以及导体部118，其中半导体部116设置于导体部118之间，并与导体部118相连接，因此导体部118可视为薄膜晶体管100的源极与漏极，并可分别通过源极电极124与漏极电极126电连接至外界。
值得一提的是，在本实施例的薄膜晶体管100的制作方法中，通过烘烤制作工艺可将原本具有平整上表面的光致抗蚀剂材料图案110转变为具有不平整上表面的光致抗蚀剂图案112，因此在不需额外的光掩模的情况下搭配光致抗蚀剂灰化制作工艺113可缩小光致抗蚀剂图案112的宽度至传统光刻制作工艺所无法达到的宽度，进而可形成与通道定义光致抗蚀剂图案114的宽度相同的通道长度。由此，所形成的薄膜晶体管100的电性表现(例如：驱动电流或迁移率等)可有效地被提升。
本发明的薄膜晶体管以及其制作方法并不以上述实施例为限。下文将继续揭示本发明的其它实施例，然而为了简化说明并突显各实施例之间的差异，下文中使用相同标号标注相同元件，并不再对重复部分作赘述。
请参考图9至图10，且一并参考图2以及图6至图8。图9至图10为本发明的第二实施例的薄膜晶体管的制作方法示意图。本实施例的薄膜晶体管的制作方法与上述第一实施例的方法大体上相同，其中与上述第一实施例不同的地方在于，本实施例使用不同种类的光掩模及方法形成光致抗蚀剂图案130。如图9所示，在半导体层107上覆盖一光致抗蚀剂材料，随后利用一半色调(halftone)光掩模128进行光刻制作工艺，以在半导体层107上形成具有不平整上表面的光致抗蚀剂图案130。
在本实施例中，半色调光掩模128可包括一透光区128a、两半透光区128b以及两遮光区128c。以光致抗蚀剂材料为负光致抗蚀剂为例，透光区128a的半色调光掩模128可用于形成光致抗蚀剂图案130的中央部分130a，半透光区128b的半色调光掩模128可用于形成光致抗蚀剂图案130的边缘部分130b，且遮光区128c的半色调光掩模128可用于移除光致抗蚀剂材料。由于对应透光区128a与半透光区128b的半色调光掩模128的光致抗蚀剂材料受到的曝光量不同，因此所形成的中央部分130a的厚度大于边缘部分130b的厚度。并且，中央部分130a与边缘部分130b分别具有平整的上表面。
在其他实施例中，光致抗蚀剂材料也可依据实际需求使用正光致抗蚀剂，但不以此为限。此时，半色调光掩模可包括一遮光区、两半透光区以及两透光区。遮光区与半透光区的半色调光掩模可分别用于形成中央部分与边缘部分，且透光区则可用于移除光致抗蚀剂材料。
然后，对半导体层107进行一蚀刻制作工艺，以移除半导体层107中未被光致抗蚀剂图案130覆盖的部分而形成一图案化半导体层108。接着，如图10所示，进行一光致抗蚀剂灰化制作工艺113，至少移除光致抗蚀剂图案130的边缘部分130b，以形成通道定义光致抗蚀剂图案114，并暴露出图案化半导体层108的两部分。
在本实施例中，由于光致抗蚀剂图案130的边缘部分130b的厚度小于中央部分130a的厚度，因此在不使用光掩模的情况下对整个光致抗蚀剂图案130进行光致抗蚀剂灰化制作工艺113，边缘部分130b会较中央部分130a先被移除，进而形成通道定义光致抗蚀剂图案114。并且，通道定义光致抗蚀剂图案114的宽度可通过调整光致抗蚀剂灰化制作工艺113的进行时间或等离子体强度来控制，以达到所预设的宽度。
由于本实施例的光致抗蚀剂灰化制作工艺113可与上述第一实施例相同，因此在此不多赘述。在形成通道定义光致抗蚀剂图案114之后，本实施例的薄膜晶体管的制作方法与第一实施例相同，如图6至图8所示，因此在此不再赘述。
值得一提的是，在本实施例的薄膜晶体管100的制作方法中，通过半色调光掩模128可直接形成具有不平整上表面的光致抗蚀剂图案130，因此也可在不需额外的光掩模的情况下搭配光致抗蚀剂灰化制作工艺113可缩小光致抗蚀剂图案130的宽度至传统光刻制作工艺所无法达到的宽度，进而降低通道长度，且提升所形成的薄膜晶体管100的电性表现。
请参考图11，且一并参考图2至图5以及图7至图8。图11为本发明的第三实施例的薄膜晶体管的制作方法示意图。如图11所示，本实施例的薄膜晶体管的制作方法与上述第一实施例不同的地方在于，本实施例的图案化半导体层132的材料包括硅，例如：非晶硅、多晶硅或单晶硅，因此本实施例导体化图案化半导体层132的方法包括进行一离子注入制作工艺117，在暴露出的图案化半导体层132的部分中注入多个掺杂离子，使此些部分转变为导体部118。举例来说，半导体部116的电阻率大于导体部118的电阻率，其中半导体部116的电阻率可介于10-6至106欧姆·厘米(ohm-cm)，且导体部118的电阻率可介于10-9至10-4欧姆·厘米，但不以此为限。举例而言，半导体部116的电阻率优选可介于10-6与10-4欧姆·厘米之间，而导体部118的电阻率优选可介于10-9与10-4欧姆·厘米之间。值得一提的是，虽然上述的半导体部116电阻率的范围与导体部118电阻率的范围有部分重叠，但本发明的导体部118是由图案化半导体层132经导体化步骤所形成，因此导体部118的电阻率小于半导体部116的电阻率，且半导体部116的电阻率与导体部118的电阻率优选分别位于上述的范围内。
由于本实施例的薄膜晶体管的制作方法于形成通道定义光致抗蚀剂图案114的步骤与其之前的步骤与上述第一实施例相同，如图2至图5所示，且于导体化图案化半导体层132之后的步骤也与上述第一实施例相同，如图7与图8，因此在此不多做赘述。在其他实施例中，通道定义光致抗蚀剂图案也可应用上述第二实施例的方法来形成，但不以此为限。
本发明的底栅型薄膜晶体管的结构并不限于上述实施例。请参考图12，图12为本发明的第二实施例的薄膜晶体管的剖面示意图。如图12所示，本实施例的薄膜晶体管300可为逆交错型(inverted staggered)结构，亦即，薄膜晶体管300的源极电极324与半导体层308之间以及漏极电极326与半导体层308之间并未设置蚀刻终止层，而是源极电极324以及漏极电极326直接设置于图案化半导体层308上。
或者，请参考图13。图13为本发明的第三实施例的薄膜晶体管的剖面示意图。如图13所示，本实施例的薄膜晶体管400可为逆同平面型(invertedcoplanar)结构，亦即，其源极电极424设置于图案化半导体层408与栅极绝缘层106之间，且漏极电极426设置于半导体层408与栅极绝缘层106之间。本发明并不以此为限。
请参考图14至图17，图14至图17为本发明第四实施例制作薄膜晶体管的方法示意图。本实施例的薄膜晶体管的制作方法与上述第一实施例的薄膜晶体管的制作方法不同的地方在于，本实施例的制作方法用于制作顶栅型(top gate type)薄膜晶体管。首先，如图14所示，提供一基板202。基板202可为透明基板例如：玻璃基板、塑胶基板或石英基板等，但不限于此。例如，基板202也可为不透明基板。接着，在基板202上形成一半导体层203。其中，半导体层203的材料可包括氧化物半导体材料，例如：氧化铟锌(IndiumZinc Oxide,IZO)、氧化铝锌(Aluminum Zinc Oxide,AZO)或氧化铟镓锌(Indium Gallium Zinc Oxide,IGZO)或硅，例如：非晶硅、多晶硅或单晶硅，但本发明不限于此。
然后，通过上述实施例中的光刻制作工艺以及蚀刻制作工艺以形成图案化半导体层204。接着，如图15所示，在图案化半导体层204上形成一通道定义光致抗蚀剂图案206。然后，导体化未被通道定义光致抗蚀剂图案206覆盖的图案化半导体层204，以形成半导体部208与导体部210。本实施例形成通道定义光致抗蚀剂图案206的方法可与上述第一实施例或第二实施例的方法相同，且导体化图案化半导体层204的方法可与上述第一实施例或第三实施例的方法相同，因此在此不多赘述。
如图16所示，随后去除通道定义光致抗蚀剂图案206，暴露出图案化半导体层204。然后，在基板202与图案化半导体层204上形成一栅极绝缘层212。接着，在栅极绝缘层212上形成一栅极214，其中栅极214与半导体部208至少部分重叠。
如图17所示，接下来在栅极绝缘层212与栅极214上形成一蚀刻终止层216。然后，进行一光刻与蚀刻制作工艺，图案化蚀刻终止层216与栅极绝缘层212，以在蚀刻终止层216与栅极绝缘层212中形成两接触洞218，其中各接触洞218贯穿蚀刻终止层216与栅极绝缘层212。随后，在蚀刻终止层216上形成源极电极220与漏极电极222，其中源极电极220与漏极电极222分别填入接触洞218，并分别通过接触洞218与图案化半导体层204的导体部210电连接。至此已完成本实施例的薄膜晶体管200。在本实施例中，图案化半导体层204设置于栅极214与基板202之间，且本实施例的薄膜晶体管200为一顶栅型薄膜晶体管。
本发明的顶栅型薄膜晶体管的结构并不限于上述实施例。请参考图18，图18为本发明的第五实施例的薄膜晶体管的剖面示意图。如图18所示，本实施例的薄膜晶体管500可为交错型(staggered)结构，亦即，薄膜晶体管500的源极电极524设置于图案化半导体层508与基板502之间，且漏极电极526设置于图案化半导体层508与基板502之间。
或者，请参考图19。图19为本发明的第六实施例的薄膜晶体管的剖面示意图。如图19所示，本实施例的薄膜晶体管600可为同平面型(coplanar)结构，即其源极电极624设置于图案化半导体层608与栅极绝缘层606之间，且漏极电极626设置于图案化半导体层608与栅极绝缘层606之间。本发明并不以此为限。
综上所述，在本发明的薄膜晶体管的制作方法中，通过烘烤制作工艺可将原本具有平整上表面的光致抗蚀剂材料图案转变为具有不平整上表面的光致抗蚀剂图案或通过半色调光掩模直接形成具有不平整上表面的光致抗蚀剂图案，因此在不需额外的光掩模的情况下搭配光致抗蚀剂灰化制作工艺可缩小光致抗蚀剂图案的宽度至传统光刻制作工艺所无法达到的宽度，进而可形成与通道定义光致抗蚀剂图案的宽度相同的通道长度。由此，所形成的薄膜晶体管的电性表现可有效地被提升。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (18)

1.一种薄膜晶体管的制作方法，包含下列步骤：
提供一基板；
在该基板上形成一半导体层；
在该半导体层上形成一光致抗蚀剂图案，其中该光致抗蚀剂图案包括一中央部分以及两边缘部分，该中央部分设置于该两边缘部分之间，且该中央部分的厚度大于各该边缘部分的厚度；
利用该光致抗蚀剂图案作为一蚀刻掩模，对该半导体层进行一蚀刻制作工艺，以移除未被该光致抗蚀剂图案覆盖的该半导体层而形成一图案化半导体层；
进行一光致抗蚀剂灰化制作工艺，至少移除该两边缘部分，以形成一通道定义光致抗蚀剂图案，并暴露出该图案化半导体层的两部分﹔
利用该通道定义光致抗蚀剂图案作为一掩模，导体化暴露出的该两部分，以在该图案化半导体层中形成一半导体部以及两导体部，其中该两个导体部位于该半导体部的两侧，且该半导体部被该通道定义光致抗蚀剂图案遮盖并作为一通道﹔以及
去除该通道定义光致抗蚀剂图案。
2.如权利要求1所述的薄膜晶体管的制作方法，其中该光致抗蚀剂灰化制作工艺包括一含氧等离子体制作工艺。
3.如权利要求1所述的薄膜晶体管的制作方法，其中形成该光致抗蚀剂图案的步骤还包括：
利用一二元光掩模(binary mask)，进行一光刻制作工艺，以在该半导体层上形成一光致抗蚀剂材料图案，其中该光致抗蚀剂材料图案具有一平整的上表面；以及
对该光致抗蚀剂材料图案进行一烘烤制作工艺，以形成该光致抗蚀剂图案，其中该烘烤制作工艺的一制作工艺温度介于70℃与150℃之间。
4.如权利要求1所述的薄膜晶体管的制作方法，其中该形成该光致抗蚀剂图案的步骤包括利用一半色调光掩模进行一光刻制作工艺，以在该半导体层上形成该光致抗蚀剂图案。
5.如权利要求1所述的薄膜晶体管的制作方法，其中该半导体层的材料包括氧化物半导体材料。
6.如权利要求5所述的薄膜晶体管的制作方法，其中该导体化暴露出的该两部分的步骤包括对暴露出的该两部分进行一氢化处理，使该两部分转变为该两个导体部。
7.如权利要求6所述的薄膜晶体管的制作方法，其中该氢化处理包括一氢气等离子体处理或一氨气等离子体处理。
8.如权利要求1所述的薄膜晶体管的制作方法，其中该半导体层的材料包括硅。
9.如权利要求8所述的薄膜晶体管的制作方法，其中该导体化暴露出的该两部分的步骤包括进行一离子注入制作工艺，在暴露出的该两部分中注入多个掺杂离子，使该两部分转变为该两个导体部。
10.如权利要求1所述的薄膜晶体管的制作方法，还包括：
在该提供该基板的步骤与该形成该半导体层的步骤之间，在该基板上形成一栅极；以及
在该基板与该栅极上形成一栅极绝缘层。
11.如权利要求10所述的薄膜晶体管的制作方法，还包括：
在该移除该通道定义光致抗蚀剂图案的步骤之后，在该图案化半导体层与该栅极绝缘层上形成一蚀刻终止层，其中该蚀刻终止层具有两接触洞，分别部分暴露出该两个导体部；以及
在该蚀刻终止层上形成一源极电极与一漏极电极，其中该源极电极与该漏极电极分别通过该两个接触洞与暴露出的该两个导体部电连接。
12.如权利要求1所述的薄膜晶体管的制作方法，还包括：
在该形成该图案化半导体层的步骤之后，在该基板与该半导体层上形成一栅极绝缘层；
在该栅极绝缘层上形成一栅极；
在该栅极与该栅极绝缘层上形成一蚀刻终止层；
在该蚀刻终止层与该栅极绝缘层中形成两接触洞，分别暴露出该两个导体部；以及
在该蚀刻终止层上形成一源极电极与一漏极电极，其中该源极电极与该漏极电极分别通过该两个接触洞与暴露出的该两个导体部电连接。
13.如权利要求1所述的薄膜晶体管的制作方法，其中该通道定义光致抗蚀剂图案的宽度介于0.5微米与7微米之间。
14.如权利要求1所述的薄膜晶体管的制作方法，其中各该导体部的电阻率小于该半导体部的电阻率，该半导体部的电阻率介于10-6与106欧姆·厘米之间，且各该导体部的电阻率介于10-9与10-4欧姆·厘米之间。
15.一种薄膜晶体管，包含：
基板；
图案化半导体层，设置于该基板上，其中该图案化半导体层包括一半导体部以及两导体部，且该半导体部设置于该两个导体部之间并与该两个导体部相连接；
栅极，设置于该基板上，其中该半导体部的宽度小于该栅极的宽度；
栅极绝缘层，设置于该栅极与该半导体层之间；以及
源极电极与漏极电极，设置于该半导体层上，且分别与该两个导体部相接触。
16.如权利要求15所述的薄膜晶体管，其中该栅极设置于该基板与该图案化半导体层之间，且该薄膜晶体管还包含一蚀刻终止层，设置于该图案化半导体层与该源极电极之间以及该图案化半导体层与该漏极电极之间，其中该蚀刻终止层包括两接触洞，且该源极电极与该漏极电极分别通过该两个接触洞与该两个导体部电连接。
17.如权利要求15所述的薄膜晶体管，其中该图案化半导体层设置于该栅极与该基板之间，且该薄膜晶体管还包含一蚀刻终止层，设置于该栅极绝缘层与该源极电极之间以及该栅极绝缘层与该漏极电极之间，其中该蚀刻终止层与该栅极绝缘层包括两接触洞，且该源极电极与该漏极电极分别通过该两个接触洞与该两个导体部电连接。
18.如权利要求15所述的薄膜晶体管，其中该半导体部的宽度介于0.5微米与7微米之间。
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