CN105720034B - 引线框架、半导体装置 - Google Patents

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Abstract

提供一种半导体装置等，其端子部与树脂部的紧密性更高。该半导体装置包括具有端子部的引线框架、与上述端子部电连接的半导体芯片、以露出上述端子部的一部分的方式密封上述半导体芯片的树脂部，上述端子部具有在第1引线的顶面叠合第2引线的底面并熔接而成的结构。在上述端子部的长边方向上，上述第2引线的底面比上述第1引线的顶面更向上述半导体芯片侧延伸，且，在上述端子部的短边方向上，上述第2引线的底面比上述第1引线的顶面更向两侧延伸，上述第2引线的底面的比上述第1引线的顶面更向外延伸的区域被上述树脂部覆盖。

Description

引线框架、半导体装置
技术领域
本发明涉及一种引线框架以及半导体装置。
背景技术
历来已有QFN(Quad Flat No Lead)等无引线的半导体装置。QFN式半导体装置中，例如通过半蚀刻形成由铜合金等构成的引线(端子部)。
然而，半蚀刻不仅在深度方向上，在宽方向上也会扩展，因此难以实现引线的细微化，妨碍引线的窄间距化以及多针化。对此，已有提案关于以2个引线叠层的方法代替半蚀刻来构成端子部的QFN式半导体装置。
<现有技术文献>
<专利文献>
专利文献1：(日本)特开2003-197845号公报
发明内容
<本发明要解决的课题>
然而，上述半导体装置中，由2个引线叠层而形成的端子部以及局部密封端子部的树脂部之间的紧密性不充分，被担忧可能会发生树脂剥离等问题。
本发明鉴于上述问题，其目的在于提供一种端子部与树脂部的紧密性更高的半导体装置等。
<解决上述课题的手段>
本半导体装置的必要条件为，其包括具有端子部的引线框架、与上述端子部电连接的半导体芯片、以露出上述端子部的一部分的方式密封上述半导体芯片的树脂部，上述端子部具有在第1引线的顶面叠合第2引线的底面并熔接而成的结构，在上述端子部的长边方向上，上述第2引线的底面比上述第1引线的顶面更向上述半导体芯片侧延伸，且，在上述端子部的短边方向上，上述第2引线的底面比上述第1引线的顶面更向两侧延伸，在上述第1引线的底面的所述半导体芯片侧形成有阶差部，在所述阶差部，形成有与所述第2引线熔接的连接部，上述第2引线的底面的比上述第1引线的顶面更向外延伸的区域以及上述阶差部被上述树脂部覆盖。
<发明的效果>
根据上述公开的技术，能够提供端子部与树脂部的紧密性更高的半导体装置等。
附图说明
图1A、1B是例示第1实施方式的半导体装置的图(其1)。
图2A～2C是例示第1实施方式的半导体装置的图(其2)。
图3是例示第1实施方式的半导体装置的制造步骤的图(其1)。
图4是例示第1实施方式的半导体装置的制造步骤的图(其2)。10
图5A～5C是例示第1实施方式的半导体装置的制造步骤的图(其3)。
图6A～6C是例示第1实施方式的半导体装置的制造步骤的图(其4)。
图7A、7B是例示第1实施方式的变形例的半导体装置的剖面图。
图8A～8C是例示第2实施方式的半导体装置的图。
图9A～9C是例示第3实施方式的半导体装置的图。15
图10A、10B是例示第4实施方式的半导体装置的图(其1)。
图11A～11C是例示第4实施方式的半导体装置的图(其2)。
图12A～12C是例示第5实施方式的半导体装置的图。
图13是例示第6实施方式的半导体装置的剖面图。
附图标记的说明20
1、1A、1B、2、3、4、5、6 半导体装置
10、10S 引线框架
20、20S 第1框架
21 芯片载置部
21x 第4阶差部
22 下侧引线
22x 阶差部
22y 第3阶差部
23、33 镀膜
25 连接部
26 第3连接部
27、37 框部
30、30S 第2框架
32 上侧引线
32a 上侧引线的底面的外围部
32y 第2阶差部
35 第2连接部
40 半导体芯片
50 金属线
60 树脂部
具体实施方式
以下，参照附图说明用于实施发明的方式。在此，对各附图中的相同结构部分付予相同符号，并省略重复说明。
＜第1实施方式＞
[第1实施方式的半导体装置的结构]
首先，关于第1实施方式的半导体装置的结构进行说明。图1A、1B是例示第1实施方式的半导体装置的图(其1)，图1B是仰视图，图1A是沿着图1B的A-A线的剖面图。另外，图2A～2C是例示第1实施方式的半导体装置的图(其2)，图2A是表示半导体装置整体的斜视图，图2B是表示上侧引线以及下侧引线的斜视图，图2C是表示上侧引线以及下侧引线的仰视图。
参照图1A、1B以及图2A～2C，大体而言半导体装置1包括引线框架10、半导体芯片40、金属线50(接合线)、树脂部60。半导体装置1是所谓的QFN式半导体装置。
另外，在本实施方式中，方便起见，将半导体装置1的第2框架30侧称为上侧或一侧，将第1框架20侧称为下侧或另一侧。并且，将各部位的第2框架30侧的面称为一面或顶面，将第1框架20侧的面称为另一面或底面。并且，可将半导体装置1以倒置状态使用，或配置成任意角度。另外，平面视是指从第1框架20的一面的法线方向观察对象物的情况，平面形状是指从第1框架20的一面的法线方向观察到的对象物的形状。
在半导体装置1中，引线框架10具有在第1框架20的顶面叠合第2框架30的底面并进行熔接的结构。第1框架20具有用于载置半导体芯片的芯片载置部21(模垫)与多个下侧引线22(第1引线)。作为第1框架20的材料例如可以使用铜(Cu)或铜5合金、42合金(Fe与Ni的合金)等。
下侧引线22与芯片载置部21电分离，平面视的状态下，在芯片载置部21的周围以规定间距设有多个下侧引线22。然而，下侧引线22并非定要设在芯片载置部21的周围，例如也可以设在芯片载置部21的两侧。下侧引线22的宽度例如可以是0.2mm程度。下侧引线22的间距例如可以是0.4mm程度。
在下侧引线22的底面的半导体芯片40侧(引线的长边方向上接近芯片载置部21的一侧)，形成有阶差部22x。换言之，在下侧引线22的半导体芯片40侧，形成有比底面侧更长的顶面侧。阶差部22x以外的下侧引线22的厚度例如可以是75～100μm程度。阶差部22x部分的厚度可以是阶差部22x以外的下侧引线22的厚度的一半程度。
第2框架30具有与金属线50连接的多个上侧引线32(第2引线)。各个上侧引线32被配置在平面视的状态下与下侧引线22重叠的位置。作为第2框架30的材料例如可以使用铝(Al)或铝合金、铜(Cu)或铜合金、42合金等。上侧引线32的厚度例如可以是75～100μm程度。在此，芯片载置部21上未配置第2框架30。
上侧引线32的顶面与底面的面积大致相等。且，下侧引线22的顶面与底面(包含阶差部22x)的面积大致相等。此外，在下侧引线22以及上侧引线32的长边方向上，上侧引线32的底面比下侧引线22的顶面更向半导体芯片40侧延伸。且，在下侧引线22以及上侧引线32的短边方向上，上侧引线32的底面比下侧引线22的顶面更向两侧延伸。
换言之，如图2C所示，上侧引线32的底面的面积比下侧引线22的顶面的面积大，除了从树脂部60的侧面露出的一侧，仰视的状态下，上侧引线32的底面的外围部32a露出在下侧引线22的周围。外围部32a即为上侧引线32的底面比下侧引线22的顶面更向外延伸的区域。外围部32a被树脂部60覆盖。
下侧引线22与上侧引线32通过下侧引线22的阶差部22x上形成的连接部25而接合。具体是，对下侧引线22的阶差部22x内的一部分进行熔接形成连接部25而与上侧引线32接合。在连接部25以外的部分，下侧引线22与上侧引线32仅是接触，并未接合。阶差部22x被树脂部60覆盖。
在图1A、1B以及图2A～2C中，方便起见，连接部25与下侧引线22的图示有区别，而连接部25是通过对下侧引线22进行局部熔融而成的部分，其与下侧引线22由同一材料一体构成。在此，下侧引线22与上侧引线32相叠层的部分也称之为端子部。即，在下侧引线22的顶面叠合上侧引线32的底面并进行熔接而形成端子部。
半导体芯片40以正面朝上(Face up)的状态被载置于第1框架20的芯片载置部21上。在半导体芯片40的顶面侧形成的各电极端子通过金线或铜线等金属线50与第2框架30的各上侧引线32电连接(接合)。短的金属线50有利于节约成本，因此，优选将金属线50的一端连接于上侧引线32的平面视时不与下侧引线22重叠的区域。
树脂部60对第1框架20、第2框架30、半导体芯片40以及金属线50进行密封。其中，芯片载置部21的底面、除了阶差部22x之外的下侧引线22的底面、下侧引线22以及上侧引线32的半导体装置1外围缘部侧的侧面露出在树脂部60之外。即，树脂部60以使端子部的一部分露出的方式密封半导体芯片40等。
芯片载置部21的底面以及除了阶差部22x之外的下侧引线22底面可以是与树脂部60的底面大致平齐的面。另外，下侧引线22以及上侧引线32的半导体装置1外围缘部侧的侧面可以是与树脂部60的侧面大致平齐的面。作为树脂部60例如可以使用环氧树脂中包含充填物的所谓的成形树脂等。
[第1实施方式的半导体装置的制造方法]
以下，关于第1实施方式的半导体装置的制造方法进行说明。图3～图6A～6C是例示第1实施方式的半导体装置的制造步骤的图。
首先，在图3所示的步骤，通过对薄金属板进行冲压加工或蚀刻加工等，形成第1框架20S。作为第1框架20S的材料例如可以使用铜(Cu)或铜合金、42合金等。第1框20S的厚度例如可以是75～100μm程度。在此，方便起见，图3中将第1框架20S表示为缎面纹样。
第1框架20S具有通过框部27连结多个(图3的例中为8个)由虚线所示的切断线包围的区域C(以下，称之为单片化区域C)的结构。在单片化区域C形成有芯片载置部21以及多个下侧引线22。第1框架20S是一个最终将沿着虚线所示的切断线被切断，并按每个单片化区域C被进行单片化，而成为多个第1框架20(参照图1A、1B等)的部件。在此，通过冲压加工形成了第1框架20S的情况下，优选在加工后进行清洗步骤。
其次，在图4所示的步骤中，通过对薄金属板进行冲压加工或蚀刻加工等，形成第2框架30S。作为第2框架30S的材料例如可以使用铝(Al)或铝合金、铜(Cu)或铜合金、42合金等。第2框架30S的厚度例如可以是75～100μm程度。在此，方便起见，图4中将第2框架30S表示为缎面纹样。
第2框架30S具有通过框部37连结多个(图4的例中为8个)由虚线所示的切断线包围的区域C(以下，称之为单片化区域C)的结构。在单片化区域C形成有多个上侧引线32。第2框架30S是一个最终将沿着虚线所示切断线被切断，并按每个单片化区域C被进行单片化，而成为多个第2框架30(参照图1A、1B等)的部件。在此，通过冲压加工形成了第2框架30S的情况下，优选在加工后进行清洗步骤。关于以下的步骤，参照与图3以及图4所示的单片化区域C对应的剖面图进行说明。
接下来，在图5A所示的步骤中，对通过图3所示的步骤制作成的第1框架20S进行加工，在下侧引线22的底面的内缘侧(引线的长边方向上接近芯片载置部21的一侧)形成阶差部22x。阶差部22x部分的厚度可以是阶差部22x以外的下侧引线22的厚度的一半程度。例如可以通过湿蚀刻形成阶差部22x。另外，根据阶差部22x的深度，也可以通过图3的步骤对金属板进行冲压加工，在芯片载置部21以及下侧引线22同时形成阶差部22x。这种情况则不需要图5A所示的步骤。
然后，在图5B所示的步骤中，在形成有阶差部22x的第1框架20S的顶面重叠通过图4所示的步骤制作的第2框架30S的底面。在此，上侧引线32的底面的面积比下侧引线22的顶面的面积大，因此，除了单片化区域C的外围侧，在仰视的状态下，上侧引线32的底面的外围部32a露出在下侧引线22的周围(参照图2C)。外围部32a即为上侧引线32的底面比下侧引线22的顶面更向外延伸的区域。
然后，在图5C所示的步骤中，通过连接部25，使第1框架20S的下侧引线22与第2框架30S的上侧引线32接合。具体是，向阶差部22x照射激光，使构成下侧引线22的金属材料局部熔融而形成连接部25，从而使下侧引线22与上侧引线32接合(激光熔接)。由此，制作成具有在下侧引线22的顶面叠合上侧引线32的底面并熔接的结构的端子部。作为激光例如可以使用第2高次谐波(SHG)的绿光激光等。在此情况下，激光波长例如可以是532nm程度。
通过以上的步骤，制作成具有第1框架20S以及第2框架30S的引线框架10S。在此，引线框架10S是一个最终将沿着图3以及图4的虚线所示的切断线被切断，并按每个单片化区域C被进行单片化，而成为多个引线框架10(参照图1A、1B等)的部件。
然后，在图6A所示的步骤，将半导体芯片40以正面朝上的状态载置于第1框架20S的芯片载置部21上。可将半导体芯片40例如通过粘片膜(dieattach film)载置于芯片载置部21上。
然后，在图6B所示的步骤，使半导体芯片40的顶面侧形成的电极端子通过金属线50与上侧引线32电连接。金属线50例如可以通过引线接合与半导体芯片40的电极端子以及上侧引线32连接。
然后，在图6C所示的步骤，形成用于密封第1框架20S、第2框架30S、半导体芯片40以及金属线50的树脂部60。作为树脂部60例如可以使用环氧树脂中包含充填物的所谓的成形树脂等。例如可通过转移成形法或加压成形法等形成树脂部60。
然后，将图6C所示的结构体沿着图3以及图4的虚线所示切断线切断，并按照每个单片化区域C被进行单片化，从而完成多个半导体装置1(参照图1A、1B)。进行切断时例如可以使用切片机等。另外，可以沿着切断线同时切断第1框架20S的框部27以及第2框架30S的框部37各自的坝条(dambar)。
可以将框部27以及框部37都配置在切断线的外侧，在单片化时的同时进行切断去除，从而能够进行高效率制造。通过采用这种制造方法，可以获得下侧引线22以及上侧引线32的端面在树脂部60侧面露出的结构。
以上，说明了将半导体装置1作为一个产品出货时的制造步骤，此外也可以将图5C所示的单片化之前的引线框架10S作为一个产品出货。这种情况下，用户购入单片化之前的引线框架10S产品之后，可执行图6A以后的步骤，制作多个半导体装置1。
如上所述，在第1实施方式中，分别制作下侧引线22与上侧引线32之后，通过以激光熔接等形成的连接部25使两者强固接合而构成端子部。另外，形成在平面视状态下比上侧引线32小(小面积)的下侧引线22，从而除了在树脂部60侧面露出的一侧之外，端子部中的上侧引线32的底面延伸，外围部32a也露出在下侧引线22的周围。由此，构成树脂部60的树脂环绕外围部32a，从而在外围部32a与树脂部60之间产生固着效果，可提高端子部与树脂部60的紧密性。因此，能够防止构成树脂部60的树脂的剥离以及端子部的脱落。
另外，在下侧引线22形成的阶差部22x被树脂部60覆盖，不会露出在半导体装置1的外部。即，构成树脂部60的树脂还环绕着阶差部22x，因此在阶差部22z与树脂部60之间也产生固着效果，可提高端子部与树脂部60的紧密性。从而，可防止构成树脂部60的树脂的剥离以及下侧引线22的脱落。
另外，通过使下侧引线22的至少侧面形成粗糙表面，可提高下侧引线22与树脂部60的紧密性，防止下侧引线22的脱落。根据同样理由，可以采用芯片载置部21(模垫)的至少侧面经粗糙化的结构。
另外，不采用加工精度低的半蚀刻，而是通过能够进行低成本且高精度加工的冲压加工等，个别形成了下侧引线22以及上侧引线32，然后使下侧引线22以及上侧引线32上下叠层，形成了端子部。因此，可对端子部进行细微化，实现端子部的窄间距化以及多针化。并且，与采用半蚀刻的情况相比，可降低加工成本。
另外，通过在下侧引线22与上侧引线32使用不同的金属材料，可获得与各金属材料的特征相应的效果。例如通过在下侧引线22使用铜(Cu)，可以进行焊锡镀层，另外，通过在上侧引线32使用铝(Al)，可以实现引线接合区域的无镀层化。
＜第1实施方式的变形例＞
第1实施方式的变形例中将说明对引线框架的一部分进行镀层的例子。此外，在第1实施方式的变形例中，关于以上的实施方式中已有说明的同一结构部，省略重复说明。
图7A、7B是例示第1实施方式的变形例的半导体装置的剖面图。在图7A所示的半导体装置1A中，在第2框架30的上侧引线32与金属线50的接合区域形成有镀膜33。例如，在上侧引线32由铝(Al)或铝合金构成的情况下，即使不形成镀膜也能够进行良好的接合。相对而言，在上侧引线32由铜(Cu)或铜合金、42合金构成的情况下，难以直接进行接合。在此情况下，通过形成镀膜33，能够进行良好的接合。
作为镀膜33例如可以举出Au膜或Ag膜、Ni/Au膜(使Ni膜与Au膜按该顺序叠层而成的金属膜)、Ni/Pd/Au膜(使Ni膜与Pd膜与Au膜按该顺序叠层而成的金属膜)等。镀膜33的厚度例如优选为0.1～数μm程度。例如可通过电解电镀法形成镀膜33。此外，可根据需要，在形成镀膜33之前，对上侧引线32的顶面实施粗糙化処理。通过对上侧引线32的顶面实施粗糙化処理，能够提高上侧引线32的顶面与镀膜33的紧密性。
在图7B所示的半导体装置1B中，除了镀膜33之外，还在从树脂部60露出的第1框架20的下侧引线22的底面以及芯片载置部21的底面形成有镀膜23。通过形成镀膜23，在使半导体装置1B与其他的配线基板等接合时，可进行良好的接合。关于镀膜23的材料以及形成方法，可采用与镀膜33相同的方式。
如上所述，可根据需要，在下侧引线22或上侧引线32的规定面上形成镀膜。关于半导体装置1A以及1B的其他効果，与第1实施方式相同。
＜第2实施方式＞
第2实施方式中将说明在上侧引线也形成连接部的例子。此外，在第2实施方式中，关于以上的实施方式中已有说明的同一结构部，省略重复说明。
图8A～8C是例示第2实施方式的半导体装置的图，图8A是表示半导体装置整体的剖面图，图8B是表示上侧引线以及下侧引线的斜视图，图8C是表示上侧引线以及下侧引线的平面图。
参照图8A～8C，在半导体装置2中，与半导体装置1同样，在下侧引线22的底面的内缘侧(引线的长边方向上接近芯片载置部21的一侧)形成有阶差部22x，下侧引线22与上侧引线32通过阶差部22x上形成的连接部25而接合。并且，在半导体装置2中，与半导体装置1不同，下侧引线22与上侧引线32还通过上侧引线32的外缘侧(引线的长边方向上远离芯片载置部21的一侧)上形成的第2连接部35进行接合。
与连接部25同样，可以通过激光熔接来形成第2连接部35。另外，在图8A～8C中，方便起见，第2连接部35与上侧引线32的图示有区别，而第2连接部35是通过对上侧引线32的局部进行熔融而成的部分，其与上侧引线32由同一材料一体构成。
如上所述，下侧引线22与上侧引线32不仅通过内缘侧(引线的长边方向上接近芯片载置部21的一侧)的连接部25接合，还通过外缘侧(引线的长边方向上远离芯片载置部21的一侧)的第2连接部35接合。由此，在接近半导体装置2的外围侧面的部分，下侧引线22与上侧引线32也被牢固接合。从而，能够有效抑制水分等从露出在半导体装置2的外围侧面的下侧引线22与上侧引线32的界面侵入。关于其他效果，与第1实施方式同样。
＜第3实施方式＞
第3实施方式中将说明在上侧引线形成阶差部，且在上侧引线的阶差部也形成连接部的例子。此外，在第3实施方式中，关于以上的实施方式中已有说明的同一结构部，省略重复说明。
图9A～9C是例示第3实施方式的半导体装置的图，图9A是表示半导体装置整体的剖面图，图9B是表示上侧引线以及下侧引线的斜视图，图9C是表示上侧引线以及下侧引线的平面图。
参照图9A～9C，在半导体装置3中，与半导体装置1同样，在下侧引线22的底面的内缘侧(引线的长边方向上接近芯片载置部21的一侧)形成有阶差部22x，下侧引线22与上侧引线32通过阶差部22x上形成的连接部25而接合。此外，在半导体装置3中，与半导体装置1不同，在上侧引线32的顶面的外缘侧(引线的长边方向上远离芯片载置部21的一侧)形成有第2阶差部32y。并且，下侧引线22与上侧引线32还通过第2阶差部32y上形成的第2连接部35进行接合。第2阶差部32y被树脂部60覆盖。
与连接部25同样，可通过激光熔接来形成第2连接部35。另外，在图9A～9C中，方便起见，第2连接部35与上侧引线32的图示有区别，而第2连接部35是通过对上侧引线32进行局部熔融而成的部分，其与上侧引线32由同一材料一体构成。
如上所述，下侧引线22与上侧引线32不仅是通过内缘侧(引线的长边方向上接近芯片载置部21的一侧)的连接部25接合，还通过外缘侧(引线的长边方向上远离芯片载置部21的一侧)的第2连接部35进行接合。因此，在接近半导体装置3的外围侧面的部分，下侧引线22与上侧引线32也被牢固接合。从而，能够有效抑制水分等从露出在半导体装置3的外围侧面的下侧引线22与上侧引线32的界面侵入。
另外，与图8A～8C所示的半导体装置2相比，由于形成第2连接部35而导致激光熔接部分的厚度变薄(由于在第2阶差部32y上形成第2连接部35)，因此可高效进行局部加热，能够缩短激光熔接步骤。关于其他效果，与第1实施方式同样。
＜第4实施方式＞
第4实施方式中将说明在下侧引线形成2个阶差部的例子。另外，在第4实施方式中，关于以上实施方式中已有说明的同一结构部，省略重复说明。
图10A、10B是例示第4实施方式的半导体装置的图(其1)，图10B是仰视图，图10A是沿着图10B的A-A线的剖面图。另外，图11A～11C是例示第4实施方式的半导体装置的图(其2)，图11A是表示半导体装置整体的斜视图，图11B是表示上侧引线以及下侧引线的斜视图，图11C是表示上侧引线以及下侧引线的仰视图。
参照图10A、10B以及图11A～11C，在半导体装置4中，与半导体装置1同样，在下侧引线22的底面的内缘侧(引线的长边方向上接近芯片载置部21的一侧)形成有阶差部22x，下侧引线22与上侧引线32通过阶差部22x上形成的连接部25而接合。此外，在半导体装置4中，与半导体装置1不同，在下侧引线22的底面的外缘侧(引线的长边方向上远离芯片载置部21的一侧)形成有第3阶差部22y。并且，下侧引线22与上侧引线32还通过第3阶差部22y上形成的第3连接部26进行接合。第3阶差部22y被树脂部60覆盖。
与连接部25同样，可通过激光熔接形成第3连接部26。在此，图10A、10B以及图11A～11C中，方便起见，第3连接部26与下侧引线22的图示有区别，而第3连接部26是通过对下侧引线22的局部进行熔融而成的部分，其与下侧引线22由同一材料一体构成。
如上所述，下侧引线22与上侧引线32，不仅通过内缘侧(引线的长边方向上接近芯片载置部21的一侧)的连接部25接合，还通过外缘侧(引线的长边方向上远离芯片载置部21的一侧)的第3连接部26接合。因此，在接近半导体装置4的外围侧面的部分，下侧引线22与上侧引线32被牢固接合。从而，能够有效抑制水分等从露出在半导体装置4的外围侧面的下侧引线22与上侧引线32的界面侵入。
另外，在下侧引线22形成有第3阶差部22y，第3阶差部22y被树脂部60覆盖，而不会露出在半导体装置4的外部。即，构成树脂部60的树脂还环绕第3阶差部22y，因此在第3阶差部22y与树脂部60之间也产生固着效果，能够进一步提高端子部与树脂部60的紧密性。由此，能够防止构成树脂部60的树脂的剥离以及下侧引线22的脱落。
另外，由于形成第3连接部26而导致激光熔接部分的厚度变薄(由于在第3阶差部22y上形成第3连接部26)，因此可高效进行局部加热，缩短激光熔接的步骤。关于其他效果，与第1实施方式同样。
＜第5实施方式＞
第5实施方式中将说明在下侧引线形成阶差部的例子。另外，在第5实施方式中，关于以上的实施方式中已有说明的同一结构部，省略重复说明。
图12A～12C是例示第5实施方式的半导体装置的图，图12A是表示半导体装置整体的剖面图，图12B是表示上侧引线以及下侧引线的斜视图，图12C是表示上侧引线以及下侧引线的仰视图。
参照图12A～12C，在半导体装置5中，与半导体装置1不同，下侧引线22上并未形成阶差部22x。下侧引线22与上侧引线32通过下侧引线22的内缘侧(引线的长边方向上接近芯片载置部21的一侧)上形成的连接部25而接合。
如上所述，下侧引线22上也可以不形成阶差部22x，而使下侧引线22与上侧引线32通过下侧引线22的内缘侧(引线的长边方向上接近芯片载置部21的一侧)上形成的连接部25进行接合。在此情况下，端子部中的上侧引线32的底面延伸，其外围部32a也露出在下侧引线22的周围。由此，构成树脂部60的树脂也会环绕外围部32a，从而外围部32a与树脂部60之间产生固着效果，能够提高端子部与树脂部60的紧密性。由此，能够防止构成树脂部60的树脂的剥离以及端子部的脱落。
另外，不采用加工精度低的半蚀刻，而是通过能够进行低成本且高精度加工的冲压加工等，个别形成了下侧引线22以及上侧引线32，然后使下侧引线22以及上侧引线32上下叠层，形成了端子部。因此，可实现端子部的细微化，从而能够实现端子部的窄间距化以及多针化。另外，与采用半蚀刻的情况相比，能够降低加工成本。
另外，通过在下侧引线22与上侧引线32使用不同的金属材料，能够获得与各金属材料的特征相应的効果。例如，通过在下侧引线22使用铜(Cu)，可进行焊镀，另外，通过在侧引线32使用铝(Al)，可实现接合区域的无镀层化。
＜第6实施方式＞
第6实施方式中将说明在芯片载置部形成阶差部的例子。此外，在第6实施方式中，关于以上实施方式15中已有说明的同一结构部，省略重复说明。
图13是例示第6实施方式的半导体装置的剖面图。参照图13，在半导体装置6中，与半导体装置1不同，在芯片载置部21的底面的外围侧形成有第4阶差部21x。例如，可以在芯片载置部21的底面的外围侧形成画框状的第4阶差部21x。
如上所述，可以在芯片载置部21的底面的外围侧形成第4阶差部21x。因此，构成树脂部60的树脂将环绕第4阶差部21x，从而在第4阶差部21x与树脂部60之间产生固着效果，可提高芯片载置部21与树脂部60的紧密性。由此，能够防止构成树脂部60的树脂的剥离以及芯片载置部21的脱落。关于其他效果，与第1实施方式相同。
以上，详细说明了优选的实施方式以及变形例，而本发明并不限定于上述实施方式以及变形例，只要不脱离权利要求所记载的范围，可对上述实施方式以及变形例进行各种变形以及置换。
例如，在上述实施方式以及变形例中例示了第1框架20具有芯片载置部(模垫)的结构，此外也可以是第2框架30具备芯片载置部的结构。或者，可以是第1框架20以及第2框架具备芯片载置部，将各芯片载置部叠层并通过熔接而接合的结构。
另外，芯片载置部(模垫)也可以不露出在树脂部之外。
另外，连接部不仅可以形成于引线的外缘侧或内缘侧，还可以在任意部分形成。并且，阶差部也同样，可以在任意部分形成。
另外，可5以对各实施方式以及变形例适宜进行组合。

Claims (8)

1.一种半导体装置，包括：
具有端子部的引线框架；
与所述端子部电连接的半导体芯片；以及
以露出所述端子部的一部分的方式密封所述半导体芯片的树脂部，
所述端子部具有在第1引线的顶面叠合第2引线的底面并熔接而成的结构，
在所述端子部的长边方向上，所述第2引线的底面比所述第1引线的顶面更向所述半导体芯片侧延伸，且，在所述端子部的短边方向上，所述第2引线的底面比所述第1引线的顶面更向两侧延伸，
在所述第1引线的底面的所述半导体芯片侧形成有阶差部，
在所述阶差部，形成有与所述第2引线熔接的连接部，
所述第2引线的底面的比所述第1引线的顶面更向外延伸的区域以及上述阶差部被所述树脂部覆盖。
2.根据权利要求1所述的半导体装置，其中，
在所述第2引线的所述半导体芯片侧的相反侧，形成有与所述第1引线熔接的第2连接部。
3.根据权利要求2所述的半导体装置，其中，
在所述第2引线的顶面的所述半导体芯片侧的相反侧，形成有第2阶差部，
在所述第2阶差部形成有所述第2连接部，
所述第2阶差部被所述树脂部覆盖。
4.根据权利要求1至3的任一项所述的半导体装置，其中，
在所述第1引线的底面的所述半导体芯片侧的相反侧，形成有第3阶差部，
在所述第3阶差部，形成有与所述第2引线熔接的第3连接部，
所述第3阶差部被所述树脂部覆盖。
5.一种引线框架，其中，
所述引线框架包括要进行单片化的多个区域，
所述区域分别具有端子部，
所述端子部具有在第1引线的顶面叠合第2引线的底面并熔接而成的结构，
在所述端子部的长边方向上，所述第2引线的底面比所述第1引线的顶面更向所述区域的中心侧延伸，且，在所述端子部的短边方向上，所述第2引线的底面比所述第1引线的顶面更向两侧延伸，
在所述第1引线的底面的所述中心侧形成有阶差部，
在所述阶差部，形成有与所述第2引线熔接的连接部。
6.根据权利要求5所述的引线框架，其中，
在所述第2引线的所述中心侧的相反侧，形成有与所述第1引线熔接的第2连接部。
7.根据权利要求6所述的引线框架，其中，
在所述第2引线的顶面的所述中心侧的相反侧，形成有第2阶差部，
在所述第2阶差部形成有所述第2连接部。
8.根据权利要求5至7的任一项所述的引线框架，
在所述第1引线的底面的所述中心侧的相反侧，形成有第3阶差部，
在所述第3阶差部，形成有与所述第2引线熔接的第3连接部。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6325975B2 (ja) * 2014-12-19 2018-05-16 新光電気工業株式会社 リードフレーム、半導体装置
JP6577373B2 (ja) * 2016-01-18 2019-09-18 新光電気工業株式会社 リードフレーム及びその製造方法、半導体装置
JP6788509B2 (ja) * 2017-01-17 2020-11-25 株式会社三井ハイテック リードフレームの製造方法およびリードフレーム
DE102017120747B4 (de) * 2017-09-08 2020-07-30 Infineon Technologies Austria Ag SMD-Gehäuse mit Oberseitenkühlung und Verfahren zu seiner Bereitstellung
RU180407U1 (ru) * 2018-02-06 2018-06-13 Закрытое акционерное общество "ГРУППА КРЕМНИЙ ЭЛ" Выводная рамка корпуса интегральной микросхемы
JP7271337B2 (ja) * 2019-06-27 2023-05-11 新光電気工業株式会社 電子部品装置及び電子部品装置の製造方法
JP7467214B2 (ja) * 2020-04-22 2024-04-15 新光電気工業株式会社 配線基板、電子装置及び配線基板の製造方法
KR102514564B1 (ko) * 2021-06-28 2023-03-29 해성디에스 주식회사 홈이 형성된 리드를 포함하는 리드 프레임
CN114121853B (zh) * 2022-01-27 2022-05-24 深圳中科四合科技有限公司 大尺寸芯片适配小尺寸封装体的封装结构

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1344024A (zh) * 2000-09-15 2002-04-10 三星Techwin株式会社 引线框架及具有引线框架的半导体封装和半导体封装的制造方法
CN1449583A (zh) * 2000-07-25 2003-10-15 Ssi株式会社 塑料封装基底、气腔型封装及其制造方法
CN101174602A (zh) * 2006-10-06 2008-05-07 万国半导体股份有限公司 高电流半导体功率器件小外形集成电路封装
CN101383293A (zh) * 2008-09-26 2009-03-11 凤凰半导体通信(苏州)有限公司 一种微型引线框架半导体封装方法
US7622793B2 (en) * 2006-12-21 2009-11-24 Anderson Richard A Flip chip shielded RF I/O land grid array package
JP5343334B2 (ja) * 2007-07-17 2013-11-13 株式会社デンソー 溶接構造体およびその製造方法
CN105720034A (zh) * 2014-12-19 2016-06-29 新光电气工业株式会社 引线框架、半导体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100335658B1 (ko) * 2000-07-25 2002-05-06 장석규 플라스틱 패캐지의 베이스 및 그 제조방법
JP3691790B2 (ja) 2001-12-27 2005-09-07 株式会社三井ハイテック 半導体装置の製造方法及び該方法によって製造された半導体装置
KR20060021744A (ko) * 2004-09-04 2006-03-08 삼성테크윈 주식회사 리드프레임 및 그 제조방법
JP4196937B2 (ja) * 2004-11-22 2008-12-17 パナソニック株式会社 光学装置
US7352058B2 (en) * 2005-11-01 2008-04-01 Sandisk Corporation Methods for a multiple die integrated circuit package
JP5183642B2 (ja) * 2007-12-20 2013-04-17 アイシン・エィ・ダブリュ株式会社 半導体装置およびその製造方法
JP2010263094A (ja) * 2009-05-08 2010-11-18 Hitachi Metals Ltd リードフレーム
WO2011092871A1 (ja) * 2010-01-29 2011-08-04 株式会社 東芝 Ｌｅｄパッケージ及びその製造方法
WO2014045435A1 (ja) * 2012-09-24 2014-03-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1449583A (zh) * 2000-07-25 2003-10-15 Ssi株式会社 塑料封装基底、气腔型封装及其制造方法
CN1344024A (zh) * 2000-09-15 2002-04-10 三星Techwin株式会社 引线框架及具有引线框架的半导体封装和半导体封装的制造方法
CN1210793C (zh) * 2000-09-15 2005-07-13 三星Techwin株式会社 引线框架及具有引线框架的半导体封装和半导体封装的制造方法
CN101174602A (zh) * 2006-10-06 2008-05-07 万国半导体股份有限公司 高电流半导体功率器件小外形集成电路封装
CN101794760A (zh) * 2006-10-06 2010-08-04 万国半导体股份有限公司 高电流半导体功率器件小外形集成电路封装
CN101174602B (zh) * 2006-10-06 2011-10-05 万国半导体股份有限公司 高电流半导体功率器件小外形集成电路封装
CN101794760B (zh) * 2006-10-06 2012-05-23 万国半导体股份有限公司 高电流半导体功率器件小外形集成电路封装
US7622793B2 (en) * 2006-12-21 2009-11-24 Anderson Richard A Flip chip shielded RF I/O land grid array package
JP5343334B2 (ja) * 2007-07-17 2013-11-13 株式会社デンソー 溶接構造体およびその製造方法
CN101383293A (zh) * 2008-09-26 2009-03-11 凤凰半导体通信(苏州)有限公司 一种微型引线框架半导体封装方法
CN105720034A (zh) * 2014-12-19 2016-06-29 新光电气工业株式会社 引线框架、半导体装置

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