KR20160075316A - 리드 프레임 및 반도체 장치 - Google Patents

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KR20160075316A
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데츠이치로 가사하라
나오야 사카이
히데키 고바야시
마사유키 오쿠시
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신꼬오덴기 고교 가부시키가이샤
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Abstract

본 발명은 단자부와 수지부의 밀착성을 향상시킨 반도체 장치 등을 제공한다.
본 반도체 장치는, 단자부를 구비하는 리드 프레임과, 상기 단자부에 전기적으로 접속된 반도체 칩과, 상기 단자부의 일부를 노출하게끔 상기 반도체 칩을 밀봉하는 수지부를 포함하고, 상기 단자부는 제1 리드의 상면에 제2 리드의 하면을 겹쳐 맞추어 용접한 구조이고, 상기 단자부의 길이 방향으로 상기 제2 리드의 하면이 상기 제1 리드의 상면보다 상기 반도체 칩 쪽으로 연장되고, 상기 단자부의 폭 방향으로 상기 제2 리드의 하면이 상기 제1 리드의 상면보다 양쪽으로 연장되며, 상기 제2 리드의 하면에 있어 상기 제1 리드의 상면보다 연장된 영역은 상기 수지부에 의해 피복되어 있다.

Description

리드 프레임 및 반도체 장치{LEAD FRAME AND SEMI-CONDUCTOR DEVICE}
본 발명은 리드 프레임 및 반도체 장치에 관한 것이다.
종래에 QFN(Quad Flat No Lead) 등의 리드 없는 반도체 장치가 알려져 있다. QFN 타입의 반도체 장치에서는, 예를 들어, 구리 합금 등으로 이루어지는 리드(단자부)를 하프 에칭에 의해 형성하였었다.
그러나, 하프 에칭은 깊이 방향 뿐 아니라 폭 방향으로도 에칭이 진행되기 때문에 리드를 미세화하는 것이 곤란하여, 리드의 피치를 좁게 하여 핀의 갯수를 늘리는 데에 어려움이 있었다. 그래서, 하프 에칭을 이용하지 않고 2개의 리드를 적층하여 단자부로 하는 QFN 타입의 반도체 장치가 제안되어 있다.
일본국 공개특허공보 특개2003-197845호
그러나, 상기 반도체 장치에서는, 2개의 리드를 적층하여 형성된 단자부와 단자부를 부분적으로 밀봉하는 수지부와의 밀착성이 불충분하여, 수지가 벗겨지는 등의 문제가 발생할 가능성이 우려되어 왔다.
본 발명은 상기 내용을 감안하여 이루어진 것으로서, 단자부와 수지부의 밀착성이 향상된 반도체 장치 등을 제공하는 것을 과제로 한다.
본 반도체 장치는, 단자부를 구비한 리드 프레임과, 상기 단자부에 전기적으로 접속된 반도체 칩과, 상기 단자부의 일부를 노출하게끔 상기 반도체 칩을 밀봉하는 수지부를 포함하고, 상기 단자부는 제1 리드의 상면에 제2 리드의 하면을 겹쳐 맞추어 용접한 구조이고, 상기 단자부의 길이 방향으로 상기 제2 리드의 하면이 상기 제1 리드의 상면보다 상기 반도체 칩 쪽으로 연장되고, 상기 단자부의 폭 방향으로 상기 제2 리드의 하면이 상기 제1 리드의 상면보다 양쪽으로 연장되며, 상기 제2 리드의 하면에 있어 상기 제1 리드의 상면보다 연장된 영역은 상기 수지부에 의해 피복되어 있는 것을 요건으로 한다.
개시된 기술에 의하면, 단자부와 수지부의 밀착성을 향상시킨 반도체 장치 등을 제공할 수 있다.
도 1a와 도 1b는 제1 실시형태에 따른 반도체 장치를 예시하는 도면(1)이다.
도 2a 내지 도 2c는 제1 실시형태에 따른 반도체 장치를 예시하는 도면(2)이다.
도 3은 제1 실시형태에 따른 반도체 장치의 제조 공정을 예시하는 도면(1)이다.
도 4는 제1 실시형태에 따른 반도체 장치의 제조 공정을 예시하는 도면(2)이다.
도 5a 내지 도 5c는 제1 실시형태에 따른 반도체 장치의 제조 공정을 예시하는 도면(3)이다.
도 6a 내지 도 6c는 제1 실시형태에 따른 반도체 장치의 제조 공정을 예시하는 도면(4)이다.
도 7a와 도 7b는 제1 실시형태의 변형예에 따른 반도체 장치를 예시하는 단면도이다.
도 8a 내지 도 8c는 제2 실시형태에 따른 반도체 장치를 예시하는 도면이다.
도 9a 내지 도 9c는 제3 실시형태에 따른 반도체 장치를 예시하는 도면이다.
도 10a와 도 10b는 제4 실시형태에 따른 반도체 장치를 예시하는 도면(1)이다.
도 11a 내지 도 11c는 제4 실시형태에 따른 반도체 장치를 예시하는 도면(2)이다.
도 12a 내지 도 12c는 제5 실시형태에 따른 반도체 장치를 예시하는 도면이다.
도 13은 제6 실시형태에 따른 반도체 장치를 예시하는 단면도이다.
이하에서, 도면을 참조하여 본 발명을 실시하기 위한 형태에 대하여 설명한다. 한편, 각 도면에 있어서, 동일한 구성 부분에는 동일한 부호를 붙이며 중복되는 설명을 생략하는 경우가 있다.
<제1 실시형태>
[제1 실시형태에 따른 반도체 장치의 구조]
먼저, 제1 실시형태에 따른 반도체 장치의 구조에 대하여 설명한다. 도 1a와 도 1b는 제1 실시형태에 따른 반도체 장치를 예시하는 도면(1)인데, 도 1b는 저면도, 도 1a는 도 1b의 A-A선에 따른 단면도이다. 그리고, 도 2a 내지 도 2c는 제1 실시형태에 따른 반도체 장치를 예시하는 도면(2)인데, 도 2a는 반도체 장치 전체를 나타내는 사시도, 도 2b는 상측 리드 및 하측 리드를 나타내는 사시도, 도 2c는 상측 리드 및 하측 리드를 나타내는 저면도이다.
도 1a∼도 1b 및 도 2a∼도 2c를 참조함에 있어, 반도체 장치(1)는 대략적으로 리드 프레임(10), 반도체 칩(40), 금속선(50,접합 와이어), 수지부(60)를 포함한다. 반도체 장치(1)는 이른바 QFN 타입의 반도체 장치이다.
한편, 본 실시형태에서는 편의상 반도체 장치(1)의 제2 프레임(30) 측을 상측 또는 일방측, 제1 프레임(20) 측을 하측 또는 타방측이라고 한다. 또한, 각 부위의 제2 프레임(30) 측의 면을 일방면 또는 상면, 제1 프레임(20) 측의 면을 타방면 또는 하면이라고 한다. 다만, 반도체 장치(1)는 위 아래 반대의 상태로 이용할 수 있고 또는 임의의 각도로 배치할 수 있다. 또한, 평면시(平面視)란 대상물을 제1 프레임(20)의 일방면의 법선 방향에서 보는 것을 나타내고, 평면 형상이란 대상물을 제1 프레임(20)의 일방면의 법선 방향에서 본 형상을 나타내는 것으로 한다.
반도체 장치(1)에 있어서, 리드 프레임(10)은 제1 프레임(20)의 상면에 제2 프레임(30)의 하면을 겹쳐 맞추어 용접한 구조로 되어 있다. 제1 프레임(20)은 반도체 칩이 탑재되는 칩 탑재부(21, 다이 패드)와 복수의 하측 리드(22, 제1 리드)를 구비하고 있다. 제1 프레임(20)의 재료로는, 예를 들어, 구리(Cu), 구리 합금, 42 알로이(Fe와 Ni의 합금) 등을 이용할 수 있다.
하측 리드(22)는 칩 탑재부(21)와는 전기적으로 독립되어 있고, 평면시에서 칩 탑재부(21)의 주위에 소정의 피치로 복수개 설치되어 있다. 다만, 하측 리드(22)는 반드시 칩 탑재부(21)의 주위에 설치해야 하는 것은 아니며, 예를 들어, 칩 탑재부(21)의 양측에 설치할 수도 있다. 하측 리드(22)의 폭은, 예를 들어 0.2mm 정도로 할 수 있다. 하측 리드(22)의 피치는, 예를 들어 0.4mm 정도로 할 수 있다.
하측 리드(22)의 하면의 반도체 칩(40) 쪽(리드의 길이 방향에서 칩 탑재부(21)에 가까운 쪽)에는 단차부(22x)가 형성되어 있다. 바꾸어 말하면, 하측 리드(22)의 반도체 칩(40) 쪽에서는 상면측이 하면측보다 길게 형성되어 있다. 단차부(22x) 이외의 하측 리드(22)의 두께는, 예를 들어 75∼100㎛ 정도로 할 수 있다. 단차부(22x) 부분의 두께는 단차부(22x) 이외의 하측 리드(22) 두께의 절반 정도로 할 수 있다.
제2 프레임(30)은 금속선(50)에 접속되는 복수의 상측 리드(32, 제2 리드)를 구비하고 있다. 각각의 상측 리드(32)는 평면시에서 하측 리드(22)에 중복되도록 배치되어 있다. 제2 프레임(30)의 재료로는, 예를 들어, 알루미늄(Al), 알루미늄 합금, 구리(Cu), 구리 합금, 42 알로이 등을 이용할 수 있다. 상측 리드(32)의 두께는, 예를 들어 75∼100㎛ 정도로 할 수 있다. 한편, 칩 탑재부(21) 상에 제2 프레임(30)은 배치되어 있지 않다.
상측 리드(32)의 상면과 하면의 면적은 대략 동등하다. 또한, 하측 리드(22)의 상면과 하면(단차부(22x)도 포함)의 면적은 대략 동등하다. 그리고, 하측 리드(22) 및 상측 리드(32)의 길이 방향으로 상측 리드(32)의 하면이 하측 리드(22)의 상면보다 반도체 칩(40) 쪽으로 연장되어 있다. 또한, 하측 리드(22) 및 상측 리드(32)의 폭 방향으로 상측 리드(32)의 하면이 하측 리드(22)의 상면보다 양쪽으로 연장되어 있다.
바꾸어 말하면, 도 2c에 나타내는 바와 같이, 상측 리드(32)의 하면의 면적은 하측 리드(22)의 상면의 면적보다 크고, 수지부(60)의 측면에서 노출되는 쪽을 제외하고, 저면시(底面視)에서 하측 리드(22)의 주위에 상측 리드(32)의 하면의 외주부(32a)가 노출되어 있다. 외주부(32a)는 상측 리드(32)의 하면에 있어 하측 리드(22)의 상면보다 연장된 영역이다. 외주부(32a)는 수지부(60)에 의해 피복되어 있다.
하측 리드(22)와 상측 리드(32)는 하측 리드(22)의 단차부(22x)에 형성된 접속부(25)에 의해 접합되어 있다. 구체적으로는, 하측 리드(22)의 단차부(22x) 내의 일부를 용접하여 접속부(25)를 형성하여 상측 리드(32)에 접합되어 있다. 접속부(25) 이외의 부분에서는, 하측 리드(22)와 상측 리드(32)가 접하고 있을 뿐 접합되어 있지는 않다. 단차부(22x)는 수지부(60)에 의해 피복되어 있다.
도 1a∼도 1b 및 도 2a∼도 2c에서는 편의상 접속부(25)를 하측 리드(22)와 구별하여 도시하고 있으나, 접속부(25)는 하측 리드(22)를 국부적으로 용접한 부분이고, 하측 리드(22)와 동일한 재료에 의해 일체로 구성되어 있다. 한편, 하측 리드(22)와 상측 리드(32)가 적층된 부분을 단자부로 칭하는 경우가 있다. 즉, 하측 리드(22)의 상면에 상측 리드(32)의 하면을 겹쳐 맞추어 용접하여, 단자부가 형성되어 있다.
반도체 칩(40)은 제1 프레임(20)의 칩 탑재부(21) 상에 페이스업 상태로 탑재되어 있다. 반도체 칩(40)의 상면측에 형성된 각각의 전극 단자는, 제2 프레임(30)의 각각의 상측 리드(32)에 금선, 동선 등 금속선(50)을 통해 전기적으로 접속(와이어 접합)되어 있다. 금속선(50)은 짧은 것이 비용 면에서 유리하기 때문에, 상측 리드(32)에 있어 평면시에서 하측 리드(22)와 중복되지 않는 영역에 금속선(50)의 일단을 접속하는 것이 바람직하다.
수지부(60)는 제1 프레임(20), 제2 프레임(30), 반도체 칩(40) 및 금속선(50)을 밀봉하고 있다. 다만, 칩 탑재부(21)의 하면, 단차부(22x)를 제외한 하측 리드(22)의 하면, 하측 리드(22) 및 상측 리드(32)의 반도체 장치(1)의 외주 가장자리부 쪽 측면은, 수지부(60)로부터 노출되어 있다. 즉, 수지부(60)는 단자부의 일부를 노출하게끔 반도체 칩(40) 등을 밀봉하고 있다.
칩 탑재부(21)의 하면 및 단차부(22x)를 제외한 하측 리드(22)의 하면은, 수지부(60)의 하면에 대해 대략 동일 평면으로 할 수 있다. 또한, 하측 리드(22) 및 상측 리드(32)의 반도체 장치(1)의 외주 가장자리부 쪽 측면은, 수지부(60)의 측면에 대해 대략 동일 평면으로 할 수 있다. 수지부(60)로는, 예를 들어, 에폭시 수지에 필러를 함유시킨, 이른바, 몰드 수지 등을 이용할 수 있다.
[제1 실시형태에 따른 반도체 장치의 제조방법]
이어서, 제1 실시형태에 따른 반도체 장치의 제조방법에 대해 설명한다. 도 3∼도 6c는 제1 실시형태에 따른 반도체 장치의 제조 공정을 예시하는 도면이다.
먼저, 도 3에 나타내는 공정에서는, 얇은 금속판에 프레스 가공, 에칭 가공 등을 실시함으로써 제1 프레임(20S)을 형성한다. 제1 프레임(20S)의 재료로는, 예를 들어, 구리(Cu), 구리 합금, 42 알로이 등을 이용할 수 있다. 제1 프레임(20S)의 두께는, 예를 들어 75∼100㎛ 정도로 할 수 있다. 한편, 도 3에서는 편의상 제1 프레임(20S)을 반점 무늬로 나타내고 있다.
제1 프레임(20S)은, 테두리부(27)로부터 파선으로 나타내는 절단 라인으로 둘러싸인 영역(C, 이하에서 개별 조각화 영역(C)이라 한다)이 복수개(도 3의 예에서는 8개) 연결된 구조를 가진다. 개별 조각화 영역(C)에는 칩 탑재부(21) 및 복수의 하측 리드(22)가 형성되어 있다. 제1 프레임(20S)은, 최종적으로 파선으로 나타내는 절단 라인을 따라 절단되어 개별 조각화 영역(C)마다 개별 조각화되어, 복수의 제1 프레임(20, 도 1 등 참조)이 되는 부재이다. 한편, 제1 프레임(20S)을 프레스 가공하여 형성한 경우에는, 가공 후에 세정 공정을 두는 것이 바람직하다.
이어서, 도 4에 나타내는 공정에서는, 얇은 금속판에 프레스 가공, 에칭 가공 등을 실시함으로써 제2 프레임(30S)을 형성한다. 제2 프레임(30S)의 재료로는, 예를 들어, 알루미늄(Al), 알루미늄 합금, 구리(Cu), 구리 합금, 42 알로이 등을 이용할 수 있다. 제2 프레임(30S)의 두께는, 예를 들어 75∼100㎛ 정도로 할 수 있다. 한편, 도 4에서는 편의상 제2 프레임(30S)을 반점 무늬로 나타내고 있다.
제2 프레임(30S)은, 테두리부(37)로부터 파선으로 나타내는 절단 라인으로 둘러싸인 영역(C, 이하에서 개별 조각화 영역(C)이라 한다)이 복수개(도 4의 예에서는 8개) 연결된 구조를 가진다. 개별 조각화 영역(C)에는 복수의 상측 리드(32)가 형성되어 있다. 제2 프레임(30S)은, 최종적으로 파선으로 나타내는 절단 라인을 따라 절단되어 개별 조각화 영역(C)마다 개별 조각화되어, 복수의 제2 프레임(30, 도 1 등 참조)이 되는 부재이다. 한편, 제2 프레임(30S)을 프레스 가공하여 형성한 경우에는, 가공 후에 세정 공정을 두는 것이 바람직하다. 이후의 공정에 대해서는, 도 3 및 도 4에 나타내는 개별 조각화 영역(C)에 대응하는 단면도를 이용하여 설명한다.
이어서, 도 5a에 나타내는 공정에서는, 도 3에 나타내는 공정에서 제작된 제1 프레임(20S)을 가공하여, 하측 리드(22)의 하면의 안쪽 가장자리쪽(리드의 길이방향에서 칩 탑재부(21)에 가까운 쪽)에 단차부(22x)를 형성한다. 단차부(22x) 부분의 두께는 단차부(22x) 이외의 하측 리드(22) 두께의 절반 정도로 할 수 있다. 단자부(22x)는, 예를 들어 습식 에칭에 의해 형성할 수 있다. 다만, 단자부(22x)의 깊이에 따라서는, 도 3의 공정에서, 금속판을 프레스 가공하여 칩 탑재부(21) 및 하측 리드(22)와 동시에 단차부(22x)를 형성하는 것도 가능하다. 그 경우에는, 도 5a에 나타내는 공정은 필요하지 않다.
이어서, 도 5b에 나타내는 공정에서는, 단차부(22x)가 형성된 제1 프레임(20S)의 상면에, 도 4에 나타내는 공정에서 제작된 제2 프레임(30S)의 하면을 겹쳐 맞춘다. 여기에서, 상측 리드(32)의 하면의 면적은 하측 리드(22)의 상면의 면적보다 크게 형성되어 있으므로, 개별 조각화 영역(C)의 외주측을 제외하고, 저면시에서 하측 리드(22)의 주위에 상측 리드(32)의 하면의 외주부(32a)가 노출된다(도 2c 참조). 외주부(32a)는 상측 리드(32)의 하면에 있어 하측 리드(22)의 상면보다 연장된 영역이다.
이어서, 도 5c에 나타내는 공정에서는, 제1 프레임(20S)의 하측 리드(22)와 제2 프레임(30S)의 상측 리드(32)를 접속부(25)에 의해 접합한다. 구체적으로는, 단차부(22x)에 레이저 광을 조사하여 하측 리드(22)를 구성하는 금속 재료를 국부적으로 용융시켜서 접속부(25)를 형성하여, 하측 리드(22)와 상측 리드(32)를 접합한다(레이저 용접). 이로써, 하측 리드(22)의 상면에 상측 리드(32)의 하면을 겹쳐 맞추어 용접한 구조의 단자부가 제작된다. 레이저 광으로는, 예를 들어, 제2 고조파(SHG)를 이용한 그린 레이저 등을 이용할 수 있다. 이 경우, 레이저 광의 파장은, 예를 들어 532nm 정도로 할 수 있다.
이상의 공정에 의해, 제1 프레임(20S) 및 제2 프레임(30S)을 가지는 리드 프레임(10S)이 제작된다. 한편, 리드 프레임(10S)은, 최종적으로 도 3 및 도 4에 나타내는 파선으로 나타내는 절단 라인을 따라 절단되어 개별 조각화 영역(C)마다 개별 조각화되어, 복수의 리드 프레임(10, 도 1a∼도 1c 등 참조)이 되는 부재이다.
이어서, 도 6a에 나타내는 공정에서는, 제1 프레임(20S)의 칩 탑재부(21)에 반도체 칩(40)을 페이스업 상태로 탑재한다. 반도체 칩(40)은, 예를 들어, 다이아 터치 필름을 사이에 두고 칩 탑재부(21)에 탑재할 수 있다.
이어서, 도 6b에 나타내는 공정에서는, 반도체 칩(40)의 상면측에 형성된 전극 단자를, 금속선(50)을 통해, 상측 리드(32)에 전기적으로 접속한다. 금속선(50)은, 예를 들어, 와이어 접합에 의해, 반도체 칩(40)의 전극 단자 및 상측 리드(32)에 접속될 수 있다.
이어서, 도 6c에 나타내는 공정에서는, 제1 프레임(20S), 제2 프레임(30S), 반도체 칩(40) 및 금속선(50)을 밀봉하는 수지부(60)를 형성한다. 수지부(60)로는, 예를 들어, 에폭시 수지에 필러를 함유시킨, 이른바, 몰드 수지 등을 이용할 수 있다. 수지부(60)는, 예를 들어, 트랜스퍼 몰드법, 컴프레션 몰드법 등에 의해 형성할 수 있다.
그 후, 도 6c에 나타내는 구조체를 도 3 및 도 4에 파선으로 나타낸 절단 라인을 따라 절단하고, 개별 조각화 영역(C)마다 개별 조각화함으로써, 복수의 반도체 장치(1, 도 1 참조)가 완성된다. 절단은, 예를 들어, 슬라이서 등에 의해 실행할 수 있다. 한편, 제1 프레임(20S)의 테두리부(27) 및 제2 프레임(30S)의 테두리부(37)의 각각의 댐 바(dam bar)는, 절단 라인을 따라 동시에 절단할 수 있다.
테두리부(27) 및 테두리부(37)를 같이 절단 라인의 외측에 배치하고 개별 조각화시에 동시에 절단 제거함으로써, 효율적으로 제조할 수 있다. 이와 같은 제조 방법을 채용하기 때문에, 수지부(60)의 측면에는 하측 리드(22) 및 상측 리드(32)의 단면이 노출된 구조가 된다.
이상, 반도체 장치(1)를 하나의 제품으로 출하할 때의 제조 공정에 대해 설명하였으나, 도 5c에 나타내는 개별 조각화 전의 리드 프레임(10S)을 하나의 제품으로 출하할 수도 있다. 이 경우에는, 개별 조각화 전의 리드 프레임(10S)을 제품으로 입수한 자가 도 6a 이후의 공정을 실행하여 복수의 반도체 장치(1)를 제작할 수 있다.
이와 같이, 제1 실시 형태에서는, 하측 리드(22)와 상측 리드(32)를 따로 제작하고 레이저 용접 등에 의해 형성된 접속부(25)에 의해 양자를 강하게 접합하여, 단자부로 이용한다. 또한, 평면시에서 하측 리드(22)를 상측 리드(32)보다 작게 함(면적을 작게 함)으로써, 수지부(60)의 측면에서 노출되는 쪽을 제외하고, 단자부에서 상측 리드(32)의 하면이 연장되어 하측 리드(22)의 주위에 외주부(32a)가 노출되어 있다. 이로써, 외주부(32a)에 수지부(60)를 구성하는 수지가 흘러 들어가기 때문에, 외주부(32a)와 수지부(60)의 사이에 앵커 효과가 발생하여, 단자부와 수지부(60)의 밀착성을 향상시킬 수 있다. 이로써, 수지부(60)를 구성하는 수지의 벗겨짐, 단자부의 탈락을 방지할 수 있다.
그리고, 하측 리드(22)에 형성된 단차부(22x)는 수지부(60)에 피복되어, 반도체 장치(1)의 외부에는 노출되지 않는다. 즉, 단차부(22x)에도 수지부(60)를 구성하는 수지가 흘러 들어가는 구조이므로, 단차부(22x)와 수지부(60)의 사이에도 앵커 효과가 발생하여, 단자부와 수지부(60)의 밀착성을 더욱 향상시킬 수 있다. 이로써, 수지부(60)를 구성하는 수지의 벗겨짐, 하측 리드(22)의 탈락을 방지할 수 있다.
또한, 하측 리드(22)의 적어도 측면을 조화면(粗化面)으로 해 둠으로써, 하측 리드(22)와 수지부(60)의 밀착성을 향상시키고, 하측 리드(22)의 탈락을 방지할 수 있다. 같은 이유에서, 칩 탑재부(21, 다이 패드)의 적어도 측면이 조화(粗化)된 구조일 수도 있다.
또한, 가공 정밀도가 낮은 하프 에칭을 이용하지 않고, 저비용으로 고정밀도의 가공이 가능한 프레스 가공 등에 의해 하측 리드(22) 및 상측 리드(32)를 따로 형성한 후, 하측 리드(22) 및 상측 리드(32)를 상하로 적층하여 단자부를 형성하고 있다. 그래서, 단자부를 미세화하는 것이 가능하여, 단자부에 있어 피치를 좁게 하고 핀의 갯수를 늘릴 수 있다. 또한, 하프 에칭을 이용한 경우와 비교하여 가공 비용을 저감할 수 있다.
또한, 하측 리드(22)와 상측 리드(32)에서 다른 금속 재료를 이용함으로써, 각각의 금속 재료의 특징을 살린 효과를 얻을 수 있다. 예를 들어, 하측 리드(22)에 구리(Cu)를 이용함으로써 납땜 도금이 가능해지며, 상측 리드(32)에 알루미늄(Al)을 이용함으로써 와이어 접합하는 영역의 무(無)도금화가 가능해진다.
<제1 실시형태의 변형예>
제1 실시형태의 변형예에서는 리드 프레임의 일부에 도금을 실시하는 예를 나타낸다. 한편, 제1 실시형태의 변형예에 있어서, 이미 설명한 실시형태와 동일한 구성부에 대한 설명을 생략하는 경우가 있다.
도 7a와 도 7b는 제1 실시형태의 변형예에 따른 반도체 장치를 예시하는 단면도이다. 도 7a에 나타내는 반도체 장치(1A)에서는, 제2 프레임(30)의 상측 리드(32)의 금속선(50)에 접합되는 영역에 도금막(33)을 형성하고 있다. 예를 들어, 상측 리드(32)가 알루미늄(Al)이나 알루미늄 합금으로 이루어지는 경우에는, 도금막을 형성하지 않아도 양호한 접합을 실시할 수 있다. 반면, 상측 리드(32)가 구리(Cu)나 구리 합금, 42 알로이로 이루어지는 경우에는, 직접 접합하는 것이 곤란하다. 이와 같은 경우에는, 도금막(33)을 형성함으로써 양호한 접합을 실시할 수 있다.
도금막(33)으로는, 예를 들어, Au막, Ag막, Ni/Au막(Ni막과 Au막을 이 순서로 적층한 금속막), Ni/Pd/Au막(Ni막과 Pd막과 Au막을 이 순서로 적층한 금속막) 등을 들 수 있다. 도금막(33)의 두께는, 예를 들어 0.1∼수㎛ 정도로 할 수 있다. 도금막은, 예를 들어, 전해 도금법에 의해 형성할 수 있다. 또한, 필요에 따라, 도금막(33)을 형성하기 전에 상측 리드(32)의 상면에 조화(粗化) 처리를 행할 수도 있다. 상측 리드(32)의 상면에 조화 처리를 행함으로써, 상측 리드(32)의 상면과 도금막(33)의 밀착성을 향상시킬 수 있다.
도 7b에 나타내는 반도체 장치(1B)에서는, 도금막(33)에 더하여, 수지부(60)로부터 노출되는 제1 프레임(20)의 하측 리드(22)의 하면 및 칩 탑재부(21)의 하면에 도금막(23)을 형성하고 있다. 도금막(23)을 형성함으로써, 반도체 장치(1B)를 다른 배선 기판 등에 접합할 때에 양호한 접합이 가능해진다. 도금막(23)의 재료나 형성 방법은 도금막(33)과 마찬가지로 할 수 있다.
이와 같이, 필요에 따라 하측 리드(22)나 상측 리드(32)의 소정의 면에 도금막을 형성할 수도 있다. 반도체 장치(1A,1B)에 있어서 그 밖의 효과에 대해서는 제1 실시형태와 마찬가지이다.
<제2 실시형태>
제2 실시형태에서는 상측 리드에도 접속부를 형성하는 예를 나타낸다. 한편, 제2 실시형태에 있어서, 이미 설명한 실시형태와 동일한 구성부에 대한 설명은 생략하는 경우가 있다.
도 8a 내지 도 8c는 제2 실시형태에 따른 반도체 장치를 예시하는 도면인데, 도 8a는 반도체 장치 전체를 나타내는 단면도, 도 8b는 상측 리드 및 하측 리드를 나타내는 사시도, 도 8c는 상측 리드 및 하측 리드를 나타내는 평면도이다.
도 8a 내지 도 8c를 참조하면, 반도체 장치(2)에서는, 반도체 장치(1)와 마찬가지로, 하측 리드(22)의 하면의 안쪽 가장자리쪽(리드의 길이방향에서 칩 탑재부(21)에 가까운 쪽)에 단차부(22x)가 형성되어 있고, 하측 리드(22)와 상측 리드(32)는 단차부(22x)에 형성된 접속부(25)에 의해 접합되어 있다. 그에 더하여, 반도체 장치(2)에서는, 반도체 장치(1)와는 다르게, 하측 리드(22)와 상측 리드(32)가 상측 리드(32)의 바깥 가장자리쪽(리드의 길이방향에서 칩 탑재부(21)로부터 먼 쪽)에 형성된 제2 접속부(35)에 의해서도 접합되어 있다.
제2 접속부(35)는, 접속부(25)와 마찬가지로, 레이저 용접에 의해 형성할 수 있다. 한편, 도 8에서는 편의상, 제2 접속부(35)를 상측 리드(32)와 구별하여 도시하고 있으나, 제2 접속부(35)는 상측 리드(32)를 국부적으로 용융시킨 부분이고, 상측 리드(32)와 동일한 재료에 의해 일체로 구성되어 있다.
이와 같이, 하측 리드(22)와 상측 리드(32)를, 안쪽 가장자리쪽(리드의 길이방향에서 칩 탑재부(21)에 가까운 쪽)의 접속부(25)에 더하여, 바깥 가장자리쪽(리드의 길이방향에서 칩 탑재부(21)로부터 먼 쪽)의 제2 접속부(35)에서도 접합한다. 이로써, 반도체 장치(2)의 외주측면에 가까운 부분에서도 하측 리드(22)와 상측 리드(32)가 강하게 접합된다. 그리하여, 반도체 장치(2)의 외주측면에 노출되는 하측 리드(22)와 상측 리드(32)의 계면으로부터 수분 등이 침입하는 것을 효과적으로 억제할 수 있다. 그 밖의 효과에 대해서는 제1 실시형태와 마찬가지이다.
<제3 실시형태>
제3 실시형태에서는, 상측 리드에 단차부를 형성하고, 상측 리드의 단차부에도 접속부를 형성하는 예를 나타낸다. 한편, 제3 실시형태에 있어서, 이미 설명한 실시형태와 동일한 구성부에 대한 설명은 생략하는 경우가 있다.
도 9a 내지 도 9c는 제3 실시형태에 따른 반도체 장치를 예시하는 도면인데, 도 9a는 반도체 장치 전체를 나타내는 단면도, 도 9B는 상측 리드 및 하측 리드를 나타내는 사시도, 도 9c는 상측 리드 및 하측 리드를 나타내는 평면도이다.
도 9a 내지 도 9c를 참조하면, 반도체 장치(3)에서는, 반도체 장치(1)와 마찬가지로, 하측 리드(22)의 하면의 안쪽 가장자리쪽(리드의 길이방향에서 칩 탑재부(21)에 가까운 쪽)에 단차부(22x)가 형성되어 있고, 하측 리드(22)와 상측 리드(32)는 단차부(22x)에 형성된 접속부(25)에 의해 접합되어 있다. 그에 더하여, 반도체 장치(3)에서는, 반도체 장치(1)와는 다르게, 상측 리드(32)의 상면의 바깥 가장자리쪽(리드의 길이방향에서 칩 탑재부(21)로부터 먼 쪽)에 제2 단차부(32y)가 형성되어 있다. 그리고, 하측 리드(22)와 상측 리드(32)는 제2 단차부(32y)에 형성된 제2 접속부(35)에 의해서도 접합되어 있다. 제2 단차부(32y)는 수지부(60)에 의해 피복되어 있다.
제2 접속부(35)는, 접속부(25)와 마찬가지로, 레이저 용접에 의해 형성할 수 있다. 한편, 도 9에서는 편의상, 제2 접속부(35)를 상측 리드(32)와 구별하여 도시하고 있으나, 제2 접속부(35)는 상측 리드(32)를 국부적으로 용융시킨 부분이고, 상측 리드(32)와 동일한 재료에 의해 일체로 구성되어 있다.
이와 같이, 하측 리드(22)와 상측 리드(32)를, 안쪽 가장자리쪽(리드의 길이방향에서 칩 탑재부(21)에 가까운 쪽)의 접속부(25)에 더하여, 바깥 가장자리쪽(리드의 길이방향에서 칩 탑재부(21)로부터 먼 쪽)의 제2 접속부(35)에서도 접합한다. 이로써, 반도체 장치(3)의 외주측면에 가까운 부분에서도 하측 리드(22)와 상측 리드(32)가 강하게 접합된다. 그리하여, 반도체 장치(3)의 외주측면에 노출되는 하측 리드(22)와 상측 리드(32)의 계면으로부터 수분 등이 침입하는 것을 효과적으로 억제할 수 있다.
또한, 도 8a 내지 도 8c에 나타내는 반도체 장치(2)와 비교하여, 제2 접속부(35)를 형성하기 위해 레이저 용접하는 부분의 두께가 얇으므로(제2 단차부(32y)에 제2 접속부(35)를 형성하므로), 효율적인 국부 가열이 가능하여 레이저 용접의 공정을 단축할 수 있다. 그 밖의 효과에 대해서는 제1 실시형태와 마찬가지이다.
<제4 실시형태>
제4 실시형태에서는, 하측 리드에 2개의 단차부를 형성하는 예를 나타낸다. 한편, 제4 실시형태에 있어서, 이미 설명한 실시형태와 동일한 구성부에 대한 설명은 생략하는 경우가 있다.
도 10a와 도 10b는 제4 실시형태에 따른 반도체 장치를 예시하는 도면(1)인데, 도 10b는 저면도, 도 10a는 도 10b의 A-A선에 따른 단면도이다. 또한, 도 11a 내지 도 11c는 제4 실시형태에 따른 반도체 장치를 예시하는 도면(2)인데, 도 11a는 반도체 장치 전체를 나타내는 사시도, 도 11b는 상측 리드 및 하측 리드를 나타내는 사시도, 도 11c는 상측 리드 및 하측 리드를 나타내는 저면도이다.
도 10a∼도 10b 및 도 11a∼도 11c를 참조하면, 반도체 장치(4)에서는, 반도체 장치(1)와 마찬가지로, 하측 리드(22)의 하면의 안쪽 가장자리쪽(리드의 길이방향에서 칩 탑재부(21)에 가까운 쪽)에 단차부(22x)가 형성되어 있고, 하측 리드(22)와 상측 리드(32)는 단차부(22x)에 형성된 접속부(25)에 의해 접합되어 있다. 그에 더하여, 반도체 장치(4)에서는, 반도체 장치(1)와는 다르게, 하측 리드(22)의 하면의 바깥 가장자리쪽(리드의 길이방향에서 칩 탑재부(21)로부터 먼 쪽)에 제3 단차부(22y)가 형성되어 있다. 그리고, 하측 리드(22)와 상측 리드(32)는 제3 단차부(22y)에 형성된 제3 접속부(26)에 의해서도 접합되어 있다. 제3 단차부(22y)는 수지부(60)에 의해 피복되어 있다.
제3 접속부(26)는, 접속부(25)와 마찬가지로, 레이저 용접에 의해 형성할 수 있다. 한편, 도 10a∼도 10b 및 도 11a∼도 11c에서는 편의상, 제3 접속부(26)를 하측 리드(22)와 구별하여 도시하고 있으나, 제3 접속부(26)는 하측 리드(22)를 국부적으로 용융시킨 부분이고, 하측 리드(22)와 동일한 재료에 의해 일체로 구성되어 있다.
이와 같이, 하측 리드(22)와 상측 리드(32)를, 안쪽 가장자리쪽(리드의 길이방향에서 칩 탑재부(21)에 가까운 쪽)의 접속부(25)에 더하여, 바깥 가장자리쪽(리드의 길이방향에서 칩 탑재부(21)로부터 먼 쪽)의 제3 접속부(26)에서도 접합한다. 이로써, 반도체 장치(4)의 외주측면에 가까운 부분에서도 하측 리드(22)와 상측 리드(32)가 강하게 접합된다. 그리하여, 반도체 장치(4)의 외주측면에 노출되는 하측 리드(22)와 상측 리드(32)의 계면으로부터 수분 등이 침입하는 것을 효과적으로 억제할 수 있다.
또한, 하측 리드(22)에 제3 단차부(22y)를 형성하는데, 제3 단차부(22y)는 수지부(60)에 피복되어 반도체 장치(4)의 외부에는 노출되지 않는다. 즉, 제3 단차부(22y)에도 수지부(60)를 구성하는 수지가 흘러 들어가는 구조이므로, 제3 단차부(22y)와 수지부(60)의 사이에도 앵커 효과가 발생하여, 단자부와 수지부(60)의 밀착성을 더욱 향상시킬 수 있다. 이로써, 수지부(60)를 구성하는 수지의 벗겨짐, 하측 리드(22)의 탈락을 방지할 수 있다.
또한, 제3 접속부(26)를 형성하기 위해 레이저 용접하는 부분의 두께가 얇으므로(제3 단차부(22y)에 제3 접속부(26)를 형성하므로), 효율적인 국부 가열이 가능하여 레이저 용접의 공정을 단축화할 수 있다. 그 밖의 효과에 대해서는 제1 실시형태와 마찬가지이다.
<제5 실시형태>
제5 실시형태에서는, 하측 리드에 단차부를 형성하지 않은 예를 나타낸다. 한편, 제5 실시형태에 있어서, 이미 설명한 실시형태와 동일한 구성부에 대한 설명은 생략하는 경우가 있다.
도 12a 내지 도 12c는 제5 실시형태에 따른 반도체 장치를 예시하는 도면인데, 도 12a는 반도체 장치 전체를 나타내는 단면도, 도 12b는 상측 리드 및 하측 리드를 나타내는 사시도, 도 12c는 상측 리드 및 하측 리드를 나타내는 저면도이다.
도 12a 내지 도 12c를 참조하면, 반도체 장치(5)에서는, 반도체 장치(1)와는 다르게, 하측 리드(22)에 단차부(22x)가 형성되어 있지 않다. 하측 리드(22)와 상측 리드(32)는 하측 리드(22)의 안쪽 가장자리쪽(리드의 길이방향에서 칩 탑재부(21)에 가까운 쪽)에 형성된 접속부(25)에 의해 접합되어 있다.
이와 같이, 하측 리드(22)에 단차부(22x)를 형성하지 않고, 하측 리드(22)와 상측 리드(32)를 하측 리드(22)의 안쪽 가장자리쪽(리드의 길이방향에서 칩 탑재부(21)에 가까운 쪽)에 형성된 접속부(25)에 의해 접합할 수도 있다. 이 경우에도, 단자부에서 상측 리드(32)의 하면이 연장되어 하측 리드(22)의 주위에 외주부(32a)가 노출되어 있다. 이로써, 외주부(32a)에 수지부(60)를 구성하는 수지가 흘러 들어가게 되므로, 외주부(32a)와 수지부(60)의 사이에 앵커 효과가 발생하여, 단자부와 수지부(60)의 밀착성을 향상시킬 수 있다. 이로써, 수지부(60)를 구성하는 수지의 벗겨짐, 단자부의 탈락을 방지할 수 있다.
또한, 가공 정밀도가 낮은 하프 에칭을 이용하지 않고, 저비용으로 고정밀도의 가공이 가능한 프레스 가공 등에 의해 하측 리드(22) 및 상측 리드(32)를 따로 형성한 후, 하측 리드(22) 및 상측 리드(32)를 상하로 적층하여 단자부를 형성하고 있다. 그래서, 단자부를 미세화하는 것이 가능하여, 단자부에 있어 피치를 좁게 하고 핀의 갯수를 늘릴 수 있다. 또한, 하프 에칭을 이용한 경우와 비교하여 가공 비용을 저감할 수 있다.
또한, 하측 리드(22)와 상측 리드(32)에 다른 금속 재료를 이용함으로써, 각각의 금속 재료의 특징을 살린 효과를 얻을 수 있다. 예를 들어, 하측 리드(22)에 구리(Cu)를 이용함으로써 납땜 도금이 가능해지며, 상측 리드(32)에 알루미늄(Al)을 이용함으로써 와이어 접합하는 영역의 무(無)도금화가 가능해진다.
<제6 실시형태>
제6 실시형태에서는, 칩 탑재부에 단차부를 형성하는 예를 나타낸다. 한편, 제6 실시형태에 있어서, 이미 설명한 실시형태와 동일한 구성부에 대한 설명은 생략하는 경우가 있다.
도 13은 제6 실시형태에 따른 반도체 장치를 예시하는 단면도이다. 도 13을 참조하면, 반도체 장치(6)에서는, 반도체 장치(1)와는 다르게, 칩 탑재부(21)의 하면의 외주측에 제4 단차부(21x)가 형성되어 있다. 제4 단차부(21x)는, 예를 들어, 칩 탑재부(21)의 하면의 외주측에 액자 형상으로 형성할 수 있다.
이와 같이, 칩 탑재부(21)의 하면의 외주측에 제4 단차부(21x)가 형성될 수도 있다. 이로써, 제4 단차부(21x)에 수지부(60)를 구성하는 수지가 흘러 들어가게 되므로, 제4 단차부(21x)와 수지부(60)의 사이에 앵커 효과가 발생하여, 칩 탑재부(21)와 수지부(60)의 밀착성을 향상시킬 수 있다. 이로써, 수지부(60)를 구성하는 수지의 벗겨짐, 칩 탑재부(21)의 탈락을 방지할 수 있다. 그 밖의 효과에 대해서는 제1 실시형태와 마찬가지이다.
이상, 바람직한 실시형태 및 변형예에 대해 상세히 설명하였으나, 전술한 실시형태 및 변형예에 제한되는 것은 아니고, 특허청구범위에 기재된 범위를 일탈하지 않고 전술한 실시형태 및 변형예에 다양한 변형 및 치환을 가할 수 있다.
예를 들어, 상기 실시형태 및 변형예에서는, 제1 프레임(20)이 칩 탑재부(다이 패드)를 구비하는 예를 나타내었으나, 제2 프레임(30)이 칩 탑재부를 구비하는 구조로 할 수도 있다. 또는, 제1 프레임(20) 및 제2 프레임이 칩 탑재부를 구비하고, 각각의 칩 탑재부를 적층하여 용접에 의해 접합한 구조로 할 수도 있다.
또한, 칩 탑재부(다이 패드)는 수지부로부터 노출되지 않을 수도 있다.
또한, 접속부는 리드의 바깥 가장자리쪽이나 안쪽 가장자리쪽 뿐 아니라, 임의의 개소에 형성할 수 있다. 또한, 단차부도 마찬가지로 임의의 개소에 형성할 수 있다.
또한, 각 실시형태나 변형예는 적절히 조합할 수 있다.
1,1A,1B,2,3,4,5,6 반도체 장치
10,10S 리드 프레임
20,20S 제1 프레임
21 칩 탑재부
21x 제4 단차부
22 하측 리드
22x 단차부
22y 제3 단차부
23,33 도금막
25 접속부
26 제3 접속부
27,37 테두리부
30,30S 제2 프레임
32 상측 리드
32a 상측 리드의 하면의 외주부
32y 제2 단차부
35 제2 접속부
40 반도체 칩
50 금속선
60 수지부

Claims (10)

  1. 단자부를 구비하는 리드 프레임과,
    상기 단자부에 전기적으로 접속된 반도체 칩과,
    상기 단자부의 일부를 노출하게끔 상기 반도체 칩을 밀봉하는 수지부를 포함하고,
    상기 단자부는 제1 리드의 상면에 제2 리드의 하면을 겹쳐 맞추어 용접한 구조이고,
    상기 단자부의 길이 방향으로 상기 제2 리드의 하면이 상기 제1 리드의 상면보다 상기 반도체 칩 쪽으로 연장되고, 상기 단자부의 폭 방향으로 상기 제2 리드의 하면이 상기 제1 리드의 상면보다 양쪽으로 연장되며,
    상기 제2 리드의 하면에 있어 상기 제1 리드의 상면보다 연장된 영역은 상기 수지부에 의해 피복되어 있는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 리드의 하면의 상기 반도체 칩 쪽에 단차부가 형성되고,
    상기 단차부에는 용접에 의해 상기 제2 리드와의 접속부가 형성되고,
    상기 단차부는 상기 수지부에 의해 피복되어 있는 반도체 장치.
  3. 제2항에 있어서,
    상기 제2 리드의 상기 반도체 칩 쪽과는 반대쪽에 용접에 의해 상기 제1 리드와의 제2 접속부가 형성되어 있는 반도체 장치.
  4. 제3항에 있어서,
    상기 제2 리드의 상면의 상기 반도체 칩 쪽과는 반대쪽에 제2 단차부가 형성되고,
    상기 제2 단차부에 상기 제2 접속부가 형성되고,
    상기 제2 단차부는 상기 수지부에 의해 피복되어 있는 반도체 장치.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 리드의 하면의 상기 반도체 칩 쪽과는 반대쪽에 제3 단차부가 형성되고,
    상기 제3 단차부에는 용접에 의해 상기 제2 리드와의 제3 접속부가 형성되고,
    상기 제3 단차부는 상기 수지부에 의해 피복되어 있는 반도체 장치.
  6. 개별 조각화되는 복수의 영역을 구비하고,
    상기 영역의 각각은 단자부를 가지고,
    상기 단자부는 제1 리드의 상면에 제2 리드의 하면을 겹쳐 맞추어 용접한 구조이고,
    상기 단자부의 길이 방향으로 상기 제2 리드의 하면이 상기 제1 리드의 상면보다 상기 영역의 중심 쪽으로 연장되고, 상기 단자부의 폭 방향으로 상기 제2 리드의 하면이 상기 제1 리드의 상면보다 양쪽으로 연장되어 있는 리드 프레임.
  7. 제6항에 있어서,
    상기 제1 리드의 하면의 상기 중심 쪽에 단차부가 형성되고,
    상기 단차부에는 상기 용접에 의해 상기 제2 리드와의 접속부가 형성되어 있는 리드 프레임.
  8. 제7항에 있어서,
    상기 제2 리드의 상기 중심 쪽과는 반대쪽에 용접에 의해 상기 제1 리드와의 제2 접속부가 형성되어 있는 리드 프레임.
  9. 제8항에 있어서,
    상기 제2 리드의 상면의 상기 중심 쪽과는 반대쪽에 제2 단차부가 형성되고,
    상기 제2 단차부에 상기 제2 접속부가 형성되어 있는 리드 프레임.
  10. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1 리드의 하면의 상기 중심 쪽과는 반대쪽에 제3 단차부가 형성되고,
    상기 제3 단차부에는 용접에 의해 상기 제2 리드와의 제3 접속부가 형성되어 있는 리드 프레임.
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