CN105679832A - 薄膜晶体管基板及其制造方法 - Google Patents

薄膜晶体管基板及其制造方法 Download PDF

Info

Publication number
CN105679832A
CN105679832A CN201510883961.6A CN201510883961A CN105679832A CN 105679832 A CN105679832 A CN 105679832A CN 201510883961 A CN201510883961 A CN 201510883961A CN 105679832 A CN105679832 A CN 105679832A
Authority
CN
China
Prior art keywords
passivation layer
cushion
sub
electrical power
oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510883961.6A
Other languages
English (en)
Other versions
CN105679832B (zh
Inventor
方硕焕
金亨俊
林志晚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Display Co Ltd
Original Assignee
Samsung Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Display Co Ltd filed Critical Samsung Display Co Ltd
Publication of CN105679832A publication Critical patent/CN105679832A/zh
Application granted granted Critical
Publication of CN105679832B publication Critical patent/CN105679832B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/469—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After-treatment of these layers
    • H01L21/471—Inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Thin Film Transistor (AREA)

Abstract

本公开提供了薄膜晶体管基板及其制造方法。一种薄膜晶体管基板包括：栅极电极，设置在基底基板上；有源图案，与栅极电极交叠；源极金属图案，包括设置在有源图案上的源极电极和与源极电极分隔开的漏极电极二者；缓冲层，设置在源极金属图案上并接触有源图案；第一钝化层，设置在缓冲层上；以及第二钝化层，设置在第一钝化层上。缓冲层中的氢的密度大于第一钝化层中的氢的密度且小于第二钝化层中的氢的密度。

Description

薄膜晶体管基板及其制造方法
技术领域
本发明构思的示范性实施例总体地涉及薄膜晶体管。更具体地，示范性实施例涉及可用于显示装置的薄膜晶体管基板及其制造方法。
背景技术
通常，用于驱动显示装置中的像素单元的薄膜晶体管包括栅极电极、源极电极、漏极电极以及形成源极电极和漏极电极之间的沟道的有源图案。有源图案包括半导体层，该半导体层包括非晶硅、多晶硅、氧化物半导体等。
非晶硅具有相对低的电子迁移率，其可以为约1至约10cm2/V，使得非晶硅薄膜晶体管具有相对低的驱动特性。相反，多晶硅具有相对高的电子迁移率，其可以为约10至约几百cm2/V。然而，为了形成多晶硅需要结晶工艺。因此，难以在大尺寸的基板上形成均匀的多晶硅层，导致制造成本高。氧化物半导体可以通过低温工艺(其相对容易按比例扩大)形成，并具有高的电子迁移率。因此，对包括氧化物半导体的薄膜晶体管正在积极地开展研究。
然而，当钝化层利用等离子体处理而形成时，离子化的原子会撞击氧化物半导体。这会在氧化物半导体内产生缺陷。这进而会表现为显示装置中的缺陷。
发明内容
本发明构思的示范性实施例提供一种具有较少的缺陷的薄膜晶体管基板。
本发明构思的示范性实施例还提供一种制造薄膜晶体管基板的方法。
在根据本发明构思的薄膜晶体管基板的示范性实施例中，薄膜晶体管基板包括：栅极电极，设置在基底基板上；有源图案，与栅极电极交叠；源极金属图案，包括设置在有源图案上的源极电极和设置在所述有源图案上的与源极电极分隔开的漏极电极二者；缓冲层，设置在源极金属图案上并接触有源图案；第一钝化层，设置在缓冲层上；以及第二钝化层，设置在第一钝化层上。缓冲层中的氢的密度大于第一钝化层中的氢的密度并小于第二钝化层中的氢的密度。
在示范性实施例中，缓冲层可以包括硅氧化物(SiOx)、铝氧化物(AlOx)、镓氧化物(GaOx)、钛氧化物(TiOx)、钽氧化物(TaOx)、锰氧化物(MnOx)、硅氮氧化物(SiON)、铝氮氧化物(AlON)和/或镓氮氧化物(GaON)。
在示范性实施例中，缓冲层可以包括接触有源图案的第一子缓冲层、设置在第一子缓冲层上的第二子缓冲层以及设置在第二子缓冲层上且接触第一钝化层的第三子缓冲层。
在示范性实施例中，第一子缓冲层中包含的氢的密度可以大于第二子缓冲层中的氢的密度。第二子缓冲层中的氢的密度可以大于第三子缓冲层中的氢的密度。
在示范性实施例中，第一子缓冲层、第二子缓冲层和第三子缓冲层可以每个包括相同的材料。
在示范性实施例中，第一子缓冲层、第二子缓冲层、第三子缓冲层和第一钝化层可以每个包括相同的材料。
在示范性实施例中，薄膜晶体管基板还可以包括设置在栅极电极上的绝缘层以及设置在绝缘层和有源图案之间的下缓冲层。
在示范性实施例中，下缓冲层中的氢的密度可以大于第一钝化层中的氢的密度。
在根据本发明构思的制造薄膜晶体管基板方法的示范性实施例中，该方法包括：在基底基板上形成栅极电极；在栅极电极上形成绝缘层；在绝缘层上形成有源图案；在有源图案上形成源极金属图案，该源极金属图案包括在有源图案上的源极电极和与源极电极分隔开的漏极电极；在源极金属图案上形成缓冲层；在缓冲层上形成第一钝化层；以及在第一钝化层上形成第二钝化层。形成缓冲层包括进行采用第一电功率的等离子体处理。形成第一钝化层包括进行采用比第一电功率高的第二电功率的等离子体处理。形成第二钝化层包括进行采用比第二电功率高的第三电功率的等离子体处理。
在示范性实施例中，第一电功率可以大于0.5kW且小于1.5kW。第二电功率可以大于3.5kW且小于4.5kW。第三电功率可以大于7.5kW且小于8.5kW。
在示范性实施例中，缓冲层中的氢的密度可以大于第一钝化层中的氢的密度且小于第二钝化层中的氢的密度。
在示范性实施例中，缓冲层可以包括硅氧化物(SiOx)、铝氧化物(AlOx)、镓氧化物(GaOx)、钛氧化物(TiOx)、钽氧化物(TaOx)、锰氧化物(MnOx)、硅氮氧化物(SiON)、铝氮氧化物(AlON)和/或镓氮氧化物(GaON)。
在示范性实施例中，形成缓冲层还可以包括：在有源图案上形成第一子缓冲层；在第一子缓冲层上形成第二子缓冲层；以及在第二子缓冲层上形成第三子缓冲层。形成第一钝化层还可以包括形成第一钝化层从而接触第三子缓冲层。
在示范性实施例中，形成第三子缓冲层可以包括进行采用第一电功率的等离子体处理。形成第二子缓冲层可以包括进行采用比第一电功率低的第四电功率的等离子体处理。形成第一子缓冲层可以包括进行采用比第四电功率低的第五电功率的等离子体处理。
在示范性实施例中，第一子缓冲层中的氢的密度可以大于第二子缓冲层中包含的氢的密度。第二子缓冲层中的氢的密度可以大于第三子缓冲层中的氢的密度。
在示范性实施例中，第一子缓冲层、第二子缓冲层和第三子缓冲层可以每个包括相同的材料。
在示范性实施例中，第一子缓冲层、第二子缓冲层、第三子缓冲层和第一钝化层可以每个包括相同的材料。
在示范性实施例中，该方法还可以包括在绝缘层上形成下缓冲层。
在示范性实施例中，形成下缓冲层可以包括进行采用第一电功率的等离子体处理。
在示范性实施例中，下缓冲层中的氢的密度可以大于第一钝化层中的氢的密度。
根据示范性实施例，缓冲层通过采用相对低的电功率形成，从而可以最小化有源图案和源极金属图案的变差。此外，当缓冲层包括硅氧化物(SiOx)并采用低的电功率形成时，可以产生H2SiOx。因此，可以提高缓冲层中的氢的量或密度。因此，氧可以被提供到有源图案，从而载流子可以在有源图案中增加。
此外，根据本发明构思示范性实施例的薄膜晶体管基板还包括设置在栅极绝缘层和有源图案之间的下缓冲层。因此，下缓冲层向有源图案提供氧，从而载流子可以在有源图案中进一步增加。
附图说明
通过参照附图详细描述本发明构思的示范性实施例，本发明构思的以上和其它的特征及优点将变得更加明显，附图中：
图1是示出根据本发明构思的示范性实施例的薄膜晶体管基板的平面图；
图2是沿着图1的线I-I’剖取的截面图；
图3至图7是示出制造图2的薄膜晶体管基板的方法的截面图；
图8是示出在制造图2的薄膜晶体管基板的方法中的电功率使用的图线；
图9是示出根据本发明构思的示范性实施例的薄膜晶体管基板的平面图；
图10是沿着图9的线II-II’剖取的截面图；
图11至图15是示出制造图10的薄膜晶体管基板的方法的截面图；
图16A和图16B是示出在制造图10的薄膜晶体管基板的方法中的电功率使用的图线；
图17是示出根据本发明构思的示范性实施例的薄膜晶体管基板的平面图；
图18是沿着图17的线III-III’剖取的截面图；
图19至图22是示出制造图18的薄膜晶体管基板的方法的截面图；
图23A和图23B是示出在制造图18的薄膜晶体管基板的方法中的电功率使用的图线；
图24是示出根据本发明构思的示范性实施例的薄膜晶体管基板的平面图；
图25是沿着图24的线IV-IV’剖取的截面图；
图26至图31是示出制造图25的薄膜晶体管基板的方法的截面图；
图32是示出根据本发明构思的示范性实施例的薄膜晶体管基板的平面图；
图33是沿着图32的线V-V’剖取的截面图；
图34至图39是示出制造图33的薄膜晶体管基板的方法的截面图；
图40是示出根据本发明构思的示范性实施例的薄膜晶体管基板的平面图；
图41是沿着图40的线VI-VI’剖取的截面图；以及
图42至图46是示出制造图41的薄膜晶体管基板的方法的截面图。
具体实施方式
在下文，将参照附图详细描述本发明。附图没有按比例。所有的数值是近似的并可以变化。具体材料和成分的所有示例将仅被认为是非限制性和示范性的。可以替代地采用其它适当的材料和成分。
图1是示出根据本发明构思的示范性实施例的薄膜晶体管基板的平面图。图2是沿着图1的线I-I’剖取的截面图。
参照图1和图2，根据本发明构思的示范性实施例的薄膜晶体管基板100包括栅极线GL、与栅极线GL交叉的数据线DL、作为开关元件的薄膜晶体管SW、以及像素电极PE。薄膜晶体管SW可以电连接到栅极线GL和数据线DL。像素电极PE可以通过接触孔CNT电连接到薄膜晶体管SW。
栅极线GL在第一方向D1上延伸。栅极线GL可以具有单层结构，该单层结构包括铜(Cu)、银(Ag)、铬(Cr)、钼(Mo)、铝(Al)、钛(Ti)、锰(Mn)或其混合物。可选地，栅极线GL可以具有多层结构，该多层结构具有彼此不同材料的多个层。例如，栅极线GL可以包括铜层和设置在铜层之上和/或之下的钛层。栅极线GL电连接到薄膜晶体管SW的栅极电极GE。此外，栅极线GL的部分可以形成栅极电极GE。
栅极绝缘层120形成在栅极线GL和栅极电极GE上。栅极绝缘层120可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，栅极绝缘层120可以包括硅氧化物(SiOx)，并可以具有约的厚度。此外，栅极绝缘层120可以包括具有彼此不同材料的多个层。
有源图案AP形成在栅极绝缘层120上。有源图案AP包括氧化物半导体。例如，氧化物半导体可以包括锌氧化物(ZnO)、锌锡氧化物(ZTO)、铟锌氧化物(IZO)、铟氧化物(InO)、钛氧化物(TiO)、铟镓锌氧化物(IGZO)、铟锌锡氧化物(IZTO)和类似物中的任何一个或多个。优选地，氧化物半导体可以包括IGZO。
源极金属图案形成在有源图案AP上。源极金属图案可以包括数据线DL、源极电极SE和漏极电极DE。数据线DL电连接到源极电极SE。例如，源极电极SE可以在第一方向D1上从数据线DL突出。数据线DL、源极电极SE和漏极电极DE可以设置在相同的层中。
缓冲层BL形成在源极金属图案上。缓冲层BL可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，缓冲层BL可以包括硅氧化物(SiOx)、铝氧化物(AlOx)、镓氧化物(GaOx)、钛氧化物(TiOx)、钽氧化物(TaOx)、锰氧化物(MnOx)、硅氮氧化物(SiON)、铝氮氧化物(AlON)和/或镓氮氧化物(GaON)。
缓冲层BL可以通过采用等离子体处理工艺形成。例如，缓冲层BL可以经由等离子处理工艺用大于0.5kW且小于1.5kW的电功率形成。优选地，缓冲层BL可以采用1.0kW的电功率形成。当缓冲层BL包括硅氧化物(SiOx)并采用低的电功率形成时，可以产生H2SiOx。例如，SiO2由SiH4和N2O之间的化学反应形成。然而，当SiH4和N2O之间的化学反应通过采用低的电功率进行时，Si和H之间的化学键没有完全断裂。因此，可以产生H2SiOx。因此，可以增加缓冲层BL中的氢的量。由于缓冲层BL采用相对低的电功率形成，所以可以最小化有源图案AP和源极金属图案的变差。此外，氧可以提供到有源图案AP，从而载流子可以在有源图案AP中增加。
第一钝化层130形成在缓冲层BL上。第一钝化层130可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，第一钝化层130可以包括硅氧化物(SiOx)，并可以具有约的厚度。此外，第一钝化层130可以包括不同材料的多个层。
第一钝化层130可以采用等离子体处理工艺形成。此工艺可以采用大于3.5kW且小于4.5kW的电功率。优选地，第一钝化层130可以采用4.0kW的电功率形成。缓冲层BL中包含的氢的量大于第一钝化层130中包含的氢的量。
第二钝化层140形成在第一钝化层130上。第二钝化层140可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，第二钝化层140可以包括硅氧化物(SiOx)，并可以具有约的厚度。此外，第二钝化层140可以包括不同材料的多个层。
第二钝化层140可以采用诸如等离子体处理的工艺形成。例如，第二钝化层140可以采用等离子体处理工艺由大于7.5kW且小于8.5kW的电功率形成。优选地，第二钝化层140可以采用7.7kW的电功率形成。缓冲层BL中包含的氢的量小于第二钝化层140中包含的氢的量。
有机层150形成在第二钝化层140上。有机层150平坦化薄膜晶体管基板100的上表面从而可以防止由于高度上的台阶差引起的问题，诸如信号线的断开。有机层150可以为包括有机材料的绝缘层。例如，有机层150可以为滤色器层。当有机层150为滤色器层时，滤色器层可以为具有任何颜色的滤色器层，诸如红色、绿色、蓝色或白色。
像素电极PE形成在有机层150上。像素电极PE可以包括透明导电材料，诸如铟锡氧化物(ITO)和/或铟锌氧化物(IZO)。此外，像素电极PE可以包括钛(Ti)和/或钼钛(MoTi)。像素电极PE可以电连接到漏极电极DE。像素电极PE可以通过接触孔CNT电连接到漏极电极DE。
图3至图7是示出制造图2的薄膜晶体管基板的方法的截面图。图8是示出在制造图2的薄膜晶体管基板的方法中的电功率使用的图。
参照图3，栅极电极GE、栅极绝缘层120、有源图案AP、源极电极SE和漏极电极DE形成在基底基板110上。
包括栅极电极GE的栅极金属图案形成在基底基板110上。栅极金属图案还可以包括电连接到栅极电极GE的栅极线GL。
在栅极金属层形成在基底基板110上之后，栅极金属层被图案化以形成栅极线GL和栅极电极GE。基底基板110可以由透明材料制成。基底基板110的示例可以包括玻璃基板、石英基板、硅基板、塑料基板等。
栅极金属层可以具有单层结构，该单层结构包括例如铜(Cu)、银(Ag)、铬(Cr)、钼(Mo)、铝(Al)、钛(Ti)、锰(Mn)或其混合物。此外，栅极金属层可以具有多层结构，该多层结构具有不同材料的多个层。例如，栅极金属层可以包括铜层和设置在铜层之上和/或之下的钛层。
栅极绝缘层120形成在栅极线GL和栅极电极GE上。栅极绝缘层120可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，栅极绝缘层120可以包括硅氧化物(SiOx)。此外，栅极绝缘层120可以包括不同材料的多个层。
有源图案AP形成在栅极绝缘层120上。有源图案AP包括氧化物半导体。例如，氧化物半导体可以包括锌氧化物(ZnO)、锌锡氧化物(ZTO)、铟锌氧化物(IZO)、铟氧化物(InO)、钛氧化物(TiO)、铟镓锌氧化物(IGZO)、铟锌锡氧化物(IZTO)等。这些可以每个单独地使用或以任何组合的方式使用。优选地，氧化物半导体可以包括IGZO。
源极金属图案形成在有源图案AP上。源极金属图案可以包括数据线DL、源极电极SE和漏极电极DE。数据线DL电连接到源极电极SE。例如，源极电极SE可以在第一方向D1上从数据线DL突出。数据线DL、源极电极SE和漏极电极DE可以设置在相同的层中。
参照图4，缓冲层BL形成在源极电极SE和漏极电极DE上。
缓冲层BL可以采用等离子体处理工艺形成。例如，缓冲层BL可以采用等离子体处理工艺用大于0.5kW且小于1.5kW的电功率形成。优选地，缓冲层BL可以采用1.0kW的电功率形成。当缓冲层BL包括硅氧化物(SiOx)并采用低的电功率形成时，可以产生H2SiOx。因此，可以增加缓冲层BL中的氢的量。由于缓冲层BL采用相对低的电功率形成，所以可以最小化有源图案AP和源极金属图案的变差。此外，氧可以提供到有源图案AP，从而可以在有源图案AP中增加载流子。
缓冲层BL可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，缓冲层BL可以包括硅氧化物(SiOx)、铝氧化物(AlOx)、镓氧化物(GaOx)、钛氧化物(TiOx)、钽氧化物(TaOx)、锰氧化物(MnOx)、硅氮氧化物(SiON)、铝氮氧化物(AlON)和/或镓氮氧化物(GaON)。
参照图5，第一钝化层130形成在缓冲层BL上。
第一钝化层130可以采用等离子体处理工艺形成。例如，第一钝化层130可以经由等离子体处理工艺用大于3.5kW且小于4.5kW的电功率形成。优选地，第一钝化层130可以采用4.0kW的电功率形成。缓冲层BL中包含的氢的量大于第一钝化层130中包含的氢的量。
第一钝化层130可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，第一钝化层130可以包括硅氧化物(SiOx)，并可以具有约的厚度。此外，第一钝化层130可以包括不同材料的多个层。
参照图6，第二钝化层140形成第一钝化层130上。
第二钝化层140可以采用等离子体处理工艺形成。例如，第二钝化层140可以经由等离子体处理工艺用大于7.5kW且小于8.5kW的电功率形成。优选地，第二钝化层140可以采用7.7kW的电功率形成。缓冲层BL中包含的氢的量小于第二钝化层140中包含的氢的量。
第二钝化层140可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，第二钝化层140可以包括硅氧化物(SiOx)，并可以具有约的厚度。此外，第二钝化层140可以包括不同材料的多个层。
参照图8，示出在形成缓冲层BL、第一钝化层130和第二钝化层140中的等离子体电功率的用法。
缓冲层BL可以采用AkW的电功率形成。也就是，缓冲层BL可以在第一时间t1期间采用AkW的电功率形成。例如，第一时间t1可以大于5秒且小于20秒。电功率AkW可以在此第一时间t1期间为1.0kW。
第一钝化层130可以采用BkW的电功率形成，其中BkW高于AkW。也就是，第一钝化层130可以在第二时间t2期间采用BkW的电功率形成。例如，第二时间t2可以大于5秒且小于20秒。电功率BkW可以为4.0kW。第二钝化层140可以采用高于BkW的CkW的电功率形成。也就是，第二钝化层140可以在第三时间t3期间采用CkW的电功率形成。例如，第三时间t3可以大于5秒且小于20秒。电功率CkW可以为7.7kW。
参照图7，有机层150形成在其上形成有第二钝化层140的基底基板110上。之后，接触孔CNT穿过缓冲层BL、第一钝化层130、第二钝化层140和有机层150形成。
有机层150平坦化薄膜晶体管基板100的上表面，从而可以防止由于下面的层的高度(elevation)上的台阶差引起的问题，诸如信号线的断开。有机层150可以为包括有机材料的绝缘层。例如，有机层150可以为滤色器层。当有机层150为滤色器层时，该滤色器层可以为具有任何颜色的滤色器层，诸如红色、绿色、蓝色或白色。
像素电极PE可以电连接到漏极电极DE。像素电极PE可以通过接触孔CNT电连接到漏极电极DE。
参照图2，透明导电层形成在有机层150上并被图案化以形成像素电极PE。
透明导电层可以包括透明导电材料，诸如铟锡氧化物(ITO)和/或铟锌氧化物(IZO)。像素电极PE可以通过接触孔CNT电连接到漏极电极DE。
由于缓冲层BL采用相对低的电功率形成，所以可以减少或最小化有源图案AP和源极金属图案的变差。此外，当缓冲层BL包括硅氧化物(SiOx)并采用低的电功率形成时，可以产生H2SiOx。因此，可以增加缓冲层BL中的氢的量。因此，氧可以提供到有源图案AP，从而可以在有源图案AP中增加载流子。
图9是示出根据本发明构思的示范性实施例的薄膜晶体管基板的平面图。图10是沿着图9的线II-II’剖取的截面图。
参照图9和图10，根据本发明构思的示范性实施例的薄膜晶体管基板1100包括栅极线GL、与栅极线GL交叉的数据线DL、作为开关元件的薄膜晶体管SW以及像素电极PE。薄膜晶体管SW可以电连接到栅极线GL和数据线DL。像素电极PE可以通过接触孔CNT电连接到薄膜晶体管SW。
栅极线GL在第一方向D1上延伸。栅极线GL可以具有单层结构，该单层结构包括铜(Cu)、银(Ag)、铬(Cr)、钼(Mo)、铝(Al)、钛(Ti)、锰(Mn)或其任何混合物。此外，栅极线GL可以具有多层结构，该多层结构具有不同材料的多个层。例如，栅极线GL可以包括铜层和设置在铜层之上和/或之下的钛层。栅极线GL电连接到薄膜晶体管SW的栅极电极GE。此外，栅极线GL的部分可以形成栅极电极GE。
栅极绝缘层1120形成在栅极线GL和栅极电极GE上。栅极绝缘层1120可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，栅极绝缘层1120可以包括硅氧化物(SiOx)，并可以具有约的厚度。此外，栅极绝缘层1120可以包括不同材料的多个层。
有源图案AP形成在栅极绝缘层1120上。有源图案AP包括氧化物半导体。例如，该氧化物半导体可以包括锌氧化物(ZnO)、锌锡氧化物(ZTO)、铟锌氧化物(IZO)、铟氧化物(InO)、钛氧化物(TiO)、铟镓锌氧化物(IGZO)、铟锌锡氧化物(IZTO)等。可以采用这些材料中的任何一个或多个。优选地，氧化物半导体可以包括IGZO。
源极金属图案形成在有源图案AP上。源极金属图案可以包括数据线DL、源极电极SE和漏极电极DE。数据线DL电连接到源极电极SE。例如，源极电极SE可以在第一方向D1上从数据线DL突出。数据线DL、源极电极SE和漏极电极DE可以设置在相同的层中。
缓冲层BL形成在源极金属图案上。缓冲层BL可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，缓冲层BL可以包括硅氧化物(SiOx)、铝氧化物(AlOx)、镓氧化物(GaOx)、钛氧化物(TiOx)、钽氧化物(TaOx)、锰氧化物(MnOx)、硅氮氧化物(SiON)、铝氮氧化物(AlON)和/或镓氮氧化物(GaON)。
缓冲层BL可以采用等离子体处理工艺形成。例如，缓冲层BL可以经由等离子体处理工艺采用低于1.5kW的电功率形成。当缓冲层BL包括硅氧化物(SiOx)并采用低的电功率形成时，可以产生H2SiOx。因此，可以增加缓冲层BL中的氢的量。由于缓冲层BL采用相对低的电功率形成，所以可以最小化有源图案AP和源极金属图案的变差。此外，氧可以提供到有源图案AP，从而可以在有源图案AP中增加载流子。
缓冲层BL可以包括第一子缓冲层SBL1、第二子缓冲层SBL2和第三子缓冲层SBL3。第一子缓冲层SBL1接触有源图案AP。作为一个示例，第一子缓冲层SBL1可以采用等离子体处理工艺由大于0.3kW且小于0.5kW的电功率形成。优选地，第一子缓冲层SBL1可以采用0.4kW的电功率形成。第二子缓冲层SBL2设置在第一子缓冲层SBL1上。作为一个示例，第二子缓冲层SBL2可以采用等离子体处理工艺由大于0.6kW且小于0.8kW的电功率形成。优选地，第二子缓冲层SBL2可以采用0.7kW的电功率形成。第三子缓冲层SBL3接触第一钝化层1130。作为一个示例，第三子缓冲层SBL3可以采用等离子体处理工艺由大于0.9kW且小于1.2kW的电功率形成。优选地，第三子缓冲层SBL3可以采用1.0kW的电功率形成。
第一子缓冲层SBL1中包含的氢的量(即密度)大于第二子缓冲层SBL2中包含的氢的量。第二子缓冲层SBL2中包含的氢的量大于第三子缓冲层SBL3中包含的氢的量。第一子缓冲层SBL1、第二子缓冲层SBL2和第三子缓冲层SBL3可以每个包括相同的材料。
第一钝化层1130形成在第三子缓冲层SBL3上。第一钝化层1130可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，第一钝化层1130可以包括硅氧化物(SiOx)，并可以具有约的厚度。此外，第一钝化层1130可以包括具有彼此不同的材料的多个层。
第一钝化层1130可以采用等离子体处理工艺形成。例如，第一钝化层1130可以通过等离子体处理工艺采用大于3.5kW且小于4.5kW的电功率形成。优选地，第一钝化层1130可以采用4.0kW的电功率形成。缓冲层BL中包含的氢的量大于第一钝化层1130中包含的氢的量。
第二钝化层1140形成在第一钝化层1130上。第二钝化层1140可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，第二钝化层1140可以包括硅氧化物(SiOx)，并可以具有约的厚度。此外，第二钝化层1140可以包括不同材料的多个层。
第二钝化层1140可以采用等离子体处理工艺形成。例如，第二钝化层1140可以通过等离子体处理工艺采用大于7.5kW且小于8.5kW的电功率形成。优选地，第二钝化层1140可以采用7.7kW的电功率形成。缓冲层BL中包含的氢的量小于第二钝化层1140中包含的氢的量。
有机层1150形成在第二钝化层1140上。有机层1150平坦化薄膜晶体管基板1100的上表面，从而可以防止由于在有机层1150下面的层的上表面的高度上的台阶差引起的问题，诸如信号线的断开。有机层1150可以为包括有机材料的绝缘层。例如，有机层1150可以为滤色器层。当有机层1150为滤色器层时，该滤色器层可以为具有任何颜色的滤色器层，诸如红色、绿色、蓝色或白色。
像素电极PE形成在有机层1150上。像素电极PE可以包括透明导电材料，诸如铟锡氧化物(ITO)和/或铟锌氧化物(IZO)。此外，像素电极PE可以包括钛(Ti)和/或钼钛(MoTi)。像素电极PE可以电连接到漏极电极DE。像素电极PE可以通过接触孔CNT电连接到漏极电极DE。
图11至图15是示出制造图10的薄膜晶体管基板的方法的截面图。图16A和图16B是示出在制造图10的薄膜晶体管基板的方法中采用的电功率的图。
参照图11，栅极电极GE、栅极绝缘层1120、有源图案AP、源极电极SE和漏极电极DE形成在基底基板1110上。
包括栅极电极GE的栅极金属图案形成在基底基板1110上。栅极金属图案还可以包括电连接到栅极电极GE的栅极线GL。
在栅极金属层形成在基底基板1110上之后，栅极金属层被图案化以形成栅极线GL和栅极电极GE。基底基板1110的示例可以包括玻璃基板、石英基板、硅基板、塑料基板等。
栅极金属层可以具有单层结构，该单层结构包括铜(Cu)、银(Ag)、铬(Cr)、钼(Mo)、铝(Al)、钛(Ti)、锰(Mn)或其组合。可选地，栅极金属层可以具有多层结构，该多层结构具有不同材料的多个层。例如，栅极金属层可以包括铜层和设置在铜层之上和/或之下的钛层。
栅极绝缘层1120形成在栅极线GL和栅极电极GE上。栅极绝缘层1120可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，栅极绝缘层1120可以包括硅氧化物(SiOx)。此外，栅极绝缘层1120可以包括不同材料的多个层。
有源图案AP形成在栅极绝缘层1120上。有源图案AP包括氧化物半导体。例如，该氧化物半导体可以包括锌氧化物(ZnO)、锌锡氧化物(ZTO)、铟锌氧化物(IZO)、铟氧化物(InO)、钛氧化物(TiO)、铟镓锌氧化物(IGZO)、铟锌锡氧化物(IZTO)或类似物。这些可以每个单独地使用或以任何组合的方式使用。优选地，氧化物半导体可以包括IGZO。
源极金属图案形成在有源图案AP上。源极金属图案可以包括数据线DL、源极电极SE和漏极电极DE。数据线DL电连接到源极电极SE。例如，源极电极SE可以在第一方向D1上从数据线DL突出。数据线DL、源极电极SE和漏极电极DE可以设置在相同的层中。
参照图12，缓冲层BL形成在源极电极SE和漏极电极DE上。缓冲层BL可以包括第一子缓冲层SBL1、第二子缓冲层SBL2和第三子缓冲层SBL3。
缓冲层BL可以采用等离子体处理工艺形成。例如，缓冲层BL可以采用等离子体处理工艺以小于1.5kW的电功率形成。当硅氧化物(SiOx)的缓冲层BL采用低的电功率形成时，可以产生H2SiOx。因此，可以增加缓冲层中的氢的量。由于缓冲层BL采用相对低的电功率形成，所以可以最小化有源图案AP和源极金属图案的变差。此外，氧可以提供到有源图案AP，从而可以在有源图案AP中增加载流子。
如上，缓冲层BL可以包括第一子缓冲层SBL1、第二子缓冲层SBL2和第三子缓冲层SBL3。第一子缓冲层SBL1接触有源图案AP。作为示例，第一子缓冲层SBL1可以通过等离子体处理工艺采用大于0.3kW且小于0.5kW的电功率形成。优选地，第一子缓冲层SBL1可以采用0.4kW的电功率形成。第二子缓冲层SBL2设置在第一子缓冲层SBL1上。作为示例，第二子缓冲层SBL2可以通过等离子体处理工艺采用大于0.6kW且小于0.8kW的电功率形成。优选地，第二子缓冲层SBL2可以采用0.7kW的电功率形成。第三子缓冲层SBL3接触第一钝化层1130。作为示例，第三子缓冲层SBL3可以通过等离子体处理工艺采用大于0.9kW且小于1.2kW的电功率形成。优选地，第三子缓冲层SBL3可以采用1.0kW的电功率形成。
第一子缓冲层SBL1中包含的氢的量或密度大于第二子缓冲层SBL2中包含的氢的量。第二子缓冲层SBL2中包含的氢的量大于第三子缓冲层SBL3中包含的氢的量。第一子缓冲层SBL1、第二子缓冲层SBL2和第三子缓冲层SBL3可以每个包括相同的材料。
缓冲层BL可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，缓冲层BL可以包括硅氧化物(SiOx)、铝氧化物(AlOx)、镓氧化物(GaOx)、钛氧化物(TiOx)、钽氧化物(TaOx)、锰氧化物(MnOx)、硅氮氧化物(SiON)、铝氮氧化物(AlON)和/或镓氮氧化物(GaON)。
参照图13，第一钝化层1130形成在缓冲层BL上。
第一钝化层1130可以采用等离子体处理工艺形成。例如，第一钝化层1130可以通过等离子处理采用大于3.5kW且小于4.5kW的电功率形成。优选地，第一钝化层1130可以采用4.0kW的电功率形成。缓冲层BL中包含的氢的量大于第一钝化层1130中包含的氢的量。
第一钝化层1130可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，第一钝化层1130可以包括硅氧化物(SiOx)，并可以具有约的厚度。此外，第一钝化层1130可以包括不同材料的多个层。
参照图14，第二钝化层1140形成在第一钝化层1130上。
第二钝化层1140可以采用等离子体处理工艺形成。例如，第二钝化层1140可以通过等离子体处理工艺采用大于7.5kW且小于8.5kW的电功率形成。优选地，第二钝化层1140可以采用7.7kW的电功率形成。缓冲层BL中包含的氢的量或密度小于第二钝化层1140中包含的氢的量或密度。
第二钝化层1140可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，第二钝化层1140包括硅氧化物(SiOx)，并可以具有约的厚度。此外，第二钝化层1140可以包括不同材料的多个层。
参照图16A和图16B，示出在形成缓冲层BL、第一钝化层1130和第二钝化层1140中采用的等离子体电功率水平。
缓冲层BL可以采用DkW、EkW和AkW的电功率形成。缓冲层BL可以包括第一子缓冲层SBL1、第二子缓冲层SBL2和第三子缓冲层SBL3。第一子缓冲层SBL1可以采用DkW的电功率形成。第二子缓冲层SBL2可以采用高于DkW的EkW的电功率形成。第三子缓冲层SBL3可以采用高于EkW的AkW的电功率形成。例如，AkW可以为1.0kW。
第一钝化层1130可以采用高于功率水平AkW的BkW的电功率形成。也就是，第一钝化层1130可以在第二时间t2期间采用BkW的电功率形成。例如，第二时间t2可以大于5秒且小于20秒。功率水平BkW可以为4.0kW。第二钝化层1140可以采用高于功率水平BkW的CkW的电功率形成。也就是，第二钝化层1140可以在第三时间t3期间采用CkW的电功率形成。例如，第三时间t3可以大于5秒且小于20秒。功率水平CkW可以为7.7kW。
参照图15，有机层1150形成在第二钝化层1140上。之后，接触孔CNT穿过缓冲层BL、第一钝化层1130、第二钝化层1140和有机层1150形成。
有机层1150平坦化薄膜晶体管基板1100的上表面，从而可以防止下面的层的上表面中的台阶高度差引起的问题，诸如信号线的断开。有机层1150可以为包括有机材料的绝缘层。例如，有机层1150可以为滤色器层。当有机层1150是滤色器层时，该滤色器层可以为具有任何颜色的滤色器层，诸如红色、绿色、蓝色或白色。
像素电极PE可以电连接到漏极电极DE。像素电极PE可以通过接触孔CNT电连接到漏极电极DE。
参照图10，透明导电层形成在有机层1150上并被图案化以形成像素电极PE。
透明导电层可以包括透明导电材料，诸如铟锡氧化物(ITO)和/或铟锌氧化物(IZO)。像素电极PE可以通过接触孔CNT电连接到漏极电极DE。
由于缓冲层BL采用相对低的电功率形成，所以可以最小化有源图案AP和源极金属图案的变差。此外，当缓冲层BL包括硅氧化物(SiOx)并采用低的电功率形成时，可以产生H2SiOx。因此，可以增加缓冲层BL中的氢的量。因此，氧可以在有源图案AP的形成期间提供到有源图案AP，从而可以在有源图案AP中增加载流子。
图17是示出根据本发明构思示范性实施例的薄膜晶体管基板的平面图。图18是沿着图17的线III-III’剖取的截面图。
参照图17和图18，根据本发明构思的示范性实施例的薄膜晶体管基板2100包括栅极线GL、与栅极线GL交叉的数据线DL、作为开关元件的薄膜晶体管SW以及像素电极PE。薄膜晶体管SW可以电连接到栅极线GL和数据线DL。像素电极PE可以通过接触孔CNT电连接到薄膜晶体管SW。
栅极线GL在第一方向D1上延伸。栅极线GL可以具有单层结构，该单层结构包括铜(Cu)、银(Ag)、铬(Cr)、钼(Mo)、铝(Al)、钛(Ti)、锰(Mn)或其任何混合物。此外，栅极线GL可以具有多层结构，该多层结构具有不同材料的多个层。例如，栅极线GL可以包括铜层和设置在铜层之上和/或之下的钛层。栅极线GL电连接到薄膜晶体管SW的栅极电极GE。此外，栅极线GL的部分可以形成栅极电极GE。
栅极绝缘层2120形成在栅极线GL和栅极电极GE上。栅极绝缘层2120可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，栅极绝缘层2120可以包括硅氧化物(SiOx)，并可以具有约的厚度。此外，栅极绝缘层2120可以包括不同材料的多个层。
有源图案AP形成在栅极绝缘层2120上。有源图案AP包括氧化物半导体。例如，该氧化物半导体可以包括锌氧化物(ZnO)、锌锡氧化物(ZTO)、铟锌氧化物(IZO)、铟氧化物(InO)、钛氧化物(TiO)、铟镓锌氧化物(IGZO)、铟锌锡氧化物(IZTO)等。这些材料中的任何一个或多个被考虑。优选地，该氧化物半导体可以包括IGZO。
源极金属图案形成在有源图案AP上。源极金属图案可以包括数据线DL、源极电极SE和漏极电极DE。数据线DL电连接到源极电极SE。例如，源极电极SE可以在第一方向D1上从数据线DL突出。数据线DL、源极电极SE和漏极电极DE可以设置在相同的层中。
第一钝化层2130形成在源极金属图案上。第一钝化层2130可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，第一钝化层2130可以包括硅氧化物(SiOx)、铝氧化物(AlOx)、镓氧化物(GaOx)、钛氧化物(TiOx)、钽氧化物(TaOx)、锰氧化物(MnOx)、硅氮氧化物(SiON)、铝氮氧化物(AlON)和/或镓氮氧化物(GaON)。
第一钝化层2130可以通过采用等离子体处理工艺形成。第一钝化层2130可以包括第一子钝化层2131、第二子钝化层2132、第三子钝化层2133和第四子钝化层2134。
第一子钝化层2131、第二子钝化层2132和第三子钝化层2133可以通过等离子体处理工艺采用小于1.5kW的电功率形成。当硅氧化物(SiOx)的第一钝化层2130采用低的电功率形成时，可以产生H2SiOx。因此，可以增加第一钝化层2130中的氢的量。由于第一子钝化层2131、第二子钝化层2132和第三子钝化层2133采用相对低的电功率形成，所以可以最小化有源图案AP和源极金属图案的变差。此外，氧可以提供到有源图案AP，从而可以在有源图案AP中增加载流子。
第一子钝化层2131接触有源图案AP。例如，第一子钝化层2131可以采用大于0.3kW且小于0.5kW的电功率形成。优选地，第一子钝化层2131可以采用0.4kW的电功率形成。第二子钝化层2132设置在第一子钝化层2131上。例如，第二子钝化层2132可以采用大于0.6kW且小于0.8kW的电功率形成。优选地，第二子钝化层2132可以采用0.7kW的电功率形成。第三子钝化层2133设置在第二子钝化层2132上。例如，第三子钝化层2133可以采用大于0.9kW且小于1.2kW的电功率形成。优选地，第三子钝化层2133可以采用1.0kW的电功率形成。例如，第四子钝化层2134可以采用大于3.5kW且小于4.5kW的电功率形成。优选地，第四子钝化层2134可以采用4.0kW的电功率形成。
第一子钝化层2131中包含的氢的量大于第二子钝化层2132中包含的氢的量。第二子钝化层2132中包含的氢的量大于第三子钝化层2133中包含的氢的量。第三子钝化层2133中包含的氢的量大于第四子钝化层2134中包含的氢的量。
第一子钝化层2131、第二子钝化层2132、第三子钝化层2133和第四子钝化层2134可以每个包括相同的材料。
第二钝化层2140形成在第一钝化层2130上。第二钝化层2140可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，第二钝化层2140包括硅氧化物(SiOx)，并可以具有约的厚度。此外，第二钝化层2140可以包括不同材料的多个层。
第二钝化层2140可以采用等离子体处理工艺形成。例如，第二钝化层2140可以通过等离子体处理采用大于7.5kW且小于8.5kW的电功率形成。优选地，第二钝化层2140可以采用7.7kW的电功率形成。第一钝化层2130中包含的氢的量或密度小于第二钝化层2140中包含的氢的量或密度。
有机层2150形成在第二钝化层2140上。有机层2150平坦化薄膜晶体管基板2100的上表面，从而可以防止由于下面的层的上表面中的台阶高度差引起的问题，诸如信号线的断开。有机层2150可以为包括有机材料的绝缘层。例如，有机层2150可以为滤色器层。当有机层2150为滤色器层时，该滤色器层可以为具有任何颜色的滤色器层，诸如红色、绿色、蓝色或白色。
像素电极PE形成在有机层2150上。像素电极PE可以包括透明导电材料，诸如铟锡氧化物(ITO)和/或铟锌氧化物(IZO)。此外，像素电极PE可以包括钛(Ti)和/或钼钛(MoTi)。像素电极PE可以电连接到漏极电极DE。像素电极PE可以通过接触孔CNT电连接到漏极电极DE。
图19至图22是示出制造图18的薄膜晶体管基板的方法的截面图。图23A和图23B是示出在制造图18的薄膜晶体管基板的方法中的等离子体处理电功率使用的图。
参照图19，栅极电极GE、栅极绝缘层2120、有源图案AP、源极电极SE和漏极电极DE形成在基底基板2110上。
包括栅极电极GE的栅极金属图案形成在基底基板2110上。栅极金属图案还可以包括与栅极电极GE电连接的栅极线GL。
在栅极金属层形成在基底基板2110上之后，栅极金属层被图案化以形成栅极线GL和栅极电极GE。基底基板2110的示例可以包括玻璃基板、石英基板、硅基板、塑料基板等。
栅极金属层可以具有单层结构，该单层结构包括铜(Cu)、银(Ag)、铬(Cr)、钼(Mo)、铝(Al)、钛(Ti)、锰(Mn)或其任何混合物。此外，栅极金属层可以具有多层结构，该多层结构具有包括彼此不同的材料的多个层。例如，栅极金属层可以包括铜层和设置在铜层之上和/或之下的钛层。
栅极绝缘层2120形成在栅极线GL和栅极电极GE上。栅极绝缘层2120可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，栅极绝缘层2120可以包括硅氧化物(SiOx)。此外，栅极绝缘层2120可以包括不同材料的多个层。
有源图案AP形成在栅极绝缘层2120上。有源图案AP包括氧化物半导体。例如，该氧化物半导体可以包括锌氧化物(ZnO)、锌锡氧化物(ZTO)、铟锌氧化物(IZO)、铟氧化物(InO)、钛氧化物(TiO)、铟镓锌氧化物(IGZO)、铟锌锡氧化物(IZTO)等。这些可以单独使用或以任何组合的方式使用。优选地，氧化物半导体可以包括IGZO。
源极金属图案形成在有源图案AP上。源极金属图案可以包括数据线DL、源极电极SE和漏极电极DE。数据线DL电连接到源极电极SE。例如，源极电极SE可以在第一方向D1上从数据线DL突出。数据线DL、源极电极SE和漏极电极DE可以设置在相同的层中。
参照图20，第一钝化层2130形成在源极电极SE和漏极电极DE上。第一钝化层2130可以包括第一子钝化层2131、第二子钝化层2132、第三子钝化层2133和第四子钝化层2134。
第一子钝化层2131、第二子钝化层2132和第三子钝化层2133可以通过如上的等离子体处理工艺采用小于1.5kW的电功率形成。当第一子钝化层2131、第二子钝化层2132和第三子钝化层2133包括硅氧化物(SiOx)并通过采用低的电功率形成时，可以产生H2SiOx。因此，可以增加第一子钝化层2131、第二子钝化层2132和第三子钝化层2133中的氢的量。由于第一子钝化层2131、第二子钝化层2132和第三子钝化层2133采用相对低的电功率形成，所以可以最小化有源图案AP和源极金属图案的变差。此外，氧可以提供到有源图案AP，从而可以在有源图案AP中增加载流子。
第一子钝化层2131接触有源图案AP。作为一个示例，第一子钝化层2131可以采用大于0.3kW且小于0.5kW的电功率形成。优选地，第一子钝化层2131可以采用0.4kW的电功率形成。第二子钝化层2132设置在第一子钝化层2131上。作为示例，第二子钝化层2132可以采用大于0.6kW且小于0.8kW的电功率形成。优选地，第二子钝化层2132可以采用0.7kW的电功率形成。第三子钝化层2133设置在第二子钝化层2132上。作为示例，第三子钝化层2133可以采用大于0.9kW且小于1.2kW的电功率形成。优选地，第三子钝化层2133可以采用1.0kW的电功率形成。作为一个示例，第四子钝化层2134可以采用大于3.5kW且小于4.5kW的电功率形成。优选地，第四子钝化层2134可以采用4.0kW的电功率形成。
第一子钝化层2131中包含的氢的量大于第二子钝化层2132中包含的氢的量。第二子钝化层2132中包含的氢的量大于第三子钝化层2133中包含的氢的量。第三子钝化层2133中包含的氢的量大于第四子钝化层2134中包含的氢的量。
第一子钝化层2131、第二子钝化层2132、第三子钝化层2133和第四子钝化层2134可以包括相同的材料。
参照图21，第二钝化层2140形成在第一钝化层2130上。
第二钝化层2140可以采用等离子体处理工艺形成。例如，第二钝化层2140可以采用大于7.5kW且小于8.5kW的电功率形成。优选地，第二钝化层2140可以采用7.7kW的电功率形成。第一钝化层2130中包含的氢的量小于第二钝化层2140中包含的氢的量。
第二钝化层2140可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，第二钝化层2140可以包括硅氧化物(SiOx)，并可以具有约的厚度。此外，第二钝化层2140可以包括不同材料的多个层。
参照图23A和图23B，示出在形成第一钝化层2130和第二钝化层2140中所用的电功率水平。
第一钝化层2130可以采用DkW、EkW、AkW和BkW的电功率形成。第一钝化层2130可以包括第一子钝化层2131、第二子钝化层2132、第三子钝化层2133和第四子钝化层2134，如上所述。
第一子钝化层2131可以采用DkW的电功率形成。第二子钝化层2132可以采用高于功率水平DkW的EkW的电功率形成。第三子钝化层2133可以采用高于功率水平EkW的AkW的电功率形成。例如，功率水平AkW可以为1.0kW。第四子钝化层2134可以采用高于功率水平AkW的BkW的电功率形成。作为示例，功率水平BkW可以为4.0kW。也就是，第一钝化层2130可以在第一时间t1期间采用DkW、EkW、AkW和BkW的电功率形成。
第二钝化层2140可以采用高于BkW的CkW的电功率形成。也就是，第二钝化层2140可以在第二时间t2期间采用CkW的电功率形成。作为示例，第二时间t2可以大于5秒且小于20秒。功率水平CkW可以为7.7kW。第一时间t1可以为第二时间t2的约两倍。
参照图22，有机层2150形成在第二钝化层2140之上。之后，接触孔CNT穿过第一钝化层2130、第二钝化层2140和有机层2150形成。
有机层2150平坦化薄膜晶体管基板2100的上表面，从而可以防止由于下面的层的表面的高度上的台阶差引起的问题，诸如信号线的断开。有机层2150可以为包括有机材料的绝缘层。例如，有机层2150可以为滤色器层。当有机层2150为滤色器层时，该滤色器层可以为具有任何颜色的滤色器层，诸如红色、绿色、蓝色或白色。
像素电极PE可以电连接到漏极电极DE。像素电极PE可以通过接触孔CNT电连接到漏极电极DE。
参照图18，透明导电层形成在有机层2150上并被图案化以形成像素电极PE。
透明导电层可以包括透明导电材料，诸如铟锡氧化物(ITO)和/或铟锌氧化物(IZO)。像素电极PE可以通过接触孔CNT电连接到漏极电极DE。
由于第一子钝化层2131、第二子钝化层2132和第三子钝化层2133通过采用相对低的电功率形成，所以可以最小化有源图案AP和源极金属图案的变差。此外，当第一子钝化层2131、第二子钝化层2132和第三子钝化层2133包括硅氧化物(SiOx)并采用低的电功率形成时，可以产生H2SiOx。因此，可以增加第一子钝化层2131、第二子钝化层2132和第三子钝化层2133中的氢的量。因此，氧可以提供到有源图案AP，从而可以在有源图案AP中增加载流子。
图24是示出根据本发明构思示范性实施例的薄膜晶体管基板的平面图。图25是沿着图24的线IV-IV’剖取的截面图。
参照图24和图25，根据本发明构思的示范性实施例的薄膜晶体管基板3100包括栅极线GL、与栅极线GL交叉的数据线DL、作为开关元件的薄膜晶体管SW以及像素电极PE。薄膜晶体管SW可以电连接到栅极线GL和数据线DL。像素电极PE可以通过接触孔CNT电连接到薄膜晶体管SW。
根据本示范性实施例的薄膜晶体管基板3100与图1和图2的薄膜晶体管基板100基本上相同，除了下缓冲层BL1之外，因此类似的附图标记用于类似的元件并将省略重复的说明。
下缓冲层BL1形成在栅极绝缘层3120上。下缓冲层BL1可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，下缓冲层BL1可以包括硅氧化物(SiOx)、铝氧化物(AlOx)、镓氧化物(GaOx)、钛氧化物(TiOx)、钽氧化物(TaOx)、锰氧化物(MnOx)、硅氮氧化物(SiON)、铝氮氧化物(AlON)和/或镓氮氧化物(GaON)。
下缓冲层BL1可以采用等离子体处理工艺形成。作为一个示例，下缓冲层BL1可以采用大于0.5kW且小于1.5kW的电功率形成。优选地，下缓冲层BL1可以采用1.0kW的电功率形成。当下缓冲层包括硅氧化物(SiOx)并通过采用低的电功率形成时，可以产生H2SiOx。因此，可以增加下缓冲层BL1中的氢的量。由于下缓冲层BL1采用相对低的电功率形成，所以可以最小化有源图案AP和源极金属图案的变差。此外，氧可以提供到有源图案AP，从而可以在有源图案AP中增加载流子。下缓冲层BL1中包含的氢的量大于第一钝化层3130中包含的氢的量。
有源图案AP形成在下缓冲层BL1上。有源图案AP包括氧化物半导体。例如，该氧化物半导体可以包括锌氧化物(ZnO)、锌锡氧化物(ZTO)、铟锌氧化物(IZO)、铟氧化物(InO)、钛氧化物(TiO)、铟镓锌氧化物(IGZO)、铟锌锡氧化物(IZTO)等。可以采用这些材料中的任何一种或其任何组合。优选地，该氧化物半导体可以包括IGZO。
源极金属图案形成在有源图案AP上。源极金属图案可以包括数据线DL、源极电极SE和漏极电极DE。数据线DL电连接到源极电极SE。例如，源极电极SE可以在第一方向D1上从数据线DL突出。数据线DL、源极电极SE和漏极电极DE可以设置在相同的层中。
缓冲层BL2形成在源极金属图案上。缓冲层BL2可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，缓冲层BL2可以包括硅氧化物(SiOx)、铝氧化物(AlOx)、镓氧化物(GaOx)、钛氧化物(TiOx)、钽氧化物(TaOx)、锰氧化物(MnOx)、硅氮氧化物(SiON)、铝氮氧化物(AlON)和/或镓氮氧化物(GaON)。
缓冲层BL2可以通过采用等离子体处理工艺形成。在此工艺中，缓冲层BL2可以采用大于0.5kW且小于1.5kW的电功率形成。优选地，缓冲层BL2可以采用1.0kW的电功率形成。当缓冲层包括硅氧化物(SiOx)并通过采用低的电功率形成时，可以产生H2SiOx。因此，可以增加缓冲层BL2中的氢的量。由于缓冲层BL2采用相对低的电功率形成，所以可以最小化有源图案AP和源极金属图案的变差。此外，氧可以提供到有源图案AP，从而载流子数目可以在有源图案AP中增加。
第一钝化层3130形成在缓冲层BL2上。第一钝化层3130可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，第一钝化层3130可以包括硅氧化物(SiOx)，并可以具有约的厚度。此外，第一钝化层3130可以包括不同材料的多个层。
第一钝化层3130可以采用等离子体处理工艺形成。在此工艺中，第一钝化层3130可以采用大于3.5kW且小于4.5kW的电功率形成。优选地，第一钝化层3130可以采用4.0kW的电功率形成。缓冲层BL2中包含的氢的量大于第一钝化层3130中包含的氢的量。
第二钝化层3140形成在第一钝化层3130上。第二钝化层3140可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，第二钝化层3140可以包括硅氧化物(SiOx)，并可以具有约的厚度。此外，第二钝化层3140可以包括不同材料的多个层。
第二钝化层3140可以采用等离子体处理工艺形成。在此工艺中，第二钝化层3140可以采用大于7.5kW且小于8.5kW的电功率形成。优选地，第二钝化层3140可以采用7.7kW的电功率形成。缓冲层BL2中包含的氢的量小于第二钝化层3140中包含的氢的量。
图26至图31是示出制造图25的薄膜晶体管基板的方法的截面图。
参照图26，栅极电极GE、栅极绝缘层3120和下缓冲层BL1形成在基底基板3110上。
包括栅极电极GE的栅极金属图案形成在基底基板3110上。栅极金属图案还可以包括电连接到栅极电极GE的栅极线GL。
在栅极金属层形成在基底基板3110上之后，栅极金属层被图案化以形成栅极线GL和栅极电极GE。基底基板3110的示例可以包括玻璃基板、石英基板、硅基板、塑料基板等。
栅极金属层可以具有单层结构，该单层结构包括铜(Cu)、银(Ag)、铬(Cr)、钼(Mo)、铝(Al)、钛(Ti)、锰(Mn)或其任何混合物。此外，栅极金属层可以具有多层结构，该多层结构具有不同材料的多个层。例如，栅极金属层可以包括铜层和设置在铜层之上和/或之下的钛层。
栅极绝缘层3120形成在栅极线GL和栅极电极GE上。栅极绝缘层3120可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，栅极绝缘层3120可以包括硅氧化物(SiOx)。此外，栅极绝缘层3120可以包括不同材料的多个层。
下缓冲层BL1形成在栅极绝缘层3120上。下缓冲层BL1可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，下缓冲层BL1可以包括硅氧化物(SiOx)、铝氧化物(AlOx)、镓氧化物(GaOx)、钛氧化物(TiOx)、钽氧化物(TaOx)、锰氧化物(MnOx)、硅氮氧化物(SiON)、铝氮氧化物(AlON)和/或镓氮氧化物(GaON)。
下缓冲层BL1可以通过采用等离子体处理工艺形成。在此工艺中，下缓冲层BL1可以采用大于0.5kW且小于1.5kW的电功率形成。优选地，下缓冲层BL1可以采用1.0kW的电功率形成。当下缓冲层包括硅氧化物(SiOx)并通过采用低的电功率形成时，可以产生H2SiOx。因此，可以增加下缓冲层BL1中的氢的量。由于下缓冲层BL1采用相对低的电功率形成，所以可以最小化有源图案AP和源极金属图案的变差。此外，氧可以提供到有源图案AP，从而载流子数目可以在有源图案AP中增加。
参照图27，有源图案AP、源极电极SE和漏极电极DE形成在下缓冲层BL1上。
有源图案AP形成在下缓冲层BL1上。有源图案AP包括氧化物半导体。例如，该氧化物半导体可以包括锌氧化物(ZnO)、锌锡氧化物(ZTO)、铟锌氧化物(IZO)、铟氧化物(InO)、钛氧化物(TiO)、铟镓锌氧化物(IGZO)、铟锌锡氧化物(IZTO)等，单独地或以任何组合的方式使用。优选地，该氧化物半导体可以包括IGZO。
源极金属图案形成在有源图案AP上。源极金属图案可以包括数据线DL、源极电极SE和漏极电极DE。数据线DL电连接到源极电极SE。例如，源极电极SE可以在第一方向D1上从数据线DL突出。数据线DL、源极电极SE和漏极电极DE可以设置在相同的层中。
参照图28，缓冲层BL2形成在源极电极SE和漏极电极DE上。
缓冲层BL2可以通过采用等离子体处理工艺形成。在此工艺中，缓冲层BL2可以采用大于0.5kW且小于1.5kW的电功率形成。优选地，缓冲层BL2可以采用1.0kW的电功率形成。当缓冲层BL2包括硅氧化物(SiOx)并采用低的电功率形成时，可以产生H2SiOx。因此，可以增加缓冲层BL2中的氢的量。由于缓冲层BL2采用相对低的电功率形成，所以可以最小化有源图案AP和源极金属图案的变差。此外，氧可以提供到有源图案AP，从而载流子数量可以在有源图案AP中增加。
缓冲层BL2可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，缓冲层BL2可以包括硅氧化物(SiOx)、铝氧化物(AlOx)、镓氧化物(GaOx)、钛氧化物(TiOx)、钽氧化物(TaOx)、锰氧化物(MnOx)、硅氮氧化物(SiON)、铝氮氧化物(AlON)和/或镓氮氧化物(GaON)。
参照图29，第一钝化层3130形成在缓冲层BL2上。
第一钝化层3130可以采用等离子体处理工艺形成。在此工艺期间，第一钝化层3130可以采用大于3.5kW且小于4.5kW的电功率形成。优选地，第一钝化层3130可以采用4.0kW的电功率形成。缓冲层BL2中包含的氢的量大于第一钝化层3130中包含的氢的量。
第一钝化层3130可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，第一钝化层3130可以包括硅氧化物(SiOx)，并可以具有约的厚度。此外，第一钝化层3130可以包括不同材料的多个层。
参照图30，第二钝化层3140形成在第一钝化层3130上。
第二钝化层3140可以采用等离子体处理工艺形成。例如，第二钝化层3140可以通过采用大于7.5kW且小于8.5kW的电功率形成。优选地，第二钝化层3140可以通过采用7.7kW的电功率形成。缓冲层BL2中包含的氢的量小于第二钝化层3140中包含的氢的量。
第二钝化层3140可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，第二钝化层3140可以包括硅氧化物(SiOx)，并可以具有约的厚度。此外，第二钝化层3140可以包括具有彼此不同的材料的多个层。
参照图31，有机层3150形成在其上形成有第二钝化层3140的基底基板3110上。之后，接触孔CNT穿过缓冲层BL2、第一钝化层3130、第二钝化层3140和有机层3150形成。
有机层3150平坦化薄膜晶体管基板3100的上表面，从而可以防止由于下面的层中的台阶不连续引起的问题，诸如信号线的断开。有机层3150可以为包括有机材料的绝缘层。例如，有机层3150可以为滤色器层。当有机层3150为滤色器层时，该滤色器层可以为具有任何颜色的滤色器层，诸如红色、绿色、蓝色或白色。
像素电极PE可以电连接到漏极电极DE。像素电极PE可以通过接触孔CNT电连接到漏极电极DE。
参照图25，透明导电层形成在有机层3150上并被图案化以形成像素电极PE。
透明导电层可以包括透明导电材料，诸如铟锡氧化物(ITO)和铟锌氧化物(IZO)。像素电极PE可以通过接触孔CNT电连接到漏极电极DE。
由于缓冲层BL2如上所述采用相对低的电功率形成，所以可以最小化有源图案AP和源极金属图案的变差。此外，当缓冲层BL2包括硅氧化物(SiOx)并采用低的电功率形成时，可以产生H2SiOx。因此，可以增加缓冲层BL2中的氢的量。因此，氧可以提供到有源图案AP，从而可以在有源图案AP中增加载流子。
图32是示出根据本发明构思的示范性实施例的薄膜晶体管基板的平面图。图33是沿着图32的线V-V’剖取的截面图。
参照图32和图33，根据本发明构思的示范性实施例的薄膜晶体管基板4100包括栅极线GL、与栅极线GL交叉的数据线DL、作为开关元件的薄膜晶体管SW以及像素电极PE。薄膜晶体管SW可以电连接到栅极线GL和数据线DL。像素电极PE可以通过接触孔CNT电连接到薄膜晶体管SW。
根据本示范性实施例的薄膜晶体管基板4100与图9和图10的薄膜晶体管基板1100基本上相同，除了下缓冲层BL1之外，因此类似的附图标记用于类似的元件并将省略重复的说明。
下缓冲层BL1形成在栅极绝缘层4120上。下缓冲层BL1可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，下缓冲层BL1可以包括硅氧化物(SiOx)、铝氧化物(AlOx)、镓氧化物(GaOx)、钛氧化物(TiOx)、钽氧化物(TaOx)、锰氧化物(MnOx)、硅氮氧化物(SiON)、铝氮氧化物(AlON)和/或镓氮氧化物(GaON)。
下缓冲层BL1可以通过等离子体处理工艺形成。例如，下缓冲层BL1可以通过等离子体处理以大于0.5kW且小于1.5kW的电功率形成。优选地，下缓冲层BL1可以采用1.0kW的电功率形成。当下缓冲层BL1包括硅氧化物(SiOx)并通过采用低的电功率形成时，可以产生H2SiOx。因此，可以增加下缓冲层BL1中的氢的量。由于下缓冲层BL1采用相对低的电功率形成，所以可以最小化有源图案AP和源极金属图案的变差。此外，氧可以提供到有源图案AP，从而可以在有源图案AP中增加载流子。
有源图案AP形成在下缓冲层BL1上。有源图案AP包括氧化物半导体。例如，该氧化物半导体可以包括锌氧化物(ZnO)、锌锡氧化物(ZTO)、铟锌氧化物(IZO)、铟氧化物(InO)、钛氧化物(TiO)、铟镓锌氧化物(IGZO)、铟锌锡氧化物(IZTO)等。这些可以每个单独地使用或者以其组合的方式使用。优选地，该氧化物半导体可以包括IGZO。
源极金属图案形成在有源图案AP上。源极金属图案可以包括数据线DL、源极电极SE和漏极电极DE。数据线DL电连接到源极电极SE。例如，源极电极SE可以在第一方向D1上从数据线DL突出。数据线DL、源极电极SE和漏极电极DE可以设置在相同的层中。
缓冲层BL2形成在源极金属图案上。缓冲层BL2可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，缓冲层BL2可以包括硅氧化物(SiOx)、铝氧化物(AlOx)、镓氧化物(GaOx)、钛氧化物(TiOx)、钽氧化物(TaOx)、锰氧化物(MnOx)、硅氮氧化物(SiON)、铝氮氧化物(AlON)和/或镓氮氧化物(GaON)。
缓冲层BL2可以通过采用等离子体处理工艺形成。例如，缓冲层BL2可以通过等离子体处理采用大于0.5kW且小于1.5kW的电功率形成。优选地，缓冲层BL2可以采用1.0kW的电功率形成。当缓冲层BL2包括硅氧化物(SiOx)并采用低的电功率形成时，可以产生H2SiOx。因此，可以增加缓冲层BL2中的氢的量。由于缓冲层BL2采用相对低的电功率形成，所以可以最小化有源图案AP和源极金属图案的变差。此外，氧可以提供到有源图案AP，从而可以在有源图案AP中增加载流子。
缓冲层BL2可以包括第一子缓冲层SBL1、第二子缓冲层SBL2和第三子缓冲层SBL3。第一子缓冲层SBL1接触有源图案AP。作为示例，第一子缓冲层SBL1可以通过等离子体处理采用大于0.3kW且小于0.5kW的电功率形成。优选地，第一子缓冲层SBL1可以采用0.4kW的电功率形成。第二子缓冲层SBL2设置在第一子缓冲层SBL1上。第二子缓冲层SBL2可以通过等离子体处理采用大于0.6kW且小于0.8kW的电功率形成。优选地，第二子缓冲层SBL2可以采用0.7kW的电功率形成。第三子缓冲层SBL3接触第一钝化层4130。第三子缓冲层SBL3也可以通过等离子体处理形成，采用大于0.9kW且小于1.2kW的电功率。优选地，第三子缓冲层SBL3可以采用1.0kW的电功率形成。
第一子缓冲层SBL1中包含的氢的量大于第二子缓冲层SBL2中包含的氢的量。第二子缓冲层SBL2中包含的氢的量大于第三子缓冲层SBL3中包含的氢的量。第一子缓冲层SBL1、第二子缓冲层SBL2和第三子缓冲层SBL3可以每个包括相同的材料。
第一钝化层4130形成在第三子缓冲层SBL3上。第一钝化层4130可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，第一钝化层4130可以包括硅氧化物(SiOx)，并可以具有约的厚度。此外，第一钝化层4130可以包括具有彼此不同的材料的多个层。
第一钝化层4130可以采用等离子体处理工艺形成。例如，第一钝化层4130可以通过等离子体处理采用大于3.5kW且小于4.5kW的电功率形成。优选地，第一钝化层4130可以采用4.0kW的电功率形成。缓冲层BL2中包含的氢的量大于第一钝化层4130中包含的氢的量。
第二钝化层4140形成在第一钝化层4130上。第二钝化层4140可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，第二钝化层4140可以包括硅氧化物(SiOx)，并可以具有约的厚度。此外，第二钝化层4140可以包括具有彼此不同的材料的多个层。
第二钝化层4140可以采用等离子体处理工艺形成。例如，第二钝化层4140可以通过等离子体处理采用大于7.5kW且小于8.5kW的电功率形成。优选地，第二钝化层4140可以采用7.7kW的电功率形成。缓冲层BL2中包含的氢的量小于第二钝化层4140中包含的氢的量。
图34至图39是示出制造图33的薄膜晶体管基板的方法的截面图。
参照图34，栅极电极GE、栅极绝缘层4120和下缓冲层BL1形成在基底基板4110上。
栅极金属图案形成在基底基板4110上并被图案化以形成栅极线GL和栅极电极GE。栅极线GL电连接到栅极电极GE。
基底基板4110的示例可以包括玻璃基板、石英基板、硅基板、塑料基板等。
栅极金属层可以具有单层结构，该单层结构包括铜(Cu)、银(Ag)、铬(Cr)、钼(Mo)、铝(Al)、钛(Ti)、锰(Mn)或其任何混合物。此外，栅极金属层可以具有多层结构，该多层结构具有彼此不同的材料的多个层。例如，栅极金属层可以包括铜层和设置在铜层之上和/或之下的钛层。
栅极绝缘层4120形成在栅极线GL和栅极电极GE上。栅极绝缘层4120可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，栅极绝缘层4120包括硅氧化物(SiOx)。此外，栅极绝缘层4120可以包括具有彼此不同的材料的多个层。
下缓冲层BL1形成在栅极绝缘层4120上。下缓冲层BL1可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，下缓冲层BL1可以包括硅氧化物(SiOx)、铝氧化物(AlOx)、镓氧化物(GaOx)、钛氧化物(TiOx)、钽氧化物(TaOx)、锰氧化物(MnOx)、硅氮氧化物(SiON)、铝氮氧化物(AlON)和/或镓氮氧化物(GaON)。
下缓冲层BL1可以通过采用等离子体处理工艺形成。例如，下缓冲层BL1可以通过等离子体处理采用大于0.5kW且小于1.5kW的电功率形成。优选地，下缓冲层BL1可以采用1.0kW的电功率形成。当下缓冲层BL1包括硅氧化物(SiOx)并通过采用低的电功率形成时，可以产生H2SiOx。因此，可以增加下缓冲层BL1中的氢的量。由于下缓冲层BL1采用相对低的电功率形成，所以可以最小化有源图案AP和源极金属图案的变差。此外，氧可以提供到有源图案AP，从而可以在有源图案AP中增加载流子。
参照图35，有源图案AP、源极电极SE和漏极电极DE形成在下缓冲层BL1上。
有源图案AP形成在下缓冲层BL1上。有源图案AP包括氧化物半导体。例如，该氧化物半导体可以包括锌氧化物(ZnO)、锌锡氧化物(ZTO)、铟锌氧化物(IZO)、铟氧化物(InO)、钛氧化物(TiO)、铟镓锌氧化物(IGZO)、铟锌锡氧化物(IZTO)等。这些可以每个单独地使用或以任何组合的方式使用。优选地，该氧化物半导体可以包括IGZO。
源极金属图案形成在有源图案AP上。源极金属图案可以包括数据线DL、源极电极SE和漏极电极DE。数据线DL电连接到源极电极SE。例如，源极电极SE可以在第一方向D1上从数据线DL突出。数据线DL、源极电极SE和漏极电极DE可以设置在相同的层中。
参照图36，缓冲层BL2形成在源极电极SE和漏极电极DE上。缓冲层BL2可以包括第一子缓冲层SBL1、第二子缓冲层SBL2和第三子缓冲层SBL3。
缓冲层BL2可以通过采用等离子体处理工艺形成。例如，缓冲层BL2可以通过等离子体处理采用小于1.5kW的电功率形成。当缓冲层BL2包括硅氧化物(SiOx)并采用低的电功率形成时，可以产生H2SiOx。因此，可以增加缓冲层BL2中的氢的量。由于缓冲层BL2采用相对低的电功率形成，所以可以最小化有源图案AP和源极金属图案的变差。此外，氧可以提供到有源图案AP，从而可以在有源图案AP中增加载流子。
缓冲层BL2可以包括第一子缓冲层SBL1、第二子缓冲层SBL2和第三子缓冲层SBL3。第一子缓冲层SBL1接触有源图案AP。第一子缓冲层SBL1可以通过等离子体处理采用大于0.3kW且小于0.5kW的电功率形成。优选地，第一子缓冲层SBL1可以采用0.4kW的电功率形成。第二子缓冲层SBL2设置在第一子缓冲层SBL1上。第二子缓冲层SBL2可以通过等离子体处理采用大于0.6kW且小于0.8kW的电功率形成。优选地，第二子缓冲层SBL2可以采用0.7kW的电功率形成。第三子缓冲层SBL3接触第一钝化层4130。第三子缓冲层SBL3可以通过等离子体处理采用大于0.9kW且小于1.2kW的电功率形成。优选地，第三子缓冲层SBL3可以采用1.0kW的电功率形成。
第一子缓冲层SBL1中包含的氢的量大于第二子缓冲层SBL2中包含的氢的量。第二子缓冲层SBL2中包含的氢的量大于第三子缓冲层SBL3中包含的氢的量。第一子缓冲层SBL1、第二子缓冲层SBL2和第三子缓冲层SBL3可以包括相同的材料。
缓冲层BL2可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，缓冲层BL2可以包括硅氧化物(SiOx)、铝氧化物(AlOx)、镓氧化物(GaOx)、钛氧化物(TiOx)、钽氧化物(TaOx)、锰氧化物(MnOx)、硅氮氧化物(SiON)、铝氮氧化物(AlON)和/或镓氮氧化物(GaON)。
参照图37，第一钝化层4130形成在缓冲层BL2上。
第一钝化层4130可以采用等离子体处理工艺形成。在此工艺中，第一钝化层4130可以采用大于3.5kW且小于4.5kW的电功率形成。优选地，第一钝化层4130可以采用4.0kW的电功率形成。缓冲层BL2中包含的氢的量大于第一钝化层4130中包含的氢的量。
第一钝化层4130可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，第一钝化层4130可以包括硅氧化物(SiOx)，并可以具有约的厚度。此外，第一钝化层4130可以包括具有彼此不同的材料的多个层。
参照图38，第二钝化层4140形成在第一钝化层4130上。
第二钝化层4140可以采用等离子体处理工艺形成。作为一个示例，第二钝化层4140可以通过等离子体处理采用大于7.5kW且小于8.5kW的电功率形成。优选地，第二钝化层4140可以采用7.7kW的电功率形成。缓冲层BL2中包含的氢的量小于第二钝化层4140中包含的氢的量。
第二钝化层4140可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，第二钝化层4140可以包括硅氧化物(SiOx)，并可以具有约的厚度。此外，第二钝化层4140可以包括具有彼此不同的材料的多个层。
参照图39，有机层4150形成在第二钝化层4140上。之后，接触孔CNT穿过缓冲层BL2、第一钝化层4130、第二钝化层4140和有机层4150形成。
有机层4150平坦化薄膜晶体管基板4100的上表面，从而可以防止由于下面的层中的台阶不连续引起的问题，诸如信号线的断开。有机层4150可以为包括有机材料的绝缘层。例如，有机层4150可以为滤色器层。当有机层4150为滤色器层时，该滤色器层可以为具有任何颜色的滤色器层，诸如红色、绿色、蓝色或白色。
像素电极PE可以电连接到漏极电极DE。像素电极PE可以通过接触孔CNT电连接到漏极电极DE。
参照图33，透明导电层形成在有机层4150上并被图案化以形成像素电极PE。
透明导电层可以包括透明导电材料，诸如铟锡氧化物(ITO)和铟锌氧化物(IZO)。像素电极PE可以通过接触孔CNT电连接到漏极电极DE。
由于缓冲层BL2采用相对低的电功率形成，所以可以最小化有源图案AP和源极金属图案的变差。此外，当缓冲层BL2包括硅氧化物(SiOx)并采用低的电功率形成时，可以产生H2SiOx。因此，可以增加缓冲层BL2中的氢的量。因此，氧可以提供到有源图案AP，从而可以在有源图案AP中增加载流子。
图40是示出根据本发明构思的示范性实施例的薄膜晶体管基板的平面图。图41是沿着图40的线VI-VI’剖取的截面图。
参照图40和图41，根据本发明构思的示范性实施例的薄膜晶体管基板5100包括栅极线GL、与栅极线GL交叉的数据线DL、作为开关元件的薄膜晶体管SW以及像素电极PE。薄膜晶体管SW可以电连接到栅极线GL和数据线DL。像素电极PE可以通过接触孔CNT电连接到薄膜晶体管SW。
根据本示范性实施例的薄膜晶体管基板5100与图17和图18的薄膜晶体管基板2100基本上相同，除了下缓冲层BL之外，因此类似的附图标记用于类似的元件并将省略重复的说明。
下缓冲层BL形成在栅极绝缘层5120上。下缓冲层BL可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，下缓冲层BL可以包括硅氧化物(SiOx)、铝氧化物(AlOx)、镓氧化物(GaOx)、钛氧化物(TiOx)、钽氧化物(TaOx)、锰氧化物(MnOx)、硅氮氧化物(SiON)、铝氮氧化物(AlON)和/或镓氮氧化物(GaON)。
下缓冲层BL可以采用等离子体处理工艺形成。例如，下缓冲层BL可以通过等离子体处理采用大于0.5kW且小于1.5kW的电功率形成。优选地，下缓冲层BL可以采用1.0kW的电功率形成。当下缓冲层BL包括硅氧化物(SiOx)并采用低的电功率形成时，可以产生H2SiOx。因此，可以增加下缓冲层BL中的氢的量。由于下缓冲层BL采用相对低的电功率形成，所以可以最小化有源图案AP和源极金属图案的变差。此外，氧可以提供到有源图案AP，从而可以在有源图案AP中增加载流子。
有源图案AP形成在下缓冲层BL上。有源图案AP包括氧化物半导体。例如，该氧化物半导体可以包括锌氧化物(ZnO)、锌锡氧化物(ZTO)、铟锌氧化物(IZO)、铟氧化物(InO)、钛氧化物(TiO)、铟镓锌氧化物(IGZO)、铟锌锡氧化物(IZTO)等。这些可以单独使用或者以任何组合的方式使用。优选地，该氧化物半导体可以包括IGZO。
源极金属图案形成在有源图案AP上。源极金属图案可以包括数据线DL、源极电极SE和漏极电极DE。数据线DL电连接到源极电极SE。例如，源极电极SE可以在第一方向D1上从数据线DL突出。数据线DL、源极电极SE和漏极电极DE可以设置在相同的层中。
第一钝化层5130形成在源极金属图案上。第一钝化层5130可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，第一钝化层5130可以包括硅氧化物(SiOx)、铝氧化物(AlOx)、镓氧化物(GaOx)、钛氧化物(TiOx)、钽氧化物(TaOx)、锰氧化物(MnOx)、硅氮氧化物(SiON)、铝氮氧化物(AlON)和/或镓氮氧化物(GaON)。
第一钝化层5130可以采用等离子体处理工艺形成。第一钝化层5130可以包括第一子钝化层5131、第二子钝化层5132、第三子钝化层5133和第四子钝化层5134。
第一子钝化层5131、第二子钝化层5132和第三子钝化层5133可以每个通过等离子体处理采用小于1.5kW的电功率形成。当第一子钝化层5131、第二子钝化层5132和第三子钝化层5133包括硅氧化物(SiOx)并采用低的电功率形成时，可以产生H2SiOx。因此，可以增加第一子钝化层5131、第二子钝化层5132和第三子钝化层5133中的氢的量。由于第一子钝化层5131、第二子钝化层5132和第三子钝化层5133采用一个或多个相对低的电功率水平形成，所以可以最小化有源图案AP和源极金属图案的变差。此外，氧可以提供到有源图案AP，从而可以在有源图案AP中增加载流子。
第一子钝化层5131接触有源图案AP。第一子钝化层5131可以采用大于0.3kW且小于0.5kW的电功率形成。优选地，第一子钝化层5131可以采用0.4kW的电功率形成。第二子钝化层5132设置在第一子钝化层5131上。第二子钝化层5132可以采用大于0.6kW且小于0.8kW的电功率形成。优选地，第二子钝化层5132可以采用0.7kW的电功率形成。第三子钝化层5133设置在第二子钝化层5132上。第三子钝化层5133可以采用大于0.9kW且小于1.2kW的电功率形成。优选地，第三子钝化层5133可以采用1.0kW的电功率形成。第四子钝化层5134形成在第三子钝化层5133上并可以采用大于3.5kW且小于4.5kW的电功率形成。优选地，第四子钝化层5134可以采用4.0kW的电功率形成。
第一子钝化层5131中包含的氢的量大于第二子钝化层5132中包含的氢的量。第二子钝化层5132中包含的氢的量大于第三子钝化层5133中包含的氢的量。第三子钝化层5133中包含的氢的量大于第四子钝化层5134中包含的氢的量。
第一子钝化层5131、第二子钝化层5132、第三子钝化层5133和第四子钝化层5134可以都包括相同的材料。
第二钝化层5140形成在第一钝化层5130上。第二钝化层5140可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，第二钝化层5140可以包括硅氧化物(SiOx)，并可以具有约的厚度。此外，第二钝化层5140可以包括不同材料的多个层。
第二钝化层5140可以采用等离子体处理工艺形成。例如，第二钝化层5140可以通过等离子体处理采用大于7.5kW且小于8.5kW的电功率形成。优选地，第二钝化层5140可以采用7.7kW的电功率形成。第一钝化层5130中包含的氢的量小于第二钝化层5140中包含的氢的量。
图42至图46是示出制造图41的薄膜晶体管基板的方法的截面图。
参照图42，栅极电极GE、栅极绝缘层5120和下缓冲层BL形成在基底基板5110上。
栅极金属层形成在基底基板5110上并被图案化以形成栅极线GL和栅极电极GE。
基底基板5110的示例可以包括玻璃基板、石英基板、硅基板、塑料基板等。
栅极金属层可以具有单层结构，该单层结构包括铜(Cu)、银(Ag)、铬(Cr)、钼(Mo)、铝(Al)、钛(Ti)、锰(Mn)或其任何混合物。此外，栅极金属层可以具有多层结构，该多层结构具有材料彼此不同的多个层。例如，栅极金属层可以包括铜层和设置在铜层之上和/之下的钛层。
栅极绝缘层5120形成在栅极线GL和栅极电极GE上。栅极绝缘层5120可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，栅极绝缘层5120可以包括硅氧化物(SiOx)。此外，栅极绝缘层5120可以包括不同材料的多个层。
下缓冲层BL形成在栅极绝缘层5120上。下缓冲层BL可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，下缓冲层BL可以包括硅氧化物(SiOx)、铝氧化物(AlOx)、镓氧化物(GaOx)、钛氧化物(TiOx)、钽氧化物(TaOx)、锰氧化物(MnOx)、硅氮氧化物(SiON)、铝氮氧化物(AlON)和/或镓氮氧化物(GaON)。
下缓冲层BL可以采用等离子体处理工艺形成。例如，下缓冲层BL可以通过等离子体处理采用大于0.5kW且小于1.5kW的电功率形成。优选地，下缓冲层BL可以采用1.0kW的电功率形成。当下缓冲层BL包括硅氧化物(SiOx)并采用低的电功率形成时，可以产生H2SiOx。因此，可以增加下缓冲层BL中的氢的量。由于下缓冲层BL采用相对低的电功率形成，所以可以最小化有源图案AP和源极金属图案的变差。此外，氧可以提供到有源图案AP，从而可以在有源图案AP中增加载流子。
参照图43，有源图案AP、源极电极SE和漏极电极DE形成在下缓冲层BL上。
有源图案AP形成在下缓冲层BL上。有源图案AP包括氧化物半导体。例如，该氧化物半导体可以包括锌氧化物(ZnO)、锌锡氧化物(ZTO)、铟锌氧化物(IZO)、铟氧化物(InO)、钛氧化物(TiO)、铟镓锌氧化物(IGZO)、铟锌锡氧化物(IZTO)等。可以采用这些材料中的任何一种或任何组合。优选地，该氧化物半导体可以包括IGZO。
源极金属图案形成在有源图案AP上。源极金属图案可以包括数据线DL、源极电极SE和漏极电极DE。数据线DL电连接到源极电极SE。例如，源极电极SE可以在第一方向D1上从数据线DL突出。数据线DL、源极电极SE和漏极电极DE可以设置在相同的层中。
参照图44，第一钝化层5130形成在源极电极SE和漏极电极DE上。第一钝化层5130可以包括第一子钝化层5131、第二子钝化层5132、第三子钝化层5133和第四子钝化层5134。
第一子钝化层5131、第二子钝化层5132和第三子钝化层5133可以每个通过等离子体处理采用小于1.5kW的电功率形成。当第一子钝化层5131、第二子钝化层5132和第三子钝化层5133包括硅氧化物(SiOx)并采用低的电功率形成时，可以产生H2SiOx。因此，可以增加第一子钝化层5131、第二子钝化层5132和第三子钝化层5133中的氢的量。由于第一子钝化层5131、第二子钝化层5132和第三子钝化层5133采用相对低的电功率形成，所以可以最小化有源图案AP和源极金属图案的变差。此外，氧可以提供到有源图案AP，从而可以在有源图案AP中增加载流子。
第一子钝化层5131接触有源图案AP。第一子钝化层5131可以采用大于0.3kW且小于0.5kW的电功率形成。优选地，第一子钝化层5131可以采用0.4kW的电功率形成。第二子钝化层5132设置在第一子钝化层5131上。此外，第二子钝化层5132可以采用大于0.6kW且小于0.8kW的电功率形成。优选地，第二子钝化层5132可以采用0.7kW的电功率形成。第三子钝化层5133设置在第二子钝化层5132上，并可以采用大于0.9kW且小于1.2kW的电功率形成。优选地，第三子钝化层5133可以采用1.0kW的电功率形成。第四子钝化层5134可以设置在第三子钝化层5133上并采用大于3.5kW且小于4.5kW的电功率形成。优选地，第四子钝化层5134可以采用4.0kW的电功率形成。
第一子钝化层5131中包含的氢的量大于第二子钝化层5132中包含的氢的量。第二子钝化层5132中包含的氢的量大于第三子钝化层5133中包含的氢的量。第三子钝化层5133中包含的氢的量大于第四子钝化层5134中包含的氢的量。
第一子钝化层5131、第二子钝化层5132、第三子钝化层5133和第四子钝化层5134可以都包括相同的材料。
参照图45，第二钝化层5140形成在第一钝化层5130上。
第二钝化层5140可以采用等离子体处理工艺形成。例如，第二钝化层5140可以通过等离子体处理采用大于7.5kW且小于8.5kW的电功率形成。优选地，第二钝化层5140可以采用7.7kW的电功率形成。第一钝化层5130中包含的氢的量小于第二钝化层5140中包含的氢的量。
第二钝化层5140可以包括无机材料，诸如硅氧化物(SiOx)和/或硅氮化物(SiNx)。例如，第二钝化层5140包括硅氧化物(SiOx)，并可以具有约的厚度。此外，第二钝化层5140可以包括不同材料的多个层。
参照图46，有机层5150形成在其上形成有第二钝化层5140的基底基板5110上。之后，接触孔CNT穿过第一钝化层5130、第二钝化层5140和有机层5150形成。
有机层5150平坦化薄膜晶体管基板5100的上表面，从而可以防止由于下面的层中的台阶高度变化引起的问题，诸如信号线的断开。有机层5150可以为包括有机材料的绝缘层。例如，有机层5150可以为滤色器层。当有机层5150为滤色器层时，该滤色器层可以为具有任何颜色的滤色器层，诸如红色、绿色、蓝色或白色。
像素电极PE可以电连接到漏极电极DE。像素电极PE可以通过接触孔CNT电连接到漏极电极DE。
参照图41，透明导电层形成在有机层5150上并被图案化以形成像素电极PE。
透明导电层可以包括透明导电材料，诸如铟锡氧化物(ITO)和/或铟锌氧化物(IZO)。像素电极PE可以通过接触孔CNT电连接到漏极电极DE。
由于第一子钝化层5131、第二子钝化层5132和第三子钝化层5133通过采用相对低的电功率的等离子体处理形成，所以可以最小化有源图案AP和源极金属图案的变差。此外，当第一子钝化层5131、第二子钝化层5132和第三子钝化层5133包括硅氧化物(SiOx)并采用低的电功率形成时，可以产生H2SiOx。因此，可以增加第一子钝化层5131、第二子钝化层5132和第三子钝化层5133中的氢的量。因此，氧可以提供到有源图案AP，从而可以在有源图案AP中增加载流子。
根据本示范性实施例，缓冲层通过采用相对低的电功率的等离子体处理形成，从而可以最小化有源图案和源极金属图案的变差。此外，当缓冲层包括硅氧化物(SiOx)并采用低的电功率形成时，可以产生H2SiOx。因此，可以增加缓冲层中的氢的量。因此，氧可以提供到有源图案，从而可以在有源图案中增加载流子。
此外，根据本发明构思的示范性实施例的薄膜晶体管基板还包括设置在栅极绝缘层和有源图案之间的下缓冲层。下缓冲层向有源图案提供氧，从而载流子数量可以在有源图案中增加。
以上是对本发明的说明而不应被解释为对其进行限制。尽管已经描述了本发明的几个示范性实施例，但是本领域技术人员将容易理解，许多变形在示范性实施例中是可以的，而在本质上没有脱离本发明的新颖教导和优点。因此，所有这样的修改旨在被包括在本发明的如权利要求书中所限定的范围内。在权利要求中，手段加功能的条款旨在涵盖这里描述的执行所述功能的结构以及结构等同物和等同的结构。因此，将理解，以上是对本发明的说明，而不应被解释为限于所公开的特定示范性实施例，并且对所公开的示范性实施例的修改以及其它示范性实施例旨在被包括在权利要求的范围内。此外，公开的或另外地理解的各种实施例的不同特征可以以任何方式混合和匹配以在本发明的范围内产生另一些实施例。本发明构思由权利要求书限定，权利要求的等同物被包括在其中。

Claims (10)

1.一种薄膜晶体管基板，包括：
栅极电极，设置在基底基板上；
有源图案，与所述栅极电极交叠；
源极金属图案，包括设置在所述有源图案上的源极电极和设置在所述有源图案上的与所述源极电极间隔开的漏极电极两者；
缓冲层，设置在所述源极金属图案上并接触所述有源图案；
第一钝化层，设置在所述缓冲层上；以及
第二钝化层，设置在所述第一钝化层上，
其中所述缓冲层中的氢的密度大于所述第一钝化层中的氢的密度且小于所述第二钝化层中的氢的密度。
2.如权利要求1所述的薄膜晶体管基板，其中所述缓冲层包括：
第一子缓冲层，接触所述有源图案；
第二子缓冲层，设置在所述第一子缓冲层上；以及
第三子缓冲层，设置在所述第二子缓冲层上并接触所述第一钝化层。
3.如权利要求2所述的薄膜晶体管基板，其中所述第一子缓冲层中的氢的密度大于所述第二子缓冲层中的氢的密度，并且所述第二子缓冲层中的氢的密度大于所述第三子缓冲层中的氢的密度。
4.如权利要求1所述的薄膜晶体管基板，还包括：
绝缘层，设置在所述栅极电极上；以及
下缓冲层，设置在所述绝缘层和所述有源图案之间。
5.如权利要求4所述的薄膜晶体管基板，其中所述下缓冲层中的氢的密度大于所述第一钝化层中的氢的密度。
6.一种制造薄膜晶体管基板的方法，该方法包括：
在基底基板上形成栅极电极；
在所述栅极电极上形成绝缘层；
在所述绝缘层上形成有源图案；
在所述有源图案上形成源极金属图案，所述源极金属图案包括在所述有源图案上的源极电极和与所述源极电极分隔开的漏极电极；
在所述源极金属图案上形成缓冲层；
在所述缓冲层上形成第一钝化层；以及
在所述第一钝化层上形成第二钝化层，
其中所述形成缓冲层包括进行采用第一电功率的等离子体处理，
其中所述形成第一钝化层包括进行采用高于所述第一电功率的第二电功率的等离子体处理，并且
其中所述形成第二钝化层包括进行采用高于所述第二电功率的第三电功率的等离子体处理。
7.如权利要求6所述的方法，其中所述第一电功率大于0.5kW且小于1.5kW，所述第二电功率大于3.5kW且小于4.5kW，并且所述第三电功率大于7.5kW且小于8.5kW。
8.如权利要求6所述的方法，
其中所述形成缓冲层还包括：
在所述有源图案上形成第一子缓冲层；
在所述第一子缓冲层上形成第二子缓冲层；以及
在所述第二子缓冲层上形成第三子缓冲层，并且
其中所述形成第一钝化层还包括形成所述第一钝化层从而接触所述第三子缓冲层。
9.如权利要求8所述的方法，
其中所述形成第三子缓冲层包括进行采用所述第一电功率的等离子体处理，
其中所述形成第二子缓冲层包括进行采用低于所述第一电功率的第四电功率的等离子体处理，并且
其中所述形成第一子缓冲层包括进行采用低于所述第四电功率的第五电功率的等离子体处理。
10.如权利要求8所述的方法，其中所述第一子缓冲层中的氢的密度大于所述第二子缓冲层中的氢的密度，并且所述第二子缓冲层中的氢的密度大于所述第三子缓冲层中的氢的密度。
CN201510883961.6A 2014-12-05 2015-12-04 薄膜晶体管基板及其制造方法 Active CN105679832B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2014-0174127 2014-12-05
KR1020140174127A KR102279884B1 (ko) 2014-12-05 2014-12-05 박막 트랜지스터 기판 및 그 제조 방법

Publications (2)

Publication Number Publication Date
CN105679832A true CN105679832A (zh) 2016-06-15
CN105679832B CN105679832B (zh) 2021-07-06

Family

ID=54782583

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510883961.6A Active CN105679832B (zh) 2014-12-05 2015-12-04 薄膜晶体管基板及其制造方法

Country Status (4)

Country Link
US (1) US9660099B2 (zh)
EP (1) EP3038159A3 (zh)
KR (1) KR102279884B1 (zh)
CN (1) CN105679832B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107978560A (zh) * 2017-11-21 2018-05-01 深圳市华星光电半导体显示技术有限公司 背沟道蚀刻型tft基板及其制作方法

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5627085A (en) * 1994-07-08 1997-05-06 Sony Corporation Method for hydrogenating a polycrystal silicon layer of a thin film transistor
CN1956225A (zh) * 2005-10-28 2007-05-02 三星电子株式会社 薄膜晶体管及其制造方法、具有薄膜晶体管的液晶显示面板及电发光显示面板
US20100283049A1 (en) * 2007-12-04 2010-11-11 Canon Kabushiki Kaisha Oxide semiconductor device including insulating layer and display apparatus using the same
US20110127518A1 (en) * 2009-12-02 2011-06-02 Samsung Electronics Co., Ltd. Transistor, method of manufacturing the transistor and electronic device including the transistor
CN102265405A (zh) * 2008-12-24 2011-11-30 3M创新有限公司 金属氧化物半导体薄膜晶体管中的稳定性增强
WO2012086513A1 (ja) * 2010-12-20 2012-06-28 シャープ株式会社 半導体装置および表示装置
CN103119197A (zh) * 2010-08-31 2013-05-22 株式会社岛津制作所 非晶质氮化硅膜及其制造方法
CN103236441A (zh) * 2013-04-22 2013-08-07 深圳市华星光电技术有限公司 开关管及其制备方法、显示面板
CN203423187U (zh) * 2013-04-10 2014-02-05 合肥京东方光电科技有限公司 薄膜晶体管、阵列基板以及显示装置
WO2014034874A1 (ja) * 2012-08-31 2014-03-06 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
US20140175430A1 (en) * 2012-12-21 2014-06-26 Beijing Boe Optoelecronics Technology Co., Ltd. Thin film transistor and manufacturing method thereof, array substrate, and display device
CN104037087A (zh) * 2008-07-16 2014-09-10 希百特股份有限公司 在衬底上制造半导体器件的方法以及半导体器件
CN104124280A (zh) * 2009-03-13 2014-10-29 株式会社半导体能源研究所 半导体装置及其制造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5831283A (en) * 1995-11-30 1998-11-03 International Business Machines Corporation Passivation of copper with ammonia-free silicon nitride and application to TFT/LCD
TW517260B (en) * 1999-05-15 2003-01-11 Semiconductor Energy Lab Semiconductor device and method for its fabrication
US6833883B2 (en) * 2001-02-13 2004-12-21 Lg. Philips Lcd Co., Ltd. Array substrate for reflective and transflective liquid crystal display devices and manufacturing method for the same
JP3501793B2 (ja) * 2001-05-16 2004-03-02 Ｎｅｃ液晶テクノロジー株式会社 薄膜トランジスタ及びその製造方法
KR100560792B1 (ko) 2004-03-23 2006-03-13 삼성에스디아이 주식회사 전면 발광 구조를 갖는 유기 전계 발광 표시 장치 및 이의제조방법
US8513677B2 (en) * 2006-03-16 2013-08-20 Samsung Display Co., Ltd. Display device having an aluminum complex oxide on metal layer for improving corrosion resistance
JP5552753B2 (ja) * 2008-10-08 2014-07-16 ソニー株式会社 薄膜トランジスタおよび表示装置
KR101511076B1 (ko) 2009-12-08 2015-04-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101753802B1 (ko) * 2010-09-20 2017-07-04 엘지디스플레이 주식회사 터치 스크린이 내장된 액정 표시장치와 이의 제조방법
KR20120122518A (ko) 2011-04-29 2012-11-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
CN203085533U (zh) 2012-10-26 2013-07-24 京东方科技集团股份有限公司 阵列基板和显示装置
KR102017204B1 (ko) 2012-11-01 2019-09-03 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
EP2738815B1 (en) * 2012-11-30 2016-02-10 Samsung Electronics Co., Ltd Semiconductor materials, transistors including the same, and electronic devices including transistors
WO2014192210A1 (ja) * 2013-05-29 2014-12-04 パナソニック株式会社 薄膜トランジスタ装置とその製造方法、および表示装置
JP2015015440A (ja) * 2013-07-08 2015-01-22 ソニー株式会社 半導体装置およびその製造方法、並びに表示装置および電子機器
KR102112283B1 (ko) * 2013-08-20 2020-05-19 삼성디스플레이 주식회사 박막 트랜지스터를 포함하는 표시 기판 및 이의 제조 방법
JP6104775B2 (ja) * 2013-09-24 2017-03-29 株式会社東芝 薄膜トランジスタ及びその製造方法
KR102253966B1 (ko) * 2013-12-09 2021-05-18 엘지디스플레이 주식회사 유기전계 발광표시장치, 이의 제조방법 및 검사방법
JP6330220B2 (ja) * 2014-03-27 2018-05-30 株式会社Ｊｏｌｅｄ 表示装置、電子機器および基板
CN105390503B (zh) * 2014-08-29 2018-12-28 乐金显示有限公司 薄膜晶体管基板及使用薄膜晶体管基板的显示装置
KR102236460B1 (ko) * 2014-10-31 2021-04-06 엘지디스플레이 주식회사 인셀 터치 액정 표시 장치와 이의 제조 방법, 박막트랜지스터 어레이 기판의 제조 방법 및 컬러필터 어레이 기판의 제조 방법
TWI598670B (zh) * 2014-11-25 2017-09-11 友達光電股份有限公司 顯示面板之畫素結構

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5627085A (en) * 1994-07-08 1997-05-06 Sony Corporation Method for hydrogenating a polycrystal silicon layer of a thin film transistor
CN1956225A (zh) * 2005-10-28 2007-05-02 三星电子株式会社 薄膜晶体管及其制造方法、具有薄膜晶体管的液晶显示面板及电发光显示面板
US20100283049A1 (en) * 2007-12-04 2010-11-11 Canon Kabushiki Kaisha Oxide semiconductor device including insulating layer and display apparatus using the same
CN104037087A (zh) * 2008-07-16 2014-09-10 希百特股份有限公司 在衬底上制造半导体器件的方法以及半导体器件
CN102265405A (zh) * 2008-12-24 2011-11-30 3M创新有限公司 金属氧化物半导体薄膜晶体管中的稳定性增强
CN104124280A (zh) * 2009-03-13 2014-10-29 株式会社半导体能源研究所 半导体装置及其制造方法
US20110127518A1 (en) * 2009-12-02 2011-06-02 Samsung Electronics Co., Ltd. Transistor, method of manufacturing the transistor and electronic device including the transistor
CN103119197A (zh) * 2010-08-31 2013-05-22 株式会社岛津制作所 非晶质氮化硅膜及其制造方法
WO2012086513A1 (ja) * 2010-12-20 2012-06-28 シャープ株式会社 半導体装置および表示装置
WO2014034874A1 (ja) * 2012-08-31 2014-03-06 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
US20140175430A1 (en) * 2012-12-21 2014-06-26 Beijing Boe Optoelecronics Technology Co., Ltd. Thin film transistor and manufacturing method thereof, array substrate, and display device
CN203423187U (zh) * 2013-04-10 2014-02-05 合肥京东方光电科技有限公司 薄膜晶体管、阵列基板以及显示装置
CN103236441A (zh) * 2013-04-22 2013-08-07 深圳市华星光电技术有限公司 开关管及其制备方法、显示面板

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107978560A (zh) * 2017-11-21 2018-05-01 深圳市华星光电半导体显示技术有限公司 背沟道蚀刻型tft基板及其制作方法
CN107978560B (zh) * 2017-11-21 2019-12-03 深圳市华星光电半导体显示技术有限公司 背沟道蚀刻型tft基板及其制作方法

Also Published As

Publication number Publication date
KR102279884B1 (ko) 2021-07-22
US9660099B2 (en) 2017-05-23
US20170117415A1 (en) 2017-04-27
EP3038159A3 (en) 2016-10-05
CN105679832B (zh) 2021-07-06
KR20160069063A (ko) 2016-06-16
EP3038159A2 (en) 2016-06-29

Similar Documents

Publication Publication Date Title
CN107689345B (zh) Tft基板及其制作方法与oled面板及其制作方法
CN104078424B (zh) 低温多晶硅tft阵列基板及其制备方法、显示装置
CN106537567B (zh) 晶体管、显示装置和电子设备
CN104900654B (zh) 双栅极氧化物半导体tft基板的制作方法及其结构
JP6004308B2 (ja) 薄膜デバイス
CN103730510B (zh) 一种薄膜晶体管及其制备方法、阵列基板、显示装置
US9184181B2 (en) Display substrate including a thin film transistor and method of manufacturing the same
CN104218094B (zh) 一种薄膜晶体管、显示基板及显示装置
US9991319B2 (en) Thin film transistor, method of manufacturing the thin film transistor and flat panel display having the thin film transistor
TW201123451A (en) Semiconductor device and manufacturing method thereof
KR20140010100A (ko) 오프셋 전극 ｔｆｔ 구조
CN106847837B (zh) 一种互补型薄膜晶体管及其制作方法和阵列基板
CN103872093A (zh) 有机发光显示面板及其制作方法
TWI497689B (zh) 半導體元件及其製造方法
CN107910302A (zh) 阵列基板及其制造方法和显示装置
US9236455B2 (en) Thin film transistor substrate and method of manufacturing the same
CN105070766A (zh) 一种薄膜晶体管及其制备方法、阵列基板、显示装置
CN103972423B (zh) 一种oled发光器件及其制备方法、显示装置
CN104465670B (zh) 一种阵列基板及其制作方法、显示装置
CN104362157B (zh) 一种阵列基板及其制作方法、显示装置
CN204927297U (zh) 一种薄膜晶体管及阵列基板、显示装置
KR20090070887A (ko) 박막 트랜지스터 및 제조방법 및 그를 구비하는평판표시장치
CN105679832A (zh) 薄膜晶体管基板及其制造方法
KR100647631B1 (ko) 박막 트랜지스터를 구비한 기판의 제조방법 및 상기방법을 이용한 평판 디스플레이 장치의 제조방법
US20150069401A1 (en) Thin film transistor substrate and method of manufacturing the thin film transistor substrate

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant