CN105659710A - 布线基板以及使用该布线基板的安装结构体 - Google Patents

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Abstract

本发明的课题在于提供一种电可靠性优异的布线基板以及使用了该布线基板的安装结构体。为此，本发明的一个方式中的布线基板(3)具备绝缘层(7)和配置在绝缘层(7)上的框体(6)，框体(6)具有贯通孔(P)，绝缘层(7)在框体(6)侧的一个主面具有凹部(33)，在俯视时，凹部(33)具有位于贯通孔(P)的第1部分(34)、和位于框体(6)且与第1部分(34)连续的第2部分(35)，在第2部分(35)中的框体(6)与绝缘层(7)之间具有空隙(36)。结果，能够得到电可靠性优异的布线基板(3)。

Description

布线基板以及使用该布线基板的安装结构体
技术领域
本发明涉及用于电子设备(例如各种视听设备、家电设备、通信设备、计算机设备及其外围设备)的布线基板以及使用了该布线基板的安装结构体。
背景技术
以往，将电子部件安装于布线基板而形成的安装结构体被用于电子设备。
例如，在专利文献1中，记载了一种布线基板，其具备树脂绝缘层(绝缘层)以及配置在绝缘层上并且具有沿着厚度方向的贯通孔的加强件(框体)。此外，在专利文献1中，记载了一种安装结构体，其具备前述的布线基板、在贯通孔内配置在绝缘层上的芯片部件(电子部件)、和配置在电子部件与绝缘层的一个主面上的底部填充材料(树脂构件)。
在先技术文献
专利文献
专利文献1：JP特开2010-283043号公报
发明内容
发明要解决的课题
另外，若在电子部件的安装时、使用时热施加于安装结构体，则由于绝缘层与框体之间的热膨胀率的差异，应力施加于绝缘层与框体之间，有时绝缘层与框体发生剥离。在此，在绝缘层与框体之间形成了多个导电层的情况下，在发生了剥离的部位容易发生离子迁移。结果，导电层彼此变得容易短路，布线基板的电可靠性下降。
本发明的目的在于提供一种电可靠性优异的布线基板以及使用了该布线基板的安装结构体。
用于解决课题的手段
本发明的布线基板的特征在于，具备绝缘层和配置在该绝缘层上的框体，该框体具有贯通孔，所述绝缘层在所述框体侧的一个主面具有凹部，在俯视时，所述凹部具有位于所述贯通孔的第1部分、和位于所述框体且与所述第1部分连续的第2部分，在该第2部分中的所述框体与所述绝缘层之间具有空隙。
本发明的安装结构体的特征在于，具备：前述的布线基板；配置在所述贯通孔内的所述绝缘层上的电子部件；和配置于所述第1部分且一部分进入到所述空隙中的树脂构件。
发明效果
根据本发明的布线基板，由于在第2部分中的框体与绝缘层之间具有空隙，因此树脂构件进入到该空隙中，从而能够降低框体与绝缘层的剥离，能够得到电可靠性优异的布线基板。
根据本发明的安装结构体，由于具备前述的布线基板，并且树脂构件的一部分进入到框体与绝缘层之间的空隙中，因此能够得到电可靠性优异的安装结构体。
附图说明
图1是将本发明的一实施方式中的安装结构体沿厚度方向切断后的剖面图。
图2是图1的布线基板的俯视图。
图3(a)是图1的R1部分的放大图，(b)是图3(a)的R3部分的放大图。
图4是图1的R2部分的放大图。
图5(a)至(c)是说明图1所示的安装结构体的制造工序的剖面图，(d)是图5(c)的浆料的部分放大图。
图6(a)是说明图1所示的安装结构体的制造工序的剖面图，(b)是图6(a)的粉末层的部分放大图，(c)是说明图1所示的安装结构体的制造工序的剖面图，(d)是图6(c)的无机绝缘层的部分放大图。
图7(a)是说明图1所示的安装结构体的制造工序的剖面图，(b)是图7(a)的无机绝缘层的部分放大图。
图8(a)是说明图1所示的安装结构体的制造工序的剖面图，(b)是图8(a)的无机绝缘层的部分放大图。
图9(a)以及(b)是说明图1所示的安装结构体的制造工序的剖面图。
图10(a)以及(b)是说明图1所示的安装结构体的制造工序的剖面图。
图11(a)是说明图1所示的安装结构体的制造工序的剖面图，(b)是图11(a)的R4部分的放大图。
图12(a)是说明图1所示的安装结构体的制造工序的剖面图，(b)是图12(a)的R5部分的放大图。
具体实施方式
以下，参照附图来详细说明具备本发明的一实施方式所涉及的布线基板的安装结构体。
图1所示的安装结构体1例如用于各种视听设备、家电设备、通信设备、计算机装置或其外围设备等电子设备。该安装结构体1包含电子部件2、和安装了电子部件2的布线基板3。
电子部件2例如是IC、LSI、CCD或者CMOS等半导体元件、SAW器件或MEMS器件等。该电子部件2经由焊锡等导电材料所构成的凸点4而倒装芯片安装于布线基板3。
布线基板3具有基板5、和配置在基板5上并具有沿厚度方向(Z方向)贯通的贯通孔P的框体6。该布线基板3被安装于母板等外部电路基板(未图示)。
基板5具有从外部电路基板向电子部件2提供用于对电子部件2进行驱动或者控制的电源、信号的功能。该基板5具备：多个绝缘层7；多个导电层8，其配置于绝缘层7的两主面的每一个，并在绝缘层7的厚度方向或主面方向(XY平面方向)上彼此分离；和多个通路导体(viaconductor)9，其在厚度方向上贯通绝缘层7，并与导电层8电连接。在绝缘层7的内部不配置导电层8。通路导体9将隔着绝缘层7在厚度方向上分离的2个导电层8电连接。在本实施方式中，基板5是不具有芯基板的无芯基板，绝缘层7是2层，导电层8是3层。另外，绝缘层7以及导电层8是几层都可以。框体6构成为具有沿着绝缘层7的厚度方向的贯通孔P。
绝缘层7作为在厚度方向或主面方向上分离的导电层8彼此间的绝缘构件、在主面方向上分离的通路导体9彼此间的绝缘构件而发挥作用。该绝缘层7具有：第1树脂层10；无机绝缘层11，其配置于第1树脂层10的与电子部件2相反的一侧；和第2树脂层12，其配置于无机绝缘层11的与第1树脂层10相反的一侧。
第1树脂层10作为用于与其他绝缘层7或框体6进行粘接的粘接构件而发挥作用。如图3(a)所示，第1树脂层10包含第1树脂13和分散在第1树脂13中的多个第1填料粒子14。第1树脂层10的厚度例如为3μm以上且30μm以下。第1树脂层10的杨氏模量例如为0.2GPa以上且20GPa以下。第1树脂层10向各方向的热膨胀率例如为20ppm/℃以上且50ppm/℃以下。
另外，第1树脂层10的杨氏模量可以使用MTS社制纳米压痕仪XP，通过遵从ISO14577-1：2002的方法来测量。此外，第1树脂层10的热膨胀率可以使用市售的TMA(Thermo-MechanicalAnalysis)装置，通过遵从JISK7197-1991的测量方法来测量。以下，各构件的杨氏模量以及热膨胀率与第1树脂层10同样地测量。
第1树脂13是第1树脂层10的主要部分，作为粘接构件而发挥作用。该第1树脂层13例如由环氧树脂、双马来酰亚胺三嗪树脂、氰酸酯树脂或聚酰亚胺树脂等树脂材料构成，其中尤其期望由环氧树脂构成。
第1填料粒子14使第1树脂层10成为低热膨胀率并且高刚性。第1填料粒子14例如由氧化硅、氧化铝、氮化铝、氢氧化铝或碳酸钙等无机绝缘材料构成，其中尤其期望由氧化硅构成。第1填料粒子14的粒径例如为0.5μm以上且5μm以下。第1树脂层10中的第1填料粒子14的含有比例例如为3体积％以上且60体积％以下。
另外，第1填料粒子14的粒径能够通过在布线基板3的沿厚度方向的剖面上计算各粒子的粒径来测量。此外，第1树脂层10中的第1填料粒子14的含有比例能够通过将在布线基板3的沿厚度方向的剖面上在第1树脂层10中第1填料粒子14所占的面积比例视为含有比例(体积％)来测量。以下，各粒子的粒径以及含有比例可以与第1填料粒子14同样地测量。
无机绝缘层11与第1树脂层10以及第2树脂层12相比杨氏模量较大、并且热膨胀率较小，因此用于降低电子部件2与布线基板3的热膨胀率之差。由此，在电子部件2的安装时或工作时热施加于安装结构体1时，能够抑制因电子部件2与布线基板3的热膨胀率的差异而引起的翘曲。因此，能够抑制由于该翘曲而引起的电子部件2与布线基板3的连接部的破坏，能够提高电子部件2与布线基板3的连接可靠性。
如图3(a)以及(b)所示，无机绝缘层11包含一部分彼此连接的多个无机绝缘粒子15、和配置于无机绝缘粒子15彼此的间隙16的一部分的树脂部17。此外，无机绝缘层11通过无机绝缘粒子15彼此相互连接而形成了三维网状结构的多孔质体。多个无机绝缘粒子15彼此的连接部呈缩窄状，形成了颈状结构。无机绝缘层11的厚度例如为3μm以上且30μm以下。无机绝缘层11的杨氏模量例如为10GPa以上且50GPa以下。此外，无机绝缘层11向各方向的热膨胀率例如为0ppm/℃以上且10ppm/℃以下。
多个无机绝缘粒子15由于一部分彼此连接从而彼此相互约束而不流动，因此用于提高无机绝缘层11的杨氏模量并且降低各方向的热膨胀率。该无机绝缘粒子15包含：一部分彼此连接的多个第1无机绝缘粒子18；和平均粒径大于第1无机绝缘粒子18，一部分与第1无机绝缘粒子18连接，并且将第1无机绝缘粒子18夹在中间而彼此分离的多个第2无机绝缘粒子19。
第1无机绝缘粒子18在无机绝缘层11中作为连接构件而发挥作用。此外，第1无机绝缘粒子18由于粒径小而如后所述牢固地连接，因此能够使无机绝缘层11成为低热膨胀率并且高杨氏模量。该第1无机绝缘粒子18例如由氧化硅、氧化锆、氧化铝、氧化硼、氧化镁或氧化钙等无机绝缘材料构成，其中从低热膨胀率并且低介电损耗角正切的观点出发，尤其期望由氧化硅构成。为了降低因晶体结构而引起的热膨胀率的各向异性，该氧化硅期望为非晶(非晶质)状态。第1无机绝缘粒子18中的氧化硅的含有比例例如为99.9质量％以上且100质量％以下。第1无机绝缘粒子18例如为球状。第1无机绝缘粒子18的粒径例如为3nm以上且110nm以下。
关于第2无机绝缘粒子19，其粒径大于第1无机绝缘粒子18，因此用于抑制在无机绝缘层11产生的裂纹的延伸。第2无机绝缘粒子19例如具有与第1无机绝缘粒子18同样的材料、特性。第2无机绝缘粒子19例如为球状。第2无机绝缘粒子19的粒径例如为0.5μm以上且5μm以下。
无机绝缘层11具有间隙16，该间隙16为开气孔，在无机绝缘层11的一个主面以及另一个主面具有开口。此外，由于一部分彼此连接的多个无机绝缘粒子15形成了多孔质体，因此间隙16的至少一部分在无机绝缘层11的沿厚度方向的剖面上，被无机绝缘粒子15包围。
树脂部17由比无机绝缘材料更容易发生弹性变形的树脂材料构成，因此用于降低施加于无机绝缘层11的应力，抑制无机绝缘层11中的裂纹的产生。本实施方式的树脂部17是构成进入到间隙16中的第1树脂层10的第1树脂13的一部分。结果，能够提高无机绝缘层11与第1树脂层10的粘接强度。
关于第2树脂层12，其厚度以及杨氏模量小于第1树脂层10，因此具有缓和无机绝缘层11与导电层8之间的热应力的功能。第2树脂层12的厚度例如为0.1μm以上且5μm以下。第2树脂层12的杨氏模量例如为0.05GPa以上且5GPa以下。第2树脂层12向各方向的热膨胀率例如为20ppm/℃以上且100ppm/℃以下。
如图3(a)所示，第2树脂层12包含第2树脂20以及分散在第2树脂20中的多个第2填料粒子21。第2树脂层12中的第2填料粒子21的含有比例例如为0.05体积％以上且10体积％以下。
第2树脂20例如具有与第1树脂13同样的材料、特性。第2填料粒子21例如具有与第1填料粒子14同样的材料、特性。第2填料粒子21例如为球状，第2填料粒子21的粒径例如为0.05μm以上且0.7μm以下。
导电层8作为接地用布线、电力供给用布线或信号用布线等布线而发挥作用。导电层8例如由铜、银、金、铝、镍或铬等导电材料构成。导电层8的厚度例如为3μm以上且20μm以下。导电层8向各方向的热膨胀率例如为14ppm/℃以上且18ppm/℃以下。此外，导电层8的杨氏模量例如为70GPa以上且150GPa以下。
在此，如图1所示，为了方便起见，将多个绝缘层7之中的配置于电子部件2侧的最外层的绝缘层7设为第1绝缘层22。
导电层8包含在第1绝缘层22的电子部件2侧的一个主面上在框体6的贯通孔P内露出的多个焊盘(pad)23、和配置在第1绝缘层22的一个主面与框体6之间或配置于多个绝缘层7之中的第1绝缘层22以外的绝缘层7的两主面的连接导体24。
焊盘23作为经由凸点4与电子部件2电连接的端子而发挥作用。焊盘23期望由镍构成。结果，由于焊盘23的镍与凸点4的焊锡难以形成脆弱的金属间化合物，因此能够提高焊盘23与凸点4的连接强度。在多个焊盘23的每一个，电连接有通路导体9。焊盘23例如为圆板状。焊盘23的宽度(直径)例如为30μm以上且150μm以下。另外，在将电子部件2安装于布线基板3之前，也可以在焊盘23的表面，形成由金构成的镀覆膜。在将电子部件2安装于布线基板3时，由于镀覆膜的金扩散到凸点4内，因此镀覆膜消失。
连接导体24具有将沿着厚度方向或平面方向彼此分离的通路导体9彼此电连接的功能。连接导体24例如由与焊盘23不同的导电材料构成。连接导体24期望由铜构成。结果，能够提高连接导体24的导电率，并能够提高连接导体24中的信号传输特性。连接导体24例如包含通路导体9所电连接的圆板状的多个连接盘(land)、和将多个连接盘彼此相互连接的细长形状的多个布线导体。
通路导体9与导电层8一起作为布线而发挥作用。通路导体9例如具有与导电层8同样的材料、特性。通路导体9配置在沿厚度方向贯通绝缘层7的过孔V内。本实施方式的通路导体9被填充在过孔V内。过孔V呈从与电子部件2相反的一侧朝向电子部件2侧宽度变小的锥形状。通路导体9的电子部件2侧的端部的宽度(直径)例如为10μm以上且100μm以下。通路导体9的与电子部件2相反一侧的端部的宽度(直径)例如为12μm以上且120μm以下。
框体6由于刚性高于基板5，因此作为通过粘接于基板5的一个主面来抑制基板5的翘曲的加强构件而发挥作用。此外，在框体6的与基板5相反一侧的一个主面，对安装部件(未图示)进行安装。安装部件与电子部件2以及布线基板3一起构成安装结构体1。安装部件例如具有与电子部件2同样的构成。
框体6包含粘接于基板5的一个主面的芯基板25、和配置于芯基板25的与基板5相反一侧的堆积层(builduplayer)26。框体6的贯通孔P由芯基板25的贯通孔与堆积层26的贯通孔连通而构成。
芯基板25用于提高基板5的刚性。该芯基板25包含基体27、配置于沿厚度方向贯通了基体27的通孔内的筒状的通孔导体28、和被通孔导体28包围的柱状的绝缘体29。基体27例如包含环氧树脂等树脂、被树脂包覆的玻璃布等基材、和分散在树脂中的由氧化硅等构成的填料粒子。通孔导体28与基板5的导电层8电连接，例如具有与导电层8同样的材料、特性。绝缘体29例如包含环氧树脂等树脂。
堆积层26具有与基板5同样的构成，并且配置在芯基板25的与基板5相反的一侧。结果，在热施加于布线基板3时，由于施加于芯基板25与堆积层26之间的热应力和施加于芯基板25与基板5之间的热应力向相反方向作用，因此能够抑制布线基板3的翘曲。堆积层26与基板5同样地，包含绝缘层7、导电层8以及通路导体9。堆积层26的导电层8以及通路导体9通过将安装部件与通孔导体28电连接，从而作为在安装部件与外部电路基板或电子部件2之间传送电源或信号的布线而发挥作用。
如图1以及图2所示，贯通孔P在布线基板3的与基板5相反一侧的一个主面开口。此外，在贯通孔P内，在第1绝缘层22的一个主面，焊盘23露出。在该贯通孔P内，配置了电子部件2以及树脂构件30。如图2所示，本实施方式的贯通孔P为四棱柱状。贯通孔P的俯视下的纵向(Y方向)以及横向(X方向)的长度例如为1mm以上且30mm以下。另外，贯通孔P只要是柱状即可，也可以在俯视时为圆柱状、多棱柱状。
树脂构件30包覆了电子部件2并且配置在电子部件2与第1绝缘层22的一个主面之间。该树脂构件30与电子部件2、布线基板3以及安装部件一起构成安装结构体1。树脂构件30例如包含第3树脂31以及分散在第3树脂31中的多个第3填料粒子32。树脂构件30中的第3填料粒子32的含有比例例如为30体积％以上且70体积％以下。第3树脂31例如由与第1树脂13同样的材料构成。第3填料粒子32例如由与第1填料粒子14同样的材料构成。
另外，若在电子部件2的安装时或使用时热施加于安装结构体1，则有时由于第1绝缘层22与框体6的热膨胀率的差异，会致使应力施加于第1绝缘层22与框体6之间。
另一方面，在本实施方式中，如图1以及图4所示，布线基板3具备第1绝缘层22(绝缘层7)、和具有沿着第1绝缘层22的厚度方向的贯通孔P的框体6。第1绝缘层22在框体6侧的一个主面具有凹部33。凹部33在俯视时，具有位于贯通孔P的第1部分34、和位于框体6且与第1部分34连续的第2部分35。换言之，具有与贯通孔P相连的第1部分34、和与第1部分34相连并且配置于第1绝缘层22与框体6之间的第2部分35。再换言之，第1部分34露出在贯通孔P内，第2部分35位于框体6的第1绝缘层22侧，不露出在贯通孔P内。
即，在第1绝缘层22的凹部33以外的凸部配置框体6，在第2部分35中的框体6的第1绝缘层22侧的面与第1绝缘层22的面之间具有空隙36。换言之，第2部分35具有开口于第1部分34的空隙36。
由此，配置在电子部件2与第1绝缘层22的一个主面之间的树脂构件30的一部分进入到空隙36中。因此，树脂构件30与第1绝缘层22以及框体6粘接，从而树脂构件30将第1绝缘层22与框体6粘接，因而能够提高第1绝缘层22与框体6的粘接强度。因此，能够降低第1绝缘层22与框体6的剥离，得到电可靠性优异的布线基板3。
另外，在将电子部件2安装于布线基板3之前，第1部分34以及空隙36成为空间，但在将电子部件2安装于布线基板3之后，在第1部分34以及空隙36中会配置有树脂构件30的一部分。
如图1以及图2所示，本实施方式的凹部33为四棱柱状。凹部33的俯视下的纵向(Y方向)以及横向(X方向)的长度例如为1mm以上且30mm以下。凹部33的深度(Z方向)例如为3μm以上且20μm以下。第2部分35的宽度(和第1部分34的边界与凹部33的凹部侧面33a之间的长度)例如为0.1mm以上且2mm以下。空隙36的宽度(和第1部分34的边界与后述的金属构件37的侧面之间的长度)例如为0.01mm以上且0.2mm以下。另外，凹部33只要是柱状即可，也可以是圆柱状、多棱柱状。
在本实施方式中，如图2所示，第2部分35沿着贯通孔P的周向(XY平面方向)包围了第1部分34，空隙36包围了第1部分34。结果，能够遍及第1部分34的整个外周来提高第1绝缘层22与框体6的粘接强度，因此能够进一步降低第1绝缘层22与框体6的剥离。
在本实施方式中，如图1、图2以及图4所示，布线基板3还具备金属构件37，该金属构件37是空隙36的一部分，与第1绝缘层22的凹部侧面33a相接配置。换言之，还具备配置在第2部分35的空隙36与第2部分35中的第1绝缘层22的凹部侧面33a之间的金属构件37。结果，通过高刚性的金属构件37来加强基板5，能够降低基板5的翘曲或变形。因此，能够降低基板5中的导电层8的断线，提高布线基板3的电可靠性。在该情况下，空隙36由金属构件37、框体6和第1绝缘层22构成。
本实施方式的金属构件37由铜构成。结果，能够提高金属构件37的刚性并加强基板5。此外，能够提高金属构件37的热传导率，并将电子部件2所发的热向布线基板3的外部释放。此外，能够通过金属构件37来降低电磁噪声的扩散。金属构件37的厚度(Z方向)例如为3μm以上且20μm以下。金属构件37的宽度(金属构件37中的空隙36侧的侧面与其相反一侧的侧面之间的长度)例如为0.1mm以上且3mm以下。
在本实施方式中，如图2所示，金属构件37沿着贯通孔P的周向包围了第1部分34。结果，高刚性的金属构件37作为基板5的加强框而发挥作用，因此能够降低基板5的翘曲或变形。
在本实施方式中，如图4所示，金属构件37在空隙36侧的侧面具有凹陷部38。结果，施加于第1绝缘层22与框体6之间的应力变得容易集中于高刚性的金属构件37的凹陷部38，因此能够降低第1绝缘层22与框体6的剥离。此外，由于树脂构件30进入到凹陷部38，因而通过锚固效应，从而能够提高金属构件37与树脂构件30的粘接强度。因此，能够降低第1绝缘层22与框体6的剥离。凹陷部38的深度(XY平面方向)例如为5μm以上且300μm以下。凹陷部38的宽度(Z方向)例如为3μm以上且25μm以下。
在本实施方式中，凹陷部38在金属构件37的空隙36侧的侧面，从框体6侧的一个端部一直形成到与框体6相反一侧的另一个端部。结果，施加于第1绝缘层22与框体6之间的应力变得更容易集中于高刚性的金属构件37的凹陷部38。此外，能够提高基于凹陷部38的锚固效应，能够进一步提高金属构件37与树脂构件30的粘接强度。
在本实施方式中，凹陷部38为凹曲面状。结果，树脂构件30变得容易进入到凹陷部38，因此能够提高基于凹陷部38的锚固效应。
在本实施方式中，金属构件37与框体6的第1绝缘层22侧的另一个主面、凹部33的凹部侧面33a以及凹部底面接触。结果，施加于第1绝缘层22与框体6之间的应力变得更容易集中于高刚性的金属构件37的凹陷部38。另外，本实施方式的金属构件37与框体6的第1绝缘层22侧的另一个主面、凹部33的凹部侧面33a以及凹部底面直接粘接。
在本实施方式中，如图4所示，框体6中的贯通孔P的内壁在第1绝缘层22侧的一个端部具有向贯通孔P的内部突出的凸部39。结果，通过基于凸部39的锚固效应，从而能够提高框体6与树脂构件30的粘接强度。因此，能够降低框体6与树脂构件30的剥离，并降低框体6与第1绝缘层22的剥离。凸部39的高度(XY平面方向)例如为10μm以上且500μm以下。凸部39的宽度(Z方向)例如为10μm以上且500μm以下。
在本实施方式中，凸部39的与第1绝缘层22相反一侧的侧面(以下称作第1侧面39a)为凹曲面状。结果，能够容易进行电子部件2向贯通孔P内的安装、或树脂构件30向贯通孔P内的注入，在电子部件2与布线基板3之间不易残留气泡。结果，能够降低在电子部件2与布线基板3的连接部位处因气泡而引起的离子迁移的发生，能够得到电可靠性优异的安装结构体1。
在本实施方式中，凸部39的第1绝缘层22侧的侧面(以下称作第2侧面39b)为平面状。该凸部39的第2侧面39b也可以说是凸部39的底面。结果，能够容易向空隙36内填充树脂构件30，因此能够进一步提高第1绝缘层22与框体6的粘接强度。
在本实施方式中，树脂构件30中的第3填料粒子32的含有比例大于第1树脂层10中的第1填料粒子的含有比例。结果，能够提高树脂构件30的杨氏模量，通过树脂构件30来牢固地固定电子部件2。因此，能够降低电子部件2与布线基板3的连接部位的破坏。此外，能够降低树脂构件30的热膨胀率，降低树脂构件30与电子部件2的热膨胀率之差。在本实施方式中，进入到空隙36的树脂构件30的一部分包含第3填料粒子32。
在本实施方式中，如图1以及图3(a)所示，焊盘23配置于凹部33的底面。焊盘23配置在开口于凹部33的过孔V内。焊盘23的顶面与凹部33的底面形成了同一面。结果，在注入了树脂构件30时，在电子部件2与布线基板3之间不易残留气泡。该焊盘23与配置了焊盘23的过孔V内的通路导体9电连接。
接着，参照图5至图12来说明前述的安装结构体1的制造方法。
(1)如图5(a)所示，制作框体6的芯基板25。具体来说，例如按如下方式进行处理。
准备由使预浸料坯固化而成的基体27和配置于基体27的两主面的铜箔等金属箔构成的层叠板。接着，利用激光加工或钻孔加工等，在层叠板形成通孔。接着，利用例如非电解镀敷法、电解镀敷法、蒸镀法或溅射法等，使导电材料粘附在通孔内而形成筒状的通孔导体28。接着，通过向通孔导体28的内侧填充未固化树脂并使其固化，从而形成绝缘体29。接着，利用例如非电解镀敷法以及电解镀敷法等，在绝缘体29上粘附铜等导电材料之后，对基体27上的金属箔以及导电材料进行图案形成来形成导电层8。该导电层8具有与凹部33对应的金属层40。
如上所述进行处理，能够制作芯基板25。
(2)如图5(b)至图7(b)所示，制作具有支撑片41、配置在支撑片41上的无机绝缘层11和配置在无机绝缘层11上的包含未固化树脂的树脂层前体42的层叠片43。具体来说，例如按如下方式进行处理。
首先，如图5(b)所示，准备具有支撑片41以及配置在支撑片41上的第2树脂层12的带树脂片44。接着，如图5(c)以及(d)所示，准备具有无机绝缘粒子15和无机绝缘粒子15进行了分散的溶剂45的浆料46，将浆料46涂敷于第2树脂层12的一个主面。接着，如图6(a)以及(b)所示，使溶剂45从浆料46中蒸发，使无机绝缘粒子15残留在支撑片41上，形成由所残留的无机绝缘粒子15构成的粉末层47。在该粉末层47中，第1无机绝缘粒子18在接近部位相互接触。接着，如图6(c)以及(d)所示，对粉末层47进行加热，使相邻的第1无机绝缘粒子18彼此在接近部位连接，由此形成无机绝缘层11。
接着，如图7(a)以及(b)所示，将包含成为第1树脂13的未固化树脂以及第1填料粒子14的树脂层前体42层叠在无机绝缘层11上，对所层叠的无机绝缘层11以及树脂层前体42在厚度方向上进行加热加压，由此使树脂层前体42的一部分填充到间隙16内。如上所述进行处理，能够制作层叠片43。
在本实施方式中，在支撑片41上涂敷了包含粒径为3nm以上且110nm以下的多个第1无机绝缘粒子18、以及该第1无机绝缘粒子18进行了分散的溶剂45的浆料46。结果，由于第1无机绝缘粒子18的粒径为3nm以上且110nm以下，因此在低温条件下，也能够使多个第1无机绝缘粒子18的一部分彼此牢固地连接。这可以推测是由于第1无机绝缘粒子18很微小，因此第1无机绝缘粒子18的原子尤其是表面的原子活跃地运动，因而降低多个第1无机绝缘粒子18的一部分彼此牢固地连接的温度。
因此，能够在小于第1无机绝缘粒子18的结晶开始温度、并且250℃以下这样的低温条件下，使多个第1无机绝缘粒子18彼此牢固地连接。此外，通过这样以低温进行加热，从而能够保持第1无机绝缘粒子18以及第2无机绝缘粒子19的粒子形状，同时使第1无机绝缘粒子18彼此以及第1无机绝缘粒子18与第2无机绝缘粒子19仅在接近区域连接。结果，能够容易形成开气孔的间隙16。此外，能够以小于第2树脂层12的第2树脂20的热分解温度的温度，使第1无机绝缘粒子18彼此牢固地连接。因此，能够降低第2树脂层12的损伤。
另外，能够使第1无机绝缘粒子18彼此牢固地连接的温度，例如在将第1无机绝缘粒子18的平均粒径设定为110nm的情况下为250℃程度，在将第1无机绝缘粒子18的平均粒径设定为15nm的情况下为150℃程度。
此外，在本实施方式中，在支撑片41上涂敷了还包含粒径为0.5μm以上且5μm以下的多个第2无机绝缘粒子19的浆料46。结果，通过平均粒径比第1无机绝缘粒子18大的第2无机绝缘粒子19，能够降低浆料46中的无机绝缘粒子15的间隙，因此能够降低使溶剂45蒸发而形成的粉末层47的收缩。因此，通过降低容易向主面方向较大地收缩的平板状的粉末层47的收缩，从而能够降低粉末层47中的沿厚度方向的裂纹的产生。
支撑片41例如是PET膜等树脂膜或铜箔等金属箔。溶剂45例如是甲醇、异丙醇、甲基乙基酮、甲基异丁基酮、二甲苯或包含从它们中选择出的2种以上的混合物的有机溶剂等。浆料46的干燥温度例如是20℃以上且小于溶剂45的沸点。对粉末层47进行加热时的加热温度是溶剂45的沸点以上、且小于第1无机绝缘粒子18的结晶开始温度，并且是100℃以上且250℃以下。
对所层叠的无机绝缘层11以及树脂层前体42进行加热加压时的加热温度例如为50℃以上且100℃以下。另外，由于该加热温度小于树脂层前体42的固化开始温度，因此能够以未固化的状态维持树脂层前体42。
(3)如图8(a)至图10(a)所示，将层叠片43层叠在芯基板25上形成了绝缘层7之后，形成导电层8以及通路导体12。具体来说，例如按如下方式进行处理。
首先，将树脂层前体42配置于芯基板25侧，同时将层叠片43层叠于芯基板25的两主面的每一个主面。接着，通过对所层叠的芯基板25以及层叠片43在厚度方向上进行加热加压，从而使层叠片43粘接于芯基板25。此时，树脂层前体42包围金属层40。接着，如图8(a)以及(b)所示，通过对树脂层前体42进行加热，从而使未固化树脂固化而成为第1树脂13，并使树脂层前体42成为第1树脂层10。结果，能够形成绝缘层7。此时，由于第1树脂层10包围了金属层40，因此成为如下状态：在第1树脂层10形成与金属层40对应的形状的凹部33，在该凹部33中配置了金属层40。此外，在工序(2)中进入到间隙16的树脂层前体42的一部分成为树脂部17。
接着，如图9(a)所示，以化学或机械的方式将支撑片41从绝缘层7剥离之后，利用激光加工，形成在厚度方向上贯通绝缘层7的多个过孔V。此时，使导电层8露出于多个过孔V的底面，使金属层40露出于至少1个过孔V的底面。接着，如图9(b)所示，通过电解镀敷法，使与金属层40不同的导电材料粘附在露出于过孔V内的金属层40上，形成焊盘23。接着，通过利用了非电解镀敷法以及电解镀敷法的半加成法或减成法等，从而使导电材料粘附于过孔V的内壁以及绝缘层7的主面并且对该导电材料进行图案形成。由此，如图10(a)所示，在过孔V内形成通路导体9，同时在绝缘层7上形成导电层8。
使层叠片43粘接于芯基板25时的加热加压能够使用与工序(2)同样的条件。此外，使未固化树脂固化成为第1树脂13时的加热温度例如为未固化树脂的固化开始温度以上、且小于热分解温度。
(4)如图10(b)所示，通过反复工序(3)，从而在芯基板25的一个主面形成基板5，同时在芯基板25的另一个主面形成堆积层26。在本工序中，芯基板25以及堆积层26构成了不具有贯通孔P的平板。另外，通过反复本工序，从而能够使基板5以及堆积层26更多层化。
(5)如图11(a)至图12(b)所示，利用喷砂法，形成具有贯通孔P的框体6，并形成布线基板3。具体来说，例如按如下方式进行处理。
首先，利用喷砂法，朝向堆积层26的与芯基板25相反一侧的一个主面喷射磨粒。由此，如图11(a)以及(b)所示，形成在厚度方向上贯通堆积层26以及芯基板25的贯通孔P，使金属层40露出于贯通孔P。此时，通过形成宽度小于金属层40的贯通孔P，从而如下所示，形成具有位于贯通孔P与绝缘层7之间的第1部分34、和位于框体6与绝缘层7之间的第2部分35的凹部33。
接着，如图12(a)以及(b)所示，通过使用蚀刻液对露出于贯通孔P的金属层40进行蚀刻，从而从凹部33的第1部分34去除金属层40，并且从第2部分35的至少一部分去除金属层40。由此，使第1部分34成为与贯通孔P相连的空间，并且在第2部分35中，形成与第1部分34相连的空间即空隙36。此外，通过使金属层40的一部分残留在第2部分35中，从而使该金属层40的一部分成为金属构件37。
如上所述进行处理，形成具有贯通孔P的框体6，并且形成凹部33，并在框体6的绝缘层7侧的面与绝缘层7的一个主面之间形成空隙36。
在本实施方式中，在利用喷砂法使金属层40露出的同时形成贯通孔P。结果，通过将利用喷砂法难以切削的金属层40作为切削加工的停止层来使用，从而能够抑制凹部33的底面的切削加工，使凹部33的底面更平坦。由此，在安装电子部件2时，能够降低电子部件2与布线基板3的连接不良。此外，在喷砂法中，通过适当调节磨粒的形状、磨粒的喷射压、磨粒的喷射时间等加工条件，从而能够容易地形成本实施方式的凸部39。
在此，在喷砂法中，通过磨粒的喷射，从而应力施加于贯通孔P的内壁与金属层40之间，有时在贯通孔P的内壁与金属层40之间发生剥离。另一方面，在本实施方式中，去除金属层40，在第2部分35形成了空隙36之后，如后所述，使树脂构件30的一部分进入到空隙36中。因此，能够通过树脂构件30的一部分将第1绝缘层22与框体6进行粘接，降低第1绝缘层22与框体6的剥离。
喷砂法中所喷射的磨粒例如由氧化硅、氧化铝或碳化硅等无机材料构成。此外，磨粒的平均粒径例如为2μm以上且80μm以下。磨粒的喷射例如通过空气来进行(干喷)。
在本实施方式中，绝缘层7具有无机绝缘层11。结果，在通过喷砂法中所喷射的磨粒而使应力施加于绝缘层7时，通过高刚性的无机绝缘层11，从而能够降低绝缘层7的变形。因此，能够使凹部33的底面更平坦。
在本实施方式中，在形成了贯通孔P之后从第1部分34中去除金属层40。结果，通过去除金属层40来使凹部33的底面露出，从而能够使凹部33的底面更平坦。
在本实施方式中，通过对由彼此不同的导电材料构成的金属层40以及焊盘23之中的金属层40选择性地进行蚀刻，从而使焊盘23露出于第1部分34的底面。结果，能够容易地形成本实施方式的焊盘23。在金属层40为铜而焊盘23为镍的情况下，能够使用氯化铁溶液或氯化铜溶液作为蚀刻液。
在本实施方式中，通过对金属层40进行蚀刻，从而从第2部分35的至少一部分中去除金属层40。结果，通过适当调节蚀刻液的种类、蚀刻时间等蚀刻条件，从而能够容易地形成本实施方式的空隙36以及金属构件37。
(6)将电子部件2安装于布线基板3，并由树脂构件30包覆电子部件2，由此制作图1所示的安装结构体1。具体来说，例如按如下方式进行处理。
首先，将电子部件2容纳于布线基板3的贯通孔P，并经由凸点4将电子部件2倒装芯片安装于基板5。此时，将凸点4与焊盘23电连接。接着，向布线基板3的贯通孔P内配置液状的未固化树脂构件。此时，由未固化树脂构件包覆电子部件2，并且将未固化树脂构件配置在电子部件2与第1绝缘层22之间。进而，使未固化树脂构件的一部分进入到凹部33的第1部分34以及空隙36中。接着，通过使未固化树脂构件热固化，从而形成一部分进入到空隙36的树脂构件30。
如上所述进行处理，能够制作安装结构体1。
本发明并不限定于前述的实施方式，在不脱离本发明的主旨的范围内，能够进行各种变更、改良、组合等。
例如，在前述的本发明的实施方式中，以将电子部件2倒装芯片安装于布线基板3的构成为例进行了说明，但也可以将电子部件2引线接合安装于布线基板3。
此外，在前述的本发明的实施方式中，以安装结构体1具备安装在框体6上的安装部件的构成为例进行了说明，但安装结构体1也可以不具备安装部件。
此外，在前述的本发明的实施方式中，以基板5是无芯基板的构成为例进行了说明，但基板5也可以是具有芯基板以及堆积层的积层基板。
此外，在前述的本发明的实施方式中，以框体6具有芯基板25以及堆积层26的构成为例进行了说明，但也可以使用其他构成作为框体6，框体6也可以仅由芯基板25构成，框体6还可以由金属板、树脂板等构成。
此外，在前述的本发明的实施方式中，以绝缘层7具有第1树脂层10、无机绝缘层11以及第2树脂层12的构成为例进行了说明，但绝缘层7只要具有第1树脂层10以及无机绝缘层11即可，也可以不具有第2树脂层12。
此外，在前述的本发明的实施方式中，以无机绝缘粒子15包含第1无机绝缘粒子18以及第2无机绝缘粒子19的构成为例进行了说明，但无机绝缘粒子15可以不包含第2无机绝缘粒子19，或者也可以不包含第1无机绝缘粒子18。
此外，在前述的本发明的实施方式中，以将通路导体12填充在过孔V内的构成为例进行了说明，但通路导体12也可以是粘附于过孔V的内壁的膜状。
此外，在前述的本发明的实施方式中，以在工序(2)中分开进行了溶剂45的蒸发与粉末层47的加热的构成为例进行了说明，但也可以同时进行这些处理。
此外，在前述的本发明的实施方式中，以在工序(3)中将支撑片41从绝缘层7去除之后在绝缘层7的一个主面形成了导电层8的构成为例进行了说明，但也可以通过对由金属箔构成的支撑片41在绝缘层7上进行图案形成来形成导电层8。
符号说明
1安装结构体
2电子部件
3布线基板
6框体
7绝缘层
33凹部
33a凹部侧面
34第1部分
35第2部分
36空隙
37金属构件
38凹陷部
39凸部

Claims (9)

1.一种布线基板，其特征在于，
具备绝缘层、和配置在该绝缘层上的框体，
所述框体具有贯通孔，
所述绝缘层在所述框体侧的一个主面具有凹部，
在俯视时，所述凹部具有位于所述贯通孔的第1部分、和位于所述框体且与所述第1部分连续的第2部分，在该第2部分中的所述框体与所述绝缘层之间具有空隙。
2.根据权利要求1所述的布线基板，其特征在于，
所述第2部分包围了所述第1部分。
3.根据权利要求1或2所述的布线基板，其特征在于，
在所述绝缘层的所述凹部的侧面配置了金属构件，所述空隙由所述金属构件、所述框体以及所述绝缘层构成。
4.根据权利要求3所述的布线基板，其特征在于，
所述金属构件包围了所述第1部分。
5.根据权利要求3或4所述的布线基板，其特征在于，
所述金属构件在所述空隙侧的侧面具有凹陷部。
6.根据权利要求1～5中任一项所述的布线基板，其特征在于，
所述框体中的所述贯通孔的内壁在所述绝缘层侧的一端部具有向所述贯通孔的内部突出的凸部。
7.根据权利要求6所述的布线基板，其特征在于，
所述凸部的与所述绝缘层相反一侧的侧面为凹曲面状。
8.根据权利要求1～7中任一项所述的布线基板，其特征在于，
位于所述第2部分的所述框体的所述绝缘层侧的面为平面状。
9.一种安装结构体，其特征在于，具备：
权利要求1～8中任一项所述的布线基板；
电子部件，其配置在所述贯通孔内的所述绝缘层上；和
树脂构件，其配置于所述第1部分，且一部分进入到所述空隙中。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9609746B1 (en) * 2015-12-14 2017-03-28 Unimicron Technology Corp. Circuit board structure and manufacturing method thereof
JP6556092B2 (ja) * 2016-04-26 2019-08-07 京セラ株式会社 印刷配線板およびその製造方法
JP6819268B2 (ja) * 2016-12-15 2021-01-27 凸版印刷株式会社 配線基板、多層配線基板、及び配線基板の製造方法
JP6815880B2 (ja) * 2017-01-25 2021-01-20 株式会社ディスコ 半導体パッケージの製造方法
JP7105549B2 (ja) * 2017-04-28 2022-07-25 日東電工株式会社 配線回路基板、および、撮像装置
US10685922B2 (en) * 2017-05-09 2020-06-16 Unimicron Technology Corp. Package structure with structure reinforcing element and manufacturing method thereof
US10950535B2 (en) * 2017-05-09 2021-03-16 Unimicron Technology Corp. Package structure and method of manufacturing the same
JP6820892B2 (ja) * 2018-09-28 2021-01-27 京セラ株式会社 印刷配線板および印刷配線板の製造方法
JP7486934B2 (ja) 2018-12-25 2024-05-20 Tdk株式会社 回路基板
KR102196385B1 (ko) 2020-05-04 2020-12-30 제엠제코(주) 반도체 패키지

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6066386A (en) * 1996-09-06 2000-05-23 International Business Machines Corporation Printed circuit board with cavity for circuitization
US20090215231A1 (en) * 2008-02-25 2009-08-27 Shinko Electric Industries Co., Ltd Method of manufacturing electronic component built-in substrate

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4602318A (en) * 1981-04-14 1986-07-22 Kollmorgen Technologies Corporation Substrates to interconnect electronic components
US4758927A (en) * 1987-01-21 1988-07-19 Tektronix, Inc. Method of mounting a substrate structure to a circuit board
EP0700630B1 (de) * 1994-03-23 2003-02-05 Dyconex AG Folienleiterplatten und verfahren zu deren herstellung
JPH11195682A (ja) * 1997-12-26 1999-07-21 Fujitsu Ltd 接着剤層の形成方法及び半導体装置の製造方法
JP3976954B2 (ja) * 1999-08-27 2007-09-19 新光電気工業株式会社 多層配線基板の製造方法及び半導体装置
JP4326710B2 (ja) * 2000-07-13 2009-09-09 日本特殊陶業株式会社 埋め込み樹脂を用いた配線基板
US6876071B2 (en) * 2001-06-30 2005-04-05 Texas Instruments Incorporated Masking layer in substrate cavity
JP2007506274A (ja) * 2003-09-16 2007-03-15 コニンクリユケ フィリップス エレクトロニクス エヌ．ブイ． 電子デバイスを製造する方法および電子デバイス
JP5068075B2 (ja) * 2003-10-15 2012-11-07 奇美電子股▲ふん▼有限公司 電子デバイス及びその製造方法
US8101868B2 (en) * 2005-10-14 2012-01-24 Ibiden Co., Ltd. Multilayered printed circuit board and method for manufacturing the same
WO2007049417A1 (ja) * 2005-10-24 2007-05-03 Murata Manufacturing Co., Ltd. 回路モジュールの製造方法および回路モジュール
JP2007318089A (ja) * 2006-04-25 2007-12-06 Ngk Spark Plug Co Ltd 配線基板
KR100836651B1 (ko) * 2007-01-16 2008-06-10 삼성전기주식회사 소자내장기판 및 그 제조방법
KR101143837B1 (ko) * 2007-10-15 2012-07-12 삼성테크윈 주식회사 전자 소자를 내장하는 회로기판 및 회로기판의 제조 방법
US7718901B2 (en) * 2007-10-24 2010-05-18 Ibiden Co., Ltd. Electronic parts substrate and method for manufacturing the same
JP4784586B2 (ja) * 2007-10-25 2011-10-05 パナソニック株式会社 部品内蔵プリント配線基板および部品内蔵プリント配線基板の製造方法
JP2010114434A (ja) 2008-10-08 2010-05-20 Ngk Spark Plug Co Ltd 部品内蔵配線基板及びその製造方法
JP5350830B2 (ja) * 2009-02-16 2013-11-27 日本特殊陶業株式会社 多層配線基板及びその製造方法
JP5289996B2 (ja) * 2009-02-16 2013-09-11 日本特殊陶業株式会社 補強材付き配線基板
JP5129783B2 (ja) 2009-06-02 2013-01-30 日本特殊陶業株式会社 補強材付き配線基板及びその製造方法
US20120217049A1 (en) * 2011-02-28 2012-08-30 Ibiden Co., Ltd. Wiring board with built-in imaging device
JP5610064B2 (ja) * 2011-04-01 2014-10-22 株式会社村田製作所 部品内蔵樹脂基板およびその製造方法
WO2013047848A1 (ja) * 2011-09-30 2013-04-04 京セラ株式会社 配線基板、部品内蔵基板および実装構造体
JP5761671B2 (ja) * 2012-01-23 2015-08-12 京セラサーキットソリューションズ株式会社 多数個取り配線基板の組立体および多数個取り配線基板の組立方法
US20150077960A1 (en) * 2013-09-19 2015-03-19 Murata Manufacturing Co., Ltd. Low-temperature packaging methodology for electronic devices and other devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6066386A (en) * 1996-09-06 2000-05-23 International Business Machines Corporation Printed circuit board with cavity for circuitization
US20090215231A1 (en) * 2008-02-25 2009-08-27 Shinko Electric Industries Co., Ltd Method of manufacturing electronic component built-in substrate

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