JPWO2015064642A1 - 配線基板およびこれを用いた実装構造体 - Google Patents

配線基板およびこれを用いた実装構造体 Download PDF

Info

Publication number
JPWO2015064642A1
JPWO2015064642A1 JP2015545271A JP2015545271A JPWO2015064642A1 JP WO2015064642 A1 JPWO2015064642 A1 JP WO2015064642A1 JP 2015545271 A JP2015545271 A JP 2015545271A JP 2015545271 A JP2015545271 A JP 2015545271A JP WO2015064642 A1 JPWO2015064642 A1 JP WO2015064642A1
Authority
JP
Japan
Prior art keywords
insulating layer
wiring board
layer
resin
inorganic insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015545271A
Other languages
English (en)
Other versions
JP6133432B2 (ja
Inventor
林　桂
桂 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Publication of JPWO2015064642A1 publication Critical patent/JPWO2015064642A1/ja
Application granted granted Critical
Publication of JP6133432B2 publication Critical patent/JP6133432B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0044—Mechanical working of the substrate, e.g. drilling or punching
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4673—Application methods or materials of intermediate insulating layers not specially adapted to any one of the previous methods of adding a circuit layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4697—Manufacturing multilayer circuits having cavities, e.g. for mounting components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/20—Details of printed circuits not provided for in H05K2201/01 - H05K2201/10
    • H05K2201/2072—Anchoring, i.e. one structure gripping into another
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/02—Details related to mechanical or acoustic processing, e.g. drilling, punching, cutting, using ultrasound
    • H05K2203/025—Abrading, e.g. grinding or sand blasting

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

【課題】電気的信頼性に優れた配線基板およびこれを用いた実装構造体を提供する。【解決手段】本発明の一形態における配線基板３は、絶縁層７と、絶縁層７上に配置された枠体６とを備え、枠体６は貫通孔Ｐを有し、絶縁層７は、枠体６側の一主面に凹部３３を有しており、平面視したときに、凹部３３は、貫通孔Ｐに位置する第１部分３４と、枠体６に位置し、第１部分３４に連続する第２部分３５とを有し、第２部分３５における枠体６と絶縁層７との間に空隙３６を有する。その結果、電気的信頼性に優れた配線基板３を得ることができる。【選択図】図１

Description

本発明は、電子機器（たとえば各種オーディオビジュアル機器、家電機器、通信機器、コンピュータ機器およびその周辺機器）に使用される配線基板およびこれを用いた実装構造体に関するものである。
従来、電子部品を配線基板に実装してなる実装構造体が、電子機器に用いられている。
例えば、特許文献１には、樹脂絶縁層（絶縁層）および絶縁層上に配されているとともに厚み方向に沿った貫通孔を有する補強材（枠体）を備えた配線基板が記載されている。また、特許文献１には、前述した配線基板と、貫通孔内にて絶縁層上に配されたチップ部品（電子部品）と、電子部品と絶縁層の一主面上に配されたアンダーフィル材（樹脂部材）とを備えた実装構造体が記載されている。
特開２０１０−２８３０４３号公報
ところで、電子部品の実装時や使用時に実装構造体に熱が加わると、絶縁層と枠体との熱膨張率の違いに起因して、絶縁層と枠体との間に応力が加わり、絶縁層と枠体とが剥離することがある。ここで、絶縁層と枠体との間に複数の導電層が形成されている場合には、剥離した箇所においてイオンマイグレーションが発生しやすくなる。その結果、導電層同士が短絡しやすくなり、配線基板の電気的信頼性が低下しやすい。
本発明は、電気的信頼性に優れた配線基板およびこれを用いた実装構造体を提供することを目的とするものである。
本発明の配線基板は、絶縁層と、該絶縁層上に配置された枠体とを備え、該枠体は貫通孔を有し、前記絶縁層は、前記枠体側の一主面に凹部を有しており、平面視したときに、前記凹部は、前記貫通孔に位置する第１部分と、前記枠体に位置し、前記第１部分に連続する第２部分とを有し、該第２部分における前記枠体と前記絶縁層との間に空隙を有することを特徴とする。
本発明の実装構造体は、前述した配線基板と、前記貫通孔内における前記絶縁層上に配された電子部品と、前記第１部分に配され、一部が前記空隙に入り込んだ樹脂部材とを備えたことを特徴とする。
本発明の配線基板によれば、第２部分における枠体と絶縁層との間に空隙を有するため、この空隙に樹脂部材が入り込んでくることにより、枠体と絶縁層との剥離を低減でき、電気的信頼性に優れた配線基板を得ることができる。
本発明の実装構造体によれば、前述した配線基板を備えているとともに、樹脂部材の一部が枠体と絶縁層との間の空隙に入り込んでいるため、電気的信頼性に優れた実装構造体を得ることができる。
本発明の一実施形態における実装構造体を厚み方向に切断した断面図である。 図１の配線基板の平面図である。 （ａ）は、図１のＲ１部分の拡大図であり、（ｂ）は、図３（ａ）のＲ３部分の拡大図である。 図１のＲ２部分の拡大図である。 （ａ）乃至（ｃ）は、図１に示す実装構造体の製造工程を説明する断面図であり、（ｄ）は、図５（ｃ）のスラリーの部分拡大図である。 （ａ）は、図１に示す実装構造体の製造工程を説明する断面図であり、（ｂ）は、図６（ａ）の粉末層の部分拡大図であり、（ｃ）は、図１に示す実装構造体の製造工程を説明する断面図であり、（ｄ）は、図６（ｃ）の無機絶縁層の部分拡大図である。 （ａ）は、図１に示す実装構造体の製造工程を説明する断面図であり、（ｂ）は、図７（ａ）の無機絶縁層の部分拡大図である。 （ａ）は、図１に示す実装構造体の製造工程を説明する断面図であり、（ｂ）は、図８（ａ）の無機絶縁層の部分拡大図である。 （ａ）および（ｂ）は、図１に示す実装構造体の製造工程を説明する断面図である。 （ａ）および（ｂ）は、図１に示す実装構造体の製造工程を説明する断面図である。 （ａ）は、図１に示す実装構造体の製造工程を説明する断面図であり、（ｂ）は、図１１（ａ）のＲ４部分の拡大図である。 （ａ）は、図１に示す実装構造体の製造工程を説明する断面図であり、（ｂ）は、図１２（ａ）のＲ５部分の拡大図である。
以下に、本発明の一実施形態に係る配線基板を備えた実装構造体を、図面を参照しつつ詳細に説明する。
図１に示した実装構造体１は、例えば各種オーディオビジュアル機器、家電機器、通信機器、コンピュータ装置またはその周辺機器などの電子機器に使用される。この実装構造体１は、電子部品２と、電子部品２が実装された配線基板３とを含んでいる。
電子部品２は、例えばＩＣ、ＬＳＩ、ＣＣＤもしくはＣＭＯＳ等の半導体素子、ＳＡＷデバイス、またはＭＥＭＳデバイスなどである。この電子部品２は、配線基板３にはんだ等の導電材料からなるバンプ４を介してフリップチップ実装されている。
配線基板３は、基板５と、基板５上に配され、厚み方向（Ｚ方向）に貫通した貫通孔Ｐを有する枠体６とを有する。この配線基板３は、マザーボードなどの外部回路基板（図示せず）に実装される。
基板５は、電子部品２を駆動もしくは制御するための電源や信号を外部回路基板から電子部品２へ供給する機能を有する。この基板５は、複数の絶縁層７と、絶縁層７の両主面それぞれに配され、絶縁層７の厚み方向または主面方向（ＸＹ平面方向）に互いに離れた複数の導電層８と、絶縁層７を厚み方向に貫通し、導電層８に電気的に接続した複数のビア導体９とを備えている。絶縁層７の内部には導電層８が配されていない。ビア導体９は、絶縁層７を介して厚み方向に離れた２つの導電層８を電気的に接続している。本実施形態において、基板５はコア基板を有していないコアレス基板であり、絶縁層７は２層であり、導電層８は３層である。なお、絶縁層７および導電層８は何層であっても構わない。枠体６は、絶縁層７の厚み方向に沿った貫通孔Ｐを有して構成されている。
絶縁層７は、厚み方向または主面方向に離れた導電層８同士の絶縁部材や主面方向に離れたビア導体９同士の絶縁部材として機能する。この絶縁層７は、第１樹脂層１０と、第１樹脂層１０の電子部品２とは反対側に配された無機絶縁層１１と、無機絶縁層１１の第１樹脂層１０とは反対側に配された第２樹脂層１２とを有する。
第１樹脂層１０は、他の絶縁層７または枠体６と接着するための接着部材として機能する。第１樹脂層１０は、図３（ａ）に示すように、第１樹脂１３と第１樹脂１３中に分散した複数の第１フィラー粒子１４とを含んでいる。第１樹脂層１０の厚みは、例えば３μｍ以上３０μｍ以下である。第１樹脂層１０のヤング率は、例えば０．２ＧＰａ以上２０ＧＰａ以下である。第１樹脂層１０の各方向への熱膨張率は、例えば２０ｐｐｍ／℃以上５０ｐｐｍ／℃以下である。
なお、第１樹脂層１０のヤング率は、ＭＴＳ社製ナノインデンターＸＰを用いて、ＩＳＯ１４５７７−１：２００２に準じた方法で測定される。また、第１樹脂層１０の熱膨張率は、市販のＴＭＡ（Thermo-Mechanical Analysis）装置を用いて、ＪＩＳ Ｋ７１９７−１９９１に準じた測定方法により測定される。以下、各部材のヤング率および熱膨張率は、第１樹脂層１０と同様に測定される。
第１樹脂１３は、第１樹脂層１０の主要部であり、接着部材として機能する。この第１樹脂層１３は、例えばエポキシ樹脂、ビスマレイミドトリアジン樹脂、シアネート樹脂またはポリイミド樹脂等の樹脂材料からなり、中でもエポキシ樹脂からなることが望ましい。
第１フィラー粒子１４は、第１樹脂層１０を低熱膨張率かつ高剛性とする。第１フィラー粒子１４は、例えば酸化ケイ素、酸化アルミニウム、窒化アルミニウム、水酸化アルミニウムまたは炭酸カルシウム等の無機絶縁材料からなり、中でも酸化ケイ素からなることが望ましい。第１フィラー粒子１４の粒径は、例えば０．５μｍ以上５μｍ以下である。第１樹脂層１０における第１フィラー粒子１４の含有割合は、例えば３体積％以上６０体積％以下である。
なお、第１フィラー粒子１４の粒径は、配線基板３の厚み方向への断面において、各粒子の粒径を算出することによって測定することができる。また、第１樹脂層１０における第１フィラー粒子１４の含有割合は、配線基板３の厚み方向への断面において、第１樹脂層１０において第１フィラー粒子１４が占める面積の割合を含有割合（体積％）とみなすことによって測定することができる。以下、各粒子の粒径および含有割合は、第１フィラー粒子１４と同様に測定される。
無機絶縁層１１は、第１樹脂層１０および第２樹脂層１２よりもヤング率が大きく、かつ熱膨張率が小さいことから、電子部品２と配線基板３との熱膨張率の差を低減するものである。これにより、電子部品２の実装時や作動時に実装構造体１に熱が加わった際に、電子部品２と配線基板３との熱膨張率の違いに起因した反りを抑制することができる。したがって、この反りに起因した電子部品２と配線基板３との接続部の破壊を抑制し、電子部品２と配線基板３との接続信頼性を高めることができる。
無機絶縁層１１は、図３（ａ）および（ｂ）に示すように、一部が互いに接続した複数の無機絶縁粒子１５と、無機絶縁粒子１５同士の間隙１６の一部に配された樹脂部１７とを含む。また、無機絶縁層１１は、無機絶縁粒子１５同士が互いに接続することによって三次元網目状構造である多孔質体をなしている。複数の無機絶縁粒子１５同士の接続部は、括れ状であり、ネック構造をなしている。無機絶縁層１１の厚みは、例えば３μｍ以上３０μｍ以下である。無機絶縁層１１のヤング率は、例えば１０ＧＰａ以上５０ＧＰａ以下である。また、無機絶縁層１１の各方向への熱膨張率は、例えば０ｐｐｍ／℃以上１０ｐｐｍ／℃以下である。
複数の無機絶縁粒子１５は、一部が互いに接続していることから互いに拘束し合って流動しないため、無機絶縁層１１のヤング率を高めるとともに各方向の熱膨張率を低減するものである。この無機絶縁粒子１５は、一部が互いに接続した複数の第１無機絶縁粒子１８と、第１無機絶縁粒子１８よりも平均粒径が大きく、一部が第１無機絶縁粒子１８と接続しているとともに、第１無機絶縁粒子１８を間に挟んで互いに離れた複数の第２無機絶縁粒子１９とを含んでいる。
第１無機絶縁粒子１８は、無機絶縁層１１において接続部材として機能する。また、第１無機絶縁粒子１８は、粒径が小さいことから後述するように強固に接続するため、無機絶縁層１１を低熱膨張率かつ高ヤング率にすることができる。この第１無機絶縁粒子１８は、例えば酸化ケイ素、酸化ジルコニウム、酸化アルミニウム、酸化ホウ素、酸化マグネシウムまたは酸化カルシウム等の無機絶縁材料からなり、中でも、低熱膨張率かつ低誘電正接の観点から、酸化ケイ素からなることが望ましい。この酸化ケイ素は、結晶構造に起因した熱膨張率の異方性を低減するため、アモルファス（非晶質）状態であることが望ましい。第１無機絶縁粒子１８における酸化ケイ素の含有割合は、例えば９９．９質量％以上１００質量％以下である。第１無機絶縁粒子１８は、例えば球状である。第１無機絶縁粒子１８の粒径は、例えば３ｎｍ以上１１０ｎｍ以下である。
第２無機絶縁粒子１９は、第１無機絶縁粒子１８よりも粒径が大きいことから、無機絶縁層１１に生じたクラックの伸長を抑制するものである。第２無機絶縁粒子１９は、例えば第１無機絶縁粒子１８と同様の材料、特性を有する。第２無機絶縁粒子１９は、例えば球状である。第２無機絶縁粒子１９の粒径は、例えば０．５μｍ以上５μｍ以下である。
無機絶縁層１１は間隙１６を有しており、この間隙１６は開気孔であり、無機絶縁層１１の一主面および他主面に開口を有する。また、一部が互いに接続した複数の無機絶縁粒子１５が多孔質体をなしているため、間隙１６の少なくとも一部は、無機絶縁層１１の厚み方向への断面において、無機絶縁粒子１５に取り囲まれている。
樹脂部１７は、無機絶縁材料よりも弾性変形しやすい樹脂材料からなるため、無機絶縁層１１に加わった応力を低減し、無機絶縁層１１におけるクラックの発生を抑制するものである。本実施形態の樹脂部１７は、間隙１６に入り込んだ第１樹脂層１０を構成する第１樹脂１３の一部である。その結果、無機絶縁層１１と第１樹脂層１０との接着強度を高めることができる。
第２樹脂層１２は、厚みおよびヤング率が第１樹脂層１０よりも小さいことから、無機絶縁層１１と導電層８との間の熱応力を緩和する機能を有する。第２樹脂層１２の厚みは、例えば０．１μｍ以上５μｍ以下である。第２樹脂層１２のヤング率は、例えば０．０５ＧＰａ以上５ＧＰａ以下である。第２樹脂層１２の各方向への熱膨張率は、例えば２０ｐｐｍ／℃以上１００ｐｐｍ／℃以下である。
第２樹脂層１２は、図３（ａ）に示すように、第２樹脂２０および第２樹脂２０中に分散した複数の第２フィラー粒子２１を含んでいる。第２樹脂層１２における第２フィラー粒子２１の含有割合は、例えば０．０５体積％以上１０体積％以下である。
第２樹脂２０は、例えば第１樹脂１３と同様の材料、特性を有する。第２フィラー粒子２１は、例えば第１フィラー粒子１４と同様の材料、特性を有する。第２フィラー粒子２１は、例えば球状であり、第２フィラー粒子２１の粒径は、例えば０．０５μｍ以上０．７μｍ以下である。
導電層８は、接地用配線、電力供給用配線または信号用配線等の配線として機能する。導電層８は、例えば銅、銀、金、アルミニウム、ニッケルまたはクロム等の導電材料からなる。導電層８の厚みは、例えば３μｍ以上２０μｍ以下である。導電層８の各方向への熱膨張率は、例えば１４ｐｐｍ／℃以上１８ｐｐｍ／℃以下である。また、導電層８のヤング率は、例えば７０ＧＰａ以上１５０ＧＰａ以下である。
ここで、図１に示したように、便宜上、複数の絶縁層７のうち電子部品２側の最外層に配された絶縁層７を第１絶縁層２２とする。
導電層８は、第１絶縁層２２の電子部品２側の一主面において枠体６の貫通孔Ｐ内に露出した複数のパッド２３と、第１絶縁層２２の一主面と枠体６との間に配された、または複数の絶縁層７のうち第１絶縁層２２以外の絶縁層７の両主面に配された接続導体２４とを含んでいる。
パッド２３は、バンプ４を介して電子部品２に電気的に接続される端子として機能する。パッド２３は、ニッケルからなることが望ましい。その結果、パッド２３のニッケルとバンプ４のはんだとが脆弱な金属間化合物を形成しにくいため、パッド２３とバンプ４との接続強度を高めることができる。複数のパッド２３それぞれには、ビア導体９が電気的に接続している。パッド２３は、例えば円板状である。パッド２３の幅（直径）は、例えば３０μｍ以上１５０μｍ以下である。なお、配線基板３に電子部品２を実装する前には、パッド２３の表面に、金からなるめっき膜が形成されていても構わない。配線基板３に電子部品２を実装する際に、めっき膜の金がバンプ４内に拡散するため、めっき膜が消失する。
接続導体２４は、厚み方向または平面方向に沿って互いに離れたビア導体９同士を電気的に接続する機能を有する。接続導体２４は、例えばパッド２３と異なる導電材料からなる。接続導体２４は、銅からなることが望ましい。その結果、接続導体２４の導電率を高め、接続導体２４における信号伝送特性を高めることができる。接続導体２４は、例えば、ビア導体９が電気的に接続した円板状である複数のランドと、複数のランド同士を互いに接続した細長形状である複数の配線導体とを含んでいる。
ビア導体９は、導電層８とともに配線として機能する。ビア導体９は、例えば導電層８と同様の材料、特性を有する。ビア導体９は、絶縁層７を厚み方向に貫通するビア孔Ｖ内に配されている。本実施形態のビア導体９は、ビア孔Ｖ内に充填されている。ビア孔Ｖは、電子部品２とは反対側から電子部品２側に向かって幅が小さいテーパー状である。ビア導体９の電子部品２側の端部の幅（直径）は、例えば１０μｍ以上１００μｍ以下である。ビア導体９の電子部品２とは反対側の端部の幅（直径）は、例えば１２μｍ以上１２０μｍ以下である。
枠体６は、基板５よりも剛性が高いため、基板５の一主面に接着することによって基板５の反りを抑制する補強部材として機能する。また、枠体６の基板５とは反対側の一主面には、実装部品（図示せず）が実装される。実装部品は、電子部品２および配線基板３とともに実装構造体１を構成する。実装部品は、例えば電子部品２と同様の構成を有する。
枠体６は、基板５の一主面に接着したコア基板２５と、コア基板２５の基板５とは反対側に配されたビルドアップ層２６とを含んでいる。枠体６の貫通孔Ｐは、コア基板２５の貫通孔と、ビルドアップ層２６の貫通孔とが連通して構成されている。
コア基板２５は、基板５の剛性を高めるものである。このコア基板２５は、基体２７と、基体２７を厚み方向に貫通したスルーホール内に配された筒状のスルーホール導体２８と、スルーホール導体２８に取り囲まれた柱状の絶縁体２９とを含んでいる。基体２７は、例えば、エポキシ樹脂等の樹脂と、樹脂に被覆されたガラスクロス等の基材と、樹脂中に分散した酸化ケイ素等からなるフィラー粒子と、を含んでいる。スルーホール導体２８は、基板５の導電層８に電気的に接続しており、例えば導電層８と同様の材料、特性を有する。絶縁体２９は、例えばエポキシ樹脂等の樹脂を含んでいる。
ビルドアップ層２６は、基板５と同様の構成を有するとともに、コア基板２５の基板５とは反対側に配されている。その結果、配線基板３に熱が加わった際に、コア基板２５とビルドアップ層２６との間に加わる熱応力が、コア基板２５と基板５との間に加わる熱応力と反対方向に働くため、配線基板３の反りを抑制することができる。ビルドアップ層２６は、基板５と同様に、絶縁層７、導電層８およびビア導体９を含んでいる。ビルドアップ層２６の導電層８およびビア導体９は、実装部品とスルーホール導体２８とを電気的に接続することによって、実装部品と外部回路基板または電子部品２との間で電源または信号を伝送する配線として機能する。
貫通孔Ｐは、図１および図２に示すように、配線基板３の基板５とは反対側の一主面に開口している。また、貫通孔Ｐ内には、第１絶縁層２２の一主面に、パッド２３が露出している。この貫通孔Ｐ内には、電子部品２および樹脂部材３０が配されている。本実施形態の貫通孔Ｐは、図２に示すように、四角柱状である。貫通孔Ｐの平面視における縦方向（Ｙ方向）および横方向（Ｘ方向）の長さは、例えば１ｍｍ以上３０ｍｍ以下である。なお、貫通孔Ｐは、柱状であればよく、平面視した時に円柱状や多角柱状であっても構わない。
樹脂部材３０は、電子部品２を被覆しているとともに電子部品２と第１絶縁層２２の一主面との間に配されている。この樹脂部材３０は、電子部品２、配線基板３および実装部品とともに実装構造体１を構成する。樹脂部材３０は、例えば第３樹脂３１および第３樹脂３１中に分散した複数の第３フィラー粒子３２を含んでいる。樹脂部材３０における第３フィラー粒子３２の含有割合は、例えば３０体積％以上７０体積％以下である。第３樹脂３１は、例えば第１樹脂１３と同様の材料からなる。第３フィラー粒子３２は、例えば第１フィラー粒子１４と同様の材料からなる。
ところで、電子部品２の実装時や使用時に実装構造体１に熱が加わると、第１絶縁層２２と枠体６との熱膨張率の違いに起因して、第１絶縁層２２と枠体６との間に応力が加わることがある。
一方、本実施形態において、図１および図４に示すように、配線基板３は、第１絶縁層２２（絶縁層７）と、第１絶縁層２２の厚み方向に沿った貫通孔Ｐを有する枠体６とを備える。第１絶縁層２２は、枠体６側の一主面に凹部３３を有している。凹部３３は、平面視したときに、貫通孔Ｐに位置する第１部分３４と、枠体６に位置し、第１部分３４に連続する第２部分３５とを有している。換言すれば、貫通孔Ｐにつながった第１部分３４と、第１部分３４につながっているとともに第１絶縁層２２と枠体６との間に配された第２部分３５とを有する。さらに換言すれば、第１部分３４は貫通孔Ｐ内に露出しており、第２部分３５は、枠体６の第１絶縁層２２側に位置し、貫通孔Ｐ内に露出していない。
すなわち、第１絶縁層２２の凹部３３以外の凸部に枠体６が配置され、第２部分３５における枠体６の第１絶縁層２２側の面と、第１絶縁層２２の面との間には空隙３６を有している。換言すれば、第２部分３５は、第１部分３４に開口した空隙３６を有している。
これにより、電子部品２と第１絶縁層２２の一主面との間に配される樹脂部材３０の一部が空隙３６に入り込む。このため、樹脂部材３０が第１絶縁層２２および枠体６に接着することによって、樹脂部材３０が第１絶縁層２２と枠体６とを接着するため、第１絶縁層２２と枠体６との接着強度を高めることができる。したがって、第１絶縁層２２と枠体６との剥離を低減し、電気的信頼性に優れた配線基板３を得ることができる。
なお、配線基板３に電子部品２を実装する前には、第１部分３４および空隙３６は空間となっているが、配線基板３に電子部品２を実装した後には、第１部分３４および空隙３６には樹脂部材３０の一部が配されている。
本実施形態の凹部３３は、図１および図２に示すように、四角柱状である。凹部３３の平面視における縦方向（Ｙ方向）および横方向（Ｘ方向）の長さは、例えば１ｍｍ以上３０ｍｍ以下である。凹部３３の深さ（Ｚ方向）は、例えば３μｍ以上２０μｍ以下である。第２部分３５の幅（第１部分３４との境界と凹部３３の凹部側面３３ａとの間の長さ）は、例えば０．１ｍｍ以上２ｍｍ以下である。空隙３６の幅（第１部分３４との境界と後述する金属部材３７の側面との間の長さ）は、例えば０．０１ｍｍ以上０．２ｍｍ以下である。なお、凹部３３は、柱状であればよく、円柱状や多角柱状であっても構わない。
本実施形態において、図２に示すように、第２部分３５は、貫通孔Ｐの周方向（ＸＹ平面方向）に沿って第１部分３４を取り囲んでおり、空隙３６は、第１部分３４を取り囲んでいる。その結果、第１部分３４の外周全体に渡って、第１絶縁層２２と枠体６との接着強度を高めることができるため、第１絶縁層２２と枠体６との剥離をより低減できる。
本実施形態において、図１、図２および図４に示すように、配線基板３は、空隙３６の一部であって、第１絶縁層２２の凹部側面３３ａに接して配された金属部材３７をさらに備えている。換言すれば、第２部分３５の空隙３６と第２部分３５における第１絶縁層２２の凹部側面３３ａとの間に配された金属部材３７をさらに備えている。その結果、剛性の高い金属部材３７によって、基板５を補強して、基板５の反りまたは変形を低減することができる。したがって、基板５における導電層８の断線を低減し、配線基板３の電気的信頼性を高めることができる。この場合、空隙３６は、金属部材３７、枠体６、第１絶縁層２２とで構成されている。
本実施形態の金属部材３７は、銅からなる。その結果、金属部材３７の剛性を高め、基板５を補強することができる。また、金属部材３７の熱伝導率を高め、電子部品２が発する熱を配線基板３の外部へ放出することができる。また、金属部材３７によって電磁ノイズの拡散を低減することができる。金属部材３７の厚み（Ｚ方向）は、例えば３μｍ以上２０μｍ以下である。金属部材３７の幅（金属部材３７における空隙３６側の側面とその反対側の側面との間の長さ）は、例えば０．１ｍｍ以上３ｍｍ以下である。
本実施形態において、図２に示すように、金属部材３７は、貫通孔Ｐの周方向に沿って第１部分３４を取り囲んでいる。その結果、剛性の高い金属部材３７が基板５の補強枠として機能するため、基板５の反りまたは変形を低減することができる。
本実施形態において、図４に示すように、金属部材３７は、空隙３６側の側面に窪み部３８を有する。その結果、第１絶縁層２２と枠体６との間に加わる応力が、剛性の高い金属部材３７の窪み部３８に集中しやすくなるため、第１絶縁層２２と枠体６との剥離を低減することができる。また、窪み部３８に樹脂部材３０が入り込むため、アンカー効果によって、金属部材３７と樹脂部材３０との接着強度を高めることができる。したがって、第１絶縁層２２と枠体６との剥離を低減することができる。窪み部３８の深さ（ＸＹ平面方向）は、例えば５μｍ以上３００μｍ以下である。窪み部３８の幅（Ｚ方向）は、例えば３μｍ以上２５μｍ以下である。
本実施形態において、窪み部３８は、金属部材３７の空隙３６側の側面において、枠体６側の一端部から枠体６とは反対側の他端部に渡って形成されている。その結果、第１絶縁層２２と枠体６との間に加わる応力が、剛性の高い金属部材３７の窪み部３８により集中しやすくなる。また、窪み部３８によるアンカー効果を高め、金属部材３７と樹脂部材３０との接着強度をより高めることができる。
本実施形態において、窪み部３８は、凹曲面状である。その結果、窪み部３８に樹脂部材３０が入り込みやすくなるため、窪み部３８によるアンカー効果を高めることができる。
本実施形態において、金属部材３７は、枠体６の第１絶縁層２２側の他主面と、凹部３３の凹部側面３３ａおよび凹部底面とに接している。その結果、第１絶縁層２２と枠体６との間に加わる応力が、剛性の高い金属部材３７の窪み部３８により集中しやすくなる。なお、本実施形態の金属部材３７は、枠体６の第１絶縁層２２側の他主面と、凹部３３の凹部側面３３ａおよび凹部底面とに直接接着している。
本実施形態において、図４に示すように、枠体６における貫通孔Ｐの内壁は、第１絶縁層２２側の一端部に貫通孔Ｐの内部へ突出した凸部３９を有する。その結果、凸部３９によるアンカー効果によって、枠体６と樹脂部材３０との接着強度を高めることができる。したがって、枠体６と樹脂部材３０との剥離を低減し、枠体６と第１絶縁層２２との剥離を低減することができる。凸部３９の高さ（ＸＹ平面方向）は、例えば１０μｍ以上５００μｍ以下である。凸部３９の幅（Ｚ方向）は、例えば１０μｍ以上５００μｍ以下である。
本実施形態において、凸部３９の第１絶縁層２２とは反対側の側面（以下、第１側面３９ａという）は、凹曲面状である。その結果、貫通孔Ｐ内への電子部品２の実装、または貫通孔Ｐ内への樹脂部材３０の注入を容易に行なうことができ、電子部品２と配線基板３との間に気泡が残存しにくくなる。その結果、電子部品２と配線基板３との接続箇所において、気泡に起因したイオンマイグレーションの発生を低減し、電気的信頼性に優れた実装構造体１を得ることができる。
本実施形態において、凸部３９の第１絶縁層２２側の側面（以下、第２側面３９ｂという）は、平面状である。この凸部３９の第２側面３９ｂは、凸部３９の底面ということもできる。その結果、空隙３６内へ樹脂部材３０を容易に充填することができるため、第１絶縁層２２と枠体６との接着強度をより高めることができる。
本実施形態において、樹脂部材３０における第３フィラー粒子３２の含有割合は、第１樹脂層１０における第１フィラー粒子の含有割合よりも大きい。その結果、樹脂部材３０のヤング率を高め、樹脂部材３０によって電子部品２を強固に固定できる。したがって、電子部品２と配線基板３との接続箇所の破壊を低減できる。また、樹脂部材３０の熱膨張率を低減し、樹脂部材３０と電子部品２との熱膨張率の差を低減できる。本実施形態において、空隙３６に入り込んだ樹脂部材３０の一部は、第３フィラー粒子３２を含んでいる。
本実施形態において、図１および図３（ａ）に示すように、パッド２３は、凹部３３の底面に配されている。パッド２３は、凹部３３に開口したビア孔Ｖ内に配されている。パッド２３の頂面は、凹部３３の底面と同一面をなしている。その結果、樹脂部材３０を注入した際に、電子部品２と配線基板３との間に気泡が残存しにくくなる。このパッド２３は、パッド２３が配されたビア孔Ｖ内のビア導体９と電気的に接続している。
次に、前述した実装構造体１の製造方法を、図５乃至図１２を参照しつつ説明する。
（１）図５（ａ）に示すように、枠体６のコア基板２５を作製する。具体的には、例えば以下のように行なう。
プリプレグを硬化させてなる基体２７と基体２７の両主面に配された銅箔等の金属箔とからなる積層板を準備する。次に、レーザー加工またはドリル加工等を用いて、積層板にスルーホールを形成する。次に、例えば無電解めっき法、電解めっき法、蒸着法またはスパッタリング法等を用いて、スルーホール内に導電材料を被着させて筒状のスルーホール導体２８を形成する。次に、スルーホール導体２８の内側に未硬化樹脂を充填して硬化させることによって、絶縁体２９を形成する。次に、例えば無電解めっき法および電解めっき法等を用いて、絶縁体２９上に銅等の導電材料を被着させた後、基体２７上の金属箔および導電材料をパターニングして導電層８を形成する。この導電層８は、凹部３３に対応した金属層４０を有する。
以上のようにして、コア基板２５を作製することができる。
（２）図５（ｂ）乃至図７（ｂ）に示すように、支持シート４１と、支持シート４１上に配された無機絶縁層１１と、無機絶縁層１１上に配された未硬化樹脂を含む樹脂層前駆体４２とを有する積層シート４３を作製する。具体的には、例えば以下のように行なう。
まず、図５（ｂ）に示すように、支持シート４１および支持シート４１上に配された第２樹脂層１２を有する樹脂付きシート４４を準備する。次に、図５（ｃ）および（ｄ）に示すように、無機絶縁粒子１５と無機絶縁粒子１５が分散した溶剤４５とを有するスラリー４６を準備し、スラリー４６を第２樹脂層１２の一主面に塗布する。次に、図６（ａ）および（ｂ）に示すように、スラリー４６から溶剤４５を蒸発させて、支持シート４１上に無機絶縁粒子１５を残存させて、残存した無機絶縁粒子１５からなる粉末層４７を形成する。この粉末層４７において、第１無機絶縁粒子１８は近接箇所で互いに接触している。次に、図６（ｃ）および（ｄ）に示すように、粉末層４７を加熱して、隣接する第１無機絶縁粒子１８同士を近接箇所で接続させることによって無機絶縁層１１を形成する。
次に、図７（ａ）および（ｂ）に示すように、第１樹脂１３となる未硬化樹脂および第１フィラー粒子１４を含む樹脂層前駆体４２を無機絶縁層１１上に積層し、積層された無機絶縁層１１および樹脂層前駆体４２を厚み方向に加熱加圧することによって、樹脂層前駆体４２の一部を間隙１６内に充填する。以上のようにして、積層シート４３を作製することができる。
本実施形態においては、粒径が３ｎｍ以上１１０ｎｍ以下である複数の第１無機絶縁粒子１８、およびこの第１無機絶縁粒子１８が分散した溶剤４５を含むスラリー４６を支持シート４１上に塗布している。その結果、第１無機絶縁粒子１８の粒径が３ｎｍ以上１１０ｎｍ以下であることから、低温条件下においても、複数の第１無機絶縁粒子１８の一部を互いに強固に接続することができる。これは、第１無機絶縁粒子１８が微小であることから、第１無機絶縁粒子１８の原子、特に表面の原子が活発に運動するため、複数の第１無機絶縁粒子１８の一部が互いに強固に接続する温度を低減すると推測される。
したがって、第１無機絶縁粒子１８の結晶化開始温度未満、さらには２５０℃以下といった低温条件下で複数の第１無機絶縁粒子１８同士を強固に接続させることができる。また、このように低温で加熱することによって、第１無機絶縁粒子１８および第２無機絶縁粒子１９の粒子形状を保持しつつ、第１無機絶縁粒子１８同士および第１無機絶縁粒子１８と第２無機絶縁粒子１９とを近接領域のみで接続することができる。その結果、開気孔の間隙１６を容易に形成することができる。また、第２樹脂層１２の第２樹脂２０の熱分解温度未満の温度で第１無機絶縁粒子１８同士を強固に接続させることができる。したがって、第２樹脂層１２の損傷を低減することができる。
なお、第１無機絶縁粒子１８同士を強固に接続することができる温度は、例えば、第１無機絶縁粒子１８の平均粒径を１１０ｎｍに設定した場合は２５０℃程度であり、第１無機絶縁粒子１８の平均粒径を１５ｎｍに設定した場合は１５０℃程度である。
また、本実施形態においては、粒径が０．５μｍ以上５μｍ以下である複数の第２無機絶縁粒子１９をさらに含むスラリー４６を支持シート４１上に塗布している。その結果、平均粒径が第１無機絶縁粒子１８よりも大きい第２無機絶縁粒子１９によって、スラリー４６における無機絶縁粒子１５の隙間を低減できるため、溶剤４５を蒸発させて形成する粉末層４７の収縮を低減できる。したがって、主面方向へ大きく収縮しやすい平板状である粉末層４７の収縮を低減することで、粉末層４７における厚み方向に沿ったクラックの発生を低減することができる。
支持シート４１は、例えばＰＥＴフィルム等の樹脂フィルムまたは銅箔等の金属箔である。溶剤４５は、例えばメタノール、イソプロパノール、メチルエチルケトン、メチルイソブチルケトン、キシレン、またはこれらから選択された２種以上の混合物を含んだ有機溶剤等である。スラリー４６の乾燥温度は、例えば２０℃以上溶剤４５の沸点未満である。粉末層４７を加熱する際の加熱温度は、溶剤４５の沸点以上、第１無機絶縁粒子１８の結晶化開始温度未満であり、さらには、１００℃以上２５０℃以下である。
積層された無機絶縁層１１および樹脂層前駆体４２を加熱加圧する際の加熱温度は、例えば５０℃以上１００℃以下である。なお、この加熱温度は、樹脂層前駆体４２の硬化開始温度未満であるため、樹脂層前駆体４２を未硬化の状態で維持することができる。
（３）図８（ａ）乃至図１０（ａ）に示すように、コア基板２５上に積層シート４３を積層して絶縁層７を形成した後、導電層８およびビア導体１２を形成する。具体的には、例えば以下のように行なう。
まず、樹脂層前駆体４２をコア基板２５側に配しつつ、コア基板２５の両主面それぞれに積層シート４３を積層する。次に、積層されたコア基板２５および積層シート４３を厚み方向に加熱加圧することによって、コア基板２５に積層シート４３を接着させる。この際に、樹脂層前駆体４２が金属層４０を取り囲む。次に、図８（ａ）および（ｂ）に示すように、樹脂層前駆体４２を加熱することによって、未硬化樹脂を硬化させて第１樹脂１３として、樹脂層前駆体４２を第１樹脂層１０とする。その結果、絶縁層７を形成することができる。この際に、第１樹脂層１０が金属層４０を取り囲んでいるため、第１樹脂層１０には金属層４０に対応した形状の凹部３３が形成され、この凹部３３には金属層４０が配された状態となる。また、工程（２）で間隙１６に入り込んでいた樹脂層前駆体４２の一部が樹脂部１７となる。
次に、図９（ａ）に示すように、化学的または機械的に支持シート４１を絶縁層７から剥離した後、レーザー加工を用いて、絶縁層７を厚み方向に貫通する複数のビア孔Ｖを形成する。この際に、複数のビア孔Ｖの底面に導電層８を露出させ、少なくとも１つのビアＶの底面に金属層４０を露出させる。次に、図９（ｂ）に示すように、電解めっき法によって、金属層４０とは異なる導電材料をビアＶ内に露出した金属層４０上に被着させて、パッド２３を形成する。次に、無電解めっき法および電解めっき法を用いたセミアディティブ法またはサブトラクティブ法などによって、ビア孔Ｖの内壁および絶縁層７の主面に導電材料を被着させるとともにこの導電材料をパターニングする。これにより、図１０（ａ）に示すように、ビア孔Ｖ内にビア導体９を形成しつつ、絶縁層７上に導電層８を形成する。
コア基板２５に積層シート４３を接着させる際の加熱加圧は、工程（２）と同様の条件を用いることができる。また、未硬化樹脂を硬化させて第１樹脂１３とする際の加熱温度は、例えば未硬化樹脂の硬化開始温度以上、熱分解温度未満である。
（４）図１０（ｂ）に示すように、工程（３）を繰り返すことによって、コア基板２５の一主面に基板５を形成しつつ、コア基板２５の他主面にビルドアップ層２６を形成する。本工程において、コア基板２５およびビルドアップ層２６は、貫通孔Ｐを有しない平板を構成している。なお、本工程を繰り返すことにより、基板５およびビルドアップ層２６をより多層化することができる。
（５）図１１（ａ）乃至図１２（ｂ）に示すように、サンドブラスト法を用いて、貫通孔Ｐを有する枠体６を形成し、配線基板３を形成する。具体的には、例えば以下のように行なう。
まず、サンドブラスト法を用いて、ビルドアップ層２６のコア基板２５とは反対側の一主面に向かって砥粒を噴射する。これにより、図１１（ａ）および（ｂ）に示すように、ビルドアップ層２６およびコア基板２５を厚み方向に貫通する貫通孔Ｐを形成し、貫通孔Ｐに金属層４０を露出させる。この際に、金属層４０よりも幅が小さい貫通孔Ｐを形成することによって、以下に示すように、貫通孔Ｐと絶縁層７との間に位置する第１部分３４と、枠体６と絶縁層７との間に位置する第２部分３５とを有する凹部３３が形成される。
次に、図１２（ａ）および（ｂ）に示すように、エッチング液を用いて、貫通孔Ｐに露出した金属層４０をエッチングすることによって、凹部３３の第１部分３４から金属層４０を除去するとともに、第２部分３５の少なくとも一部から金属層４０を除去する。これにより、第１部分３４を貫通孔Ｐにつながった空間とするとともに、第２部分３５に、第１部分３４につながった空間である空隙３６を形成する。また、第２部分３５に金属層４０の一部を残存させることによって、この金属層４０の一部を金属部材３７とする。
以上のようにして、貫通孔Ｐを有する枠体６を形成するとともに、凹部３３を形成し、枠体６の絶縁層７側の面と絶縁層７の一主面との間に空隙３６を形成する。
本実施形態においては、サンドブラスト法を用いて金属層４０を露出させつつ貫通孔Ｐを形成する。その結果、サンドブラスト法で切削されにくい金属層４０を切削加工のストップ層として用いることによって、凹部３３の底面の切削加工を抑制し、凹部３３の底面をより平坦にすることができる。これにより、電子部品２を実装する際に、電子部品２と配線基板３との接続不良を低減することができる。また、サンドブラスト法において、砥粒の形状、砥粒の噴射圧、砥粒の噴射時間などの加工条件を適宜調節することによって、本実施形態の凸部３９を容易に形成することができる。
ここで、サンドブラスト法においては、砥粒の噴射によって、貫通孔Ｐの内壁と金属層４０との間に応力が加わり、貫通孔Ｐの内壁と金属層４０との間に剥離が生じることがある。一方、本実施形態においては、金属層４０を除去して、第２部分３５に空隙３６を形成した後、後述するように、樹脂部材３０の一部を空隙３６に入り込ませる。このため、樹脂部材３０の一部によって第１絶縁層２２と枠体６とを接着し、第１絶縁層２２と枠体６との剥離を低減することができる。
サンドブラスト法で噴射される砥粒は、例えば酸化ケイ素、酸化アルミニウムまたは炭化ケイ素などの無機材料からなる。また、砥粒の平均粒径は、例えば２μｍ以上８０μｍ以下である。砥粒の噴射は、例えば空気によって行なわれる（ドライブラスト）。
本実施形態においては、絶縁層７が無機絶縁層１１を有する。その結果、サンドブラスト法で噴射された砥粒によって絶縁層７に応力が加わった際に、剛性の高い無機絶縁層１１によって、絶縁層７の変形を低減することができる。したがって、凹部３３の底面をより平坦にすることができる。
本実施形態においては、貫通孔Ｐを形成した後に第１部分３４から金属層４０を除去する。その結果、金属層４０を除去して凹部３３の底面を露出させることによって、凹部３３の底面をより平坦にすることができる。
本実施形態においては、互いに異なる導電材料からなる金属層４０およびパッド２３のうち、金属層４０を選択的にエッチングすることによって、第１部分３４の底面にパッド２３を露出させる。その結果、本実施形態のパッド２３を容易に形成することができる。金属層４０が銅であり、パッド２３がニッケルである場合には、エッチング液として塩化第二鉄溶液または塩化第二銅溶液を用いることができる。
本実施形態においては、金属層４０をエッチングすることによって、第２部分３５の少なくとも一部から金属層４０を除去する。その結果、エッチング液の種類、エッチング時間などのエッチング条件を適宜調節することによって、本実施形態の空隙３６および金属部材３７を容易に形成することができる。
（６）配線基板３に電子部品２を実装し、電子部品２を樹脂部材３０で被覆することによって、図１に示した実装構造体１を作製する。具体的には、例えば以下のように行なう。
まず、配線基板３の貫通孔Ｐに電子部品２を収容し、基板５に対してバンプ４を介して電子部品２をフリップチップ実装する。この際に、バンプ４とパッド２３とを電気的に接続する。次に、配線基板３の貫通孔Ｐ内に液状の未硬化樹脂部材を配する。この際に、未硬化樹脂部材によって電子部品２を被覆するとともに、未硬化樹脂部材を電子部品２と第１絶縁層２２との間に配する。さらに、未硬化樹脂部材の一部を、凹部３３の第１部分３４および空隙３６に入り込ませる。次に、未硬化樹脂部材を熱硬化させることによって、一部が空隙３６に入り込んだ樹脂部材３０を形成する。
以上のようにして、実装構造体１を作製することができる。
本発明は、前述の実施形態に限定されず、本発明の要旨を逸脱しない範囲において、種々の変更、改良、組合せ等が可能である。
例えば、前述した本発明の実施形態においては、電子部品２が配線基板３にフリップチップ実装された構成を例に説明したが、電子部品２は配線基板３にワイヤボンディング実装されていても構わない。
また、前述した本発明の実施形態においては、実装構造体１が枠体６上に実装された実装部品を備えた構成を例について説明したが、実装構造体１は実装部品を備えていなくても構わない。
また、前述した本発明の実施形態においては、基板５がコアレス基板である構成を例に説明したが、基板５はコア基板およびビルドアップ層を有するビルドアップ基板であっても構わない。
また、前述した本発明の実施形態においては、枠体６がコア基板２５およびビルドアップ層２６を有する構成を例に説明したが、枠体６として他のものを用いてもよく、枠体６はコア基板２５のみからなるものでも構わないし、枠体６は金属板や樹脂板などからなるものでも構わない。
また、前述した本発明の実施形態においては、絶縁層７が第１樹脂層１０、無機絶縁層１１および第２樹脂層１２を有する構成を例に説明したが、絶縁層７は第１樹脂層１０および無機絶縁層１１を有していればよく、第２樹脂層１２を有してなくても構わない。
また、前述した本発明の実施形態においては、無機絶縁粒子１５が第１無機絶縁粒子１８および第２無機絶縁粒子１９を含む構成を例に説明したが、無機絶縁粒子１５は、第２無機絶縁粒子１９を含まなくても良く、または第１無機絶縁粒子１８を含まなくても良い。
また、前述した本発明の実施形態においては、ビア導体１２がビア孔Ｖ内に充填された構成を例に説明したが、ビア導体１２はビア孔Ｖの内壁に被着した膜状であっても構わない。
また、前述した本発明の実施形態においては、工程（２）において溶剤４５の蒸発と粉末層４７の加熱とを別々に行なった構成を例に説明したが、これらを同時に行なっても構わない。
また、前述した本発明の実施形態においては、工程（３）において支持シート４１を絶縁層７から除去した後に絶縁層７の一主面に導電層８を形成した構成を例に説明したが、金属箔からなる支持シート４１を絶縁層７上でパターニングすることによって導電層８を形成しても構わない。
１ 実装構造体
２ 電子部品
３ 配線基板
６ 枠体
７ 絶縁層
３３ 凹部
３３ａ 凹部側面
３４ 第１部分
３５ 第２部分
３６ 空隙
３７ 金属部材
３８ 窪み部
３９ 凸部

Claims (9)

  1. 絶縁層と、該絶縁層上に配置された枠体とを備え、
    前記枠体は貫通孔を有し、
    前記絶縁層は、前記枠体側の一主面に凹部を有しており、
    平面視したときに、前記凹部は、前記貫通孔に位置する第１部分と、前記枠体に位置し、前記第１部分に連続する第２部分とを有し、該第２部分における前記枠体と前記絶縁層との間に空隙を有することを特徴とする配線基板。
  2. 前記第２部分は、前記第１部分を取り囲んでいることを特徴とする請求項１に記載の配線基板。
  3. 請求項１または２に記載の配線基板において、
    前記絶縁層の前記凹部の側面に金属部材が配置されており、前記空隙が前記金属部材、前記枠体および前記絶縁層とで構成されていることを特徴とする配線基板。
  4. 請求項３に記載の配線基板において、
    前記金属部材は、前記第１部分を取り囲んでいることを特徴とする配線基板。
  5. 請求項３または４に記載の配線基板において、
    前記金属部材は、前記空隙側の側面に窪み部を有することを特徴とする配線基板。
  6. 請求項１乃至５のうちいずれかに記載の配線基板において、
    前記枠体における前記貫通孔の内壁は、前記絶縁層側の一端部に前記貫通孔の内部へ突出した凸部を有することを特徴とする配線基板。
  7. 請求項６に記載の配線基板において、
    前記凸部の前記絶縁層とは反対側の側面は、凹曲面状であることを特徴とする配線基板。
  8. 請求項１乃至７のうちいずれかに記載の配線基板において、
    前記第２部分に位置する前記枠体の前記絶縁層側の面は、平面状であることを特徴とする配線基板。
  9. 請求項１乃至８のうちいずれかに記載の配線基板と、
    前記貫通孔内における前記絶縁層上に配された電子部品と、
    前記第１部分に配され、一部が前記空隙に入り込んだ樹脂部材とを備えたことを特徴とする実装構造体。
JP2015545271A 2013-10-30 2014-10-29 配線基板およびこれを用いた実装構造体 Active JP6133432B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013225359 2013-10-30
JP2013225359 2013-10-30
PCT/JP2014/078770 WO2015064642A1 (ja) 2013-10-30 2014-10-29 配線基板およびこれを用いた実装構造体

Publications (2)

Publication Number Publication Date
JPWO2015064642A1 true JPWO2015064642A1 (ja) 2017-03-09
JP6133432B2 JP6133432B2 (ja) 2017-05-24

Family

ID=53004242

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015545271A Active JP6133432B2 (ja) 2013-10-30 2014-10-29 配線基板およびこれを用いた実装構造体

Country Status (6)

Country Link
US (1) US9936583B2 (ja)
EP (1) EP3065514A4 (ja)
JP (1) JP6133432B2 (ja)
KR (1) KR101835452B1 (ja)
CN (1) CN105659710B (ja)
WO (1) WO2015064642A1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9609746B1 (en) * 2015-12-14 2017-03-28 Unimicron Technology Corp. Circuit board structure and manufacturing method thereof
JP6556092B2 (ja) * 2016-04-26 2019-08-07 京セラ株式会社 印刷配線板およびその製造方法
JP6819268B2 (ja) * 2016-12-15 2021-01-27 凸版印刷株式会社 配線基板、多層配線基板、及び配線基板の製造方法
JP6815880B2 (ja) * 2017-01-25 2021-01-20 株式会社ディスコ 半導体パッケージの製造方法
JP7105549B2 (ja) * 2017-04-28 2022-07-25 日東電工株式会社 配線回路基板、および、撮像装置
US10685922B2 (en) * 2017-05-09 2020-06-16 Unimicron Technology Corp. Package structure with structure reinforcing element and manufacturing method thereof
US10950535B2 (en) * 2017-05-09 2021-03-16 Unimicron Technology Corp. Package structure and method of manufacturing the same
JP6820892B2 (ja) * 2018-09-28 2021-01-27 京セラ株式会社 印刷配線板および印刷配線板の製造方法
JP7486934B2 (ja) 2018-12-25 2024-05-20 Tdk株式会社 回路基板
KR102196385B1 (ko) 2020-05-04 2020-12-30 제엠제코(주) 반도체 패키지

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11195682A (ja) * 1997-12-26 1999-07-21 Fujitsu Ltd 接着剤層の形成方法及び半導体装置の製造方法
US6162996A (en) * 1994-03-23 2000-12-19 Dyconex Patente Ag Insulating foil circuit board with rigid and flexible sections
JP2002094211A (ja) * 2000-07-13 2002-03-29 Ngk Spark Plug Co Ltd 埋め込み樹脂及びそれを用いた配線基板並びにその埋め込み樹脂を用いた配線基板の製造方法
WO2005026761A1 (en) * 2003-09-16 2005-03-24 Koninklijke Philips Electronics N.V. A method of manufacturing an electronic device and an electronic device
WO2005039260A1 (en) * 2003-10-15 2005-04-28 Koninklijke Philips Electronics N.V. Electronic device and method of manufacturing thereof
WO2007043714A1 (ja) * 2005-10-14 2007-04-19 Ibiden Co., Ltd. 多層プリント配線板およびその製造方法
US20090097214A1 (en) * 2007-10-15 2009-04-16 Samsung Techwin Co., Ltd Electronic chip embedded circuit board and method of manufacturing the same
WO2009054098A1 (ja) * 2007-10-25 2009-04-30 Panasonic Corporation 部品内蔵配線基板および部品内蔵配線基板の製造方法
JP2010114434A (ja) * 2008-10-08 2010-05-20 Ngk Spark Plug Co Ltd 部品内蔵配線基板及びその製造方法
JP2010192547A (ja) * 2009-02-16 2010-09-02 Ngk Spark Plug Co Ltd 多層配線基板及びその製造方法
US7886433B2 (en) * 2007-01-16 2011-02-15 Samsung Electro-Mechanics Co., Ltd. Method of manufacturing a component-embedded PCB
US20120217049A1 (en) * 2011-02-28 2012-08-30 Ibiden Co., Ltd. Wiring board with built-in imaging device
WO2013047848A1 (ja) * 2011-09-30 2013-04-04 京セラ株式会社 配線基板、部品内蔵基板および実装構造体
JP2013149874A (ja) * 2012-01-23 2013-08-01 Kyocer Slc Technologies Corp 多数個取り配線基板の組立体および多数個取り配線基板の組立方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4602318A (en) * 1981-04-14 1986-07-22 Kollmorgen Technologies Corporation Substrates to interconnect electronic components
US4758927A (en) * 1987-01-21 1988-07-19 Tektronix, Inc. Method of mounting a substrate structure to a circuit board
US5784782A (en) * 1996-09-06 1998-07-28 International Business Machines Corporation Method for fabricating printed circuit boards with cavities
JP3976954B2 (ja) * 1999-08-27 2007-09-19 新光電気工業株式会社 多層配線基板の製造方法及び半導体装置
US6876071B2 (en) * 2001-06-30 2005-04-05 Texas Instruments Incorporated Masking layer in substrate cavity
WO2007049417A1 (ja) * 2005-10-24 2007-05-03 Murata Manufacturing Co., Ltd. 回路モジュールの製造方法および回路モジュール
JP2007318089A (ja) * 2006-04-25 2007-12-06 Ngk Spark Plug Co Ltd 配線基板
US7718901B2 (en) * 2007-10-24 2010-05-18 Ibiden Co., Ltd. Electronic parts substrate and method for manufacturing the same
JP5395360B2 (ja) * 2008-02-25 2014-01-22 新光電気工業株式会社 電子部品内蔵基板の製造方法
JP5289996B2 (ja) * 2009-02-16 2013-09-11 日本特殊陶業株式会社 補強材付き配線基板
JP5129783B2 (ja) 2009-06-02 2013-01-30 日本特殊陶業株式会社 補強材付き配線基板及びその製造方法
JP5610064B2 (ja) * 2011-04-01 2014-10-22 株式会社村田製作所 部品内蔵樹脂基板およびその製造方法
US20150077960A1 (en) * 2013-09-19 2015-03-19 Murata Manufacturing Co., Ltd. Low-temperature packaging methodology for electronic devices and other devices

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6162996A (en) * 1994-03-23 2000-12-19 Dyconex Patente Ag Insulating foil circuit board with rigid and flexible sections
JPH11195682A (ja) * 1997-12-26 1999-07-21 Fujitsu Ltd 接着剤層の形成方法及び半導体装置の製造方法
JP2002094211A (ja) * 2000-07-13 2002-03-29 Ngk Spark Plug Co Ltd 埋め込み樹脂及びそれを用いた配線基板並びにその埋め込み樹脂を用いた配線基板の製造方法
WO2005026761A1 (en) * 2003-09-16 2005-03-24 Koninklijke Philips Electronics N.V. A method of manufacturing an electronic device and an electronic device
WO2005039260A1 (en) * 2003-10-15 2005-04-28 Koninklijke Philips Electronics N.V. Electronic device and method of manufacturing thereof
WO2007043714A1 (ja) * 2005-10-14 2007-04-19 Ibiden Co., Ltd. 多層プリント配線板およびその製造方法
US7886433B2 (en) * 2007-01-16 2011-02-15 Samsung Electro-Mechanics Co., Ltd. Method of manufacturing a component-embedded PCB
US20090097214A1 (en) * 2007-10-15 2009-04-16 Samsung Techwin Co., Ltd Electronic chip embedded circuit board and method of manufacturing the same
WO2009054098A1 (ja) * 2007-10-25 2009-04-30 Panasonic Corporation 部品内蔵配線基板および部品内蔵配線基板の製造方法
JP2010114434A (ja) * 2008-10-08 2010-05-20 Ngk Spark Plug Co Ltd 部品内蔵配線基板及びその製造方法
JP2010192547A (ja) * 2009-02-16 2010-09-02 Ngk Spark Plug Co Ltd 多層配線基板及びその製造方法
US20120217049A1 (en) * 2011-02-28 2012-08-30 Ibiden Co., Ltd. Wiring board with built-in imaging device
WO2013047848A1 (ja) * 2011-09-30 2013-04-04 京セラ株式会社 配線基板、部品内蔵基板および実装構造体
JP2013149874A (ja) * 2012-01-23 2013-08-01 Kyocer Slc Technologies Corp 多数個取り配線基板の組立体および多数個取り配線基板の組立方法

Also Published As

Publication number Publication date
JP6133432B2 (ja) 2017-05-24
KR20160050084A (ko) 2016-05-10
US20160278214A1 (en) 2016-09-22
KR101835452B1 (ko) 2018-03-08
CN105659710B (zh) 2018-11-09
EP3065514A4 (en) 2017-04-26
CN105659710A (zh) 2016-06-08
EP3065514A1 (en) 2016-09-07
WO2015064642A1 (ja) 2015-05-07
US9936583B2 (en) 2018-04-03

Similar Documents

Publication Publication Date Title
JP6133432B2 (ja) 配線基板およびこれを用いた実装構造体
JP6099734B2 (ja) 配線基板およびこれを用いた実装構造体
JP5961703B2 (ja) 配線基板およびその実装構造体
JP6151724B2 (ja) 実装構造体の製造方法
JP2011249759A (ja) 電子素子内蔵印刷回路基板及びその製造方法
JP6294024B2 (ja) 配線基板およびこれを用いた実装構造体
JP6258347B2 (ja) 配線基板およびこれを用いた実装構造体
JP6105316B2 (ja) 電子装置
JP5988372B2 (ja) 配線基板およびその実装構造体
JP5933989B2 (ja) 部品内蔵基板
JP6096538B2 (ja) 配線基板、これを用いた実装構造体および配線基板の製造方法
JP2014027163A (ja) 配線基板の製造方法、実装構造体の製造方法、配線基板および実装構造体
JP5623364B2 (ja) 配線基板、実装構造体および電子装置
JP6133689B2 (ja) 配線基板およびこれを用いた実装構造体
JP6001439B2 (ja) 配線基板および実装構造体
JP2015012082A (ja) 配線基板およびこれを用いた実装構造体
JP2016167637A (ja) 積層配線基板および積層体
JP6633390B2 (ja) 樹脂基板および実装構造体ならびに樹脂基板用シート
JP6001412B2 (ja) 配線基板およびそれを用いた実装構造体
JP5902559B2 (ja) 配線基板およびその製造方法
JP5952153B2 (ja) 積層配線基板およびそれを用いた実装構造体
JP2013093486A (ja) 配線基板の製造方法およびそれを用いた実装構造体の製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170214

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170308

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170321

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170419

R150 Certificate of patent or registration of utility model

Ref document number: 6133432

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150