CN104051392A - 半导体晶片、半导体工艺和半导体封装 - Google Patents

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Abstract

本发明提供一种半导体晶片、半导体封装和半导体工艺。所述半导体晶片包含衬底、至少一个金属片段和多个电介质层。所述半导体晶片被界定为多个裸片区域和多个沟槽区域，每一所述裸片区域具有集成电路，所述集成电路包含设置于所述电介质层之间的多个图案化金属层。所述沟槽区域设置于所述裸片区域之间，且所述至少一个金属片段设置于所述沟槽区域中并与所述裸片区域的所述集成电路绝缘。

Description

半导体晶片、半导体工艺和半导体封装
技术领域
本发明涉及3D半导体封装的领域，且更具体地说，涉及用以促进导电通孔(conductive via)的测试的技术和结构。
背景技术
在堆栈式芯片封装中，可以垂直堆栈方式将多个集成电路芯片封装于单个封装结构中。此情形增加堆栈密度而使封装结构较小，且常常缩短信号必须在芯片之间横穿的路径的长度。因此，堆栈式芯片封装倾向于增加芯片之间或之中的信号传输速度。另外，堆栈式芯片封装允许将具有不同功能的芯片集成于单个封装结构中。使用硅穿孔(Through Silicon Via,TSV)因其可在芯片之间提供短垂直导电路径的能力而成为在实现堆栈式芯片封装集成方面的关键技术。
通常，在TSV制造工艺中，从半导体晶片的底表面蚀刻半导体晶片以形成多个通孔(Via Hole)，使得暴露半导体晶片的最底图案化金属层(即，“金属1”(M1))。接着，将导电金属电镀于通孔，以便形成硅穿孔(TSV)。接着，切割半导体晶片以形成半导体裸片。在一些情况下，在半导体晶片的蚀刻工艺期间，蚀刻剂可能未精确地蚀刻半导体晶片，使得一些通孔将不达到最底图案化金属层(M1)。在其它情况下，在导电金属的电镀工艺期间，可能未良好地控制电镀参数，使得导电金属的厚度不均匀，且一些导电金属将不接触最底图案化金属层(M1)。以上两种情况将引起TSV的导电金属在电镀工艺中不会完美地终止(stop)于最底图案化金属层(M1)上，且在导电金属与最底图案化金属层(M1)之间形成开路。然而，仅在对半导体裸片执行测试后才发现此类不当缺陷，此意味仅在已将半导体晶片切割成半导体裸片后才发现此类不当缺陷。
发明内容
本发明的一个方面涉及一种半导体封装。在一个实施例中，所述半导体封装包含：半导体裸片，其包括衬底；多个电介质层，其设置于所述衬底上；集成电路，其包含设置于所述电介质层之间且彼此电性连接的多个图案化金属层；和至少一个金属片段(Metal Segment)，其与所述集成电路绝缘且从所述半导体裸片的侧表面(Lateral SideSurface)暴露。在此实施例中，所述至少一个金属片段设置于为所述电介质层中的最底电介质层的电介质层上，至少一个金属片段和所述集成电路的最底图案化金属层各自具有下表面，且所述下表面实质上共平面，且所述半导体裸片进一步包括至少一个导电通孔。
本发明的另一方面涉及一种半导体晶片。在一个实施例中，所述半导体晶片包含衬底，所述衬底被划分成多个裸片区域和多个沟槽区域(Trench Area)；其中每一所述裸片区域中包含集成电路，所述集成电路具有设置于电介质层之间且彼此电性连接的多个图案化金属层；且其中所述沟槽区域设置于所述裸片区域之间，且至少一个金属片段设置于所述沟槽区域中且与邻近裸片区域的所述集成电路绝缘。在此实施例中，所述至少一个金属片段设置于最底电介质层上，且所述至少一个金属片段和最底图案化金属层在同一层处共平面。
本发明的另一方面涉及一种半导体工艺。在一个实施例中，所述半导体工艺包括：(a)提供半导体晶片，所述半导体晶片具有衬底、至少一个金属片段、多个集成电路和多个电介质层，其中所述至少一个金属片段、所述集成电路和所述电介质层设置于所述衬底的顶表面上，每一所述集成电路包含设置于所述电介质层之间且彼此电性连接的多个图案化金属层，且所述至少一个金属片段与所述集成电路绝缘；(b)从所述衬底的底表面形成多个测试孔和内孔，以分别暴露所述至少一个金属片段和所述集成电路的最底图案化金属层；(c)在所述测试孔和所述内孔中形成多个导电金属，其中所述测试孔中的所述导电金属彼此分离；和(d)探测二个测试孔中的至少二个导电金属。所述半导体晶片被界定为多个裸片区域和多个沟槽区域，每一所述裸片区域具有每一所述集成电路，且所述沟槽区域设置于所述裸片区域之间。在实施例中，所述至少一个金属片段设置于所述沟槽区域中。在替代实施例中，所述至少一个金属片段设置于所述裸片区域中。在实施例中，所述至少一个金属片段可设置于最底电介质层上，所述至少一个金属片段和所述集成电路的最底图案化金属层在同一层处共平面。在步骤(c)中，所述导电金属可电镀于每一所述测试孔的侧壁和每一所述内孔的侧壁上。此外，在步骤(c)中，所述导电金属可填满所述测试孔和所述内孔，所述测试孔中的所述导电金属可进一步延伸到所述衬底的所述底表面，以形成在步骤(d)中用以探测的多个测试部分，且所述测试孔中的所述导电金属可接触所述至少一个金属片段，且所述内孔中的所述导电金属接触所述集成电路的所述最底图案化金属层。所述半导体工艺进一步包含沿着所述沟槽区域切割所述半导体晶片以形成多个半导体裸片的步骤。在所述切割工艺(Sawing Process)期间，可移除所述至少一个金属片段和所述测试孔中的所述导电金属。
附图说明
图1说明根据本发明的实施例的半导体封装的剖面图；
图2至16说明根据本发明的实施例的用于制造半导体裸片的工艺；
图17说明根据本发明的另一实施例的用于制造半导体裸片的工艺；
图18和19分别说明根据本发明的另一实施例的半导体裸片的仰视图和侧视图；
图20说明根据本发明的另一实施例的具有金属片段的半导体晶片的部分放大仰视图；
图21说明根据本发明的另一实施例的具有金属片段的半导体晶片的部分放大仰视图；
图22说明根据本发明的另一实施例的具有金属片段的半导体晶片的部分放大仰视图；和
图23说明根据本发明的另一实施例的金属片段的半导体晶片探测的部分放大仰视图。
在全部图式和详细描述中使用共同参考数字以指示相同元件。本发明将从结合随附图式的以下详细描述而更显而易见。
具体实施方式
参看图1，说明根据本发明的实施例的半导体封装1的剖面图。半导体封装1包括封装衬底11、半导体裸片3、多个焊线12、模塑料(Molding Compound)14和焊料层16。封装衬底11具有顶表面111和底表面112。
半导体裸片3设置于封装衬底11的顶表面111上。在此实施例中，半导体裸片3包括衬底40、多个电介质层481、482、483、484、集成电路20、金属片段46的一部分、四个侧表面31，和多个导电通孔28。衬底40具有顶表面401和底表面402。金属片段46和电介质层481、482、483、484设置于衬底40的顶表面401上。最底电介质层481直接地设置于衬底40的顶表面401上，且第二电介质层482、第三电介质层483和第四电介质层484以此次序设置于最底电介质层481上。集成电路20包含多个图案化金属层201、202、203和多个互连金属204。图案化金属层201、202、203设置于电介质层481、482、483、484之间且彼此电性连接。金属片段46与集成电路20绝缘。即，金属片段46未电性连接到集成电路20。金属片段46和集成电路20的最底图案化金属层201在同一层处实质上共平面。应注意，集成电路20未从半导体裸片3的四个侧表面31暴露，但金属片段46的部分从半导体裸片3的侧表面31暴露。
焊料层16用于将半导体裸片3的衬底40的底表面402接合到封装衬底11的顶表面111。在此实施例中，焊料层16的一部分可填满由导电金属26在导电通孔28中界定的中心孔的部分。集成电路20经由导电通孔28和焊料层16而电性连接到封装衬底11以供接地，使得电感低。焊线12电性连接集成电路20的第三图案化金属层203和封装衬底11的顶表面111。模塑料14包覆半导体裸片3、焊线12和封装衬底11的部分。
参看图2至16，其说明根据本发明的实施例的用于制造半导体裸片的工艺。参看图2，提供半导体晶片4，其显示的是根据本发明的实施例的半导体晶片4的仰视图。半导体晶片4被界定为多个裸片区域42和多个沟槽区域44。裸片区域42为预定的、以阵列形式而布置，且将在半导体晶片4切割之后变为每一半导体裸片3(图1)。沟槽区域44设置于裸片区域42之间。在此实施例中，沟槽区域44包含将在切割步骤(Sawing Step)期间移除的“切割道(Saw Street)”。半导体晶片4包括至少一个金属片段46。在此实施例中，金属片段46设置于沟槽区域44中。然而，在其它实施例中，金属片段46可设置于裸片区域42中。
参看图3，说明沿着图2的线3-3的剖面图。半导体晶片4包括衬底40、金属片段46和多个电介质层。在此实施例中，衬底40的材料为例如硅或锗的半导体材料。衬底40具有顶表面401和底表面402。金属片段46和电介质层设置于衬底40的顶表面401上。电介质层为层间电介质质(Inter-level Dielectric)，其包含但不限于最底电介质层481、第二电介质层482、第三电介质层483和第四电介质层484。每一电介质层481、482、483、484可包括具有低电介质常数(K)(小于3.4)或超低电介质常数(K)(小于2.5)的电介质层，且电介质层481、482、483、484的材料可彼此相同或不同。最底电介质层481直接地设置于衬底40的顶表面401上，且第二电介质层482、第三电介质层483和第四电介质层484按顺序设置于最底电介质层481上。第二电介质层482具有多个开口4821，第三电介质层483具有多个开口4831，且第四电介质层484具有多个开口4841。
裸片区域42具有集成电路20。集成电路20包含多个图案化金属层和多个互连金属204。图案化金属层包含但不限于最底图案化金属层201、第二图案化金属层202和第三图案化金属层203。图案化金属层201、202、203设置于电介质层481、482、483、484之间且彼此电性连接。图案化金属层201、202、203的材料为铜(Cu)。在此实施例中，最底图案化金属层201设置于最底电介质层481上，且由第二电介质层482所覆盖。第二图案化金属层202设置于第二电介质层482上，且由第三电介质层483所覆盖。互连金属204设置于第二电介质层482的开口4821中，以用于电性连接最底图案化金属层201和第二图案化金属层202。第三图案化金属层203设置于第三电介质层483的开口4831中，以用于电性连接第二图案化金属层202。第四电介质层484的开口4841暴露第三图案化金属层203。
在此实施例中，金属片段46设置于沟槽区域44中，且与裸片区域42的集成电路20绝缘。即，金属片段46未电性连接至集成电路20。金属片段46直接地设置于最底电介质层481上。即，金属片段46和集成电路20的最底图案化金属层201在同一层处共平面，且其是运用相同材料同时形成。在其它实施例中，金属片段46设置于裸片区域42中，但与集成电路20绝缘。应注意的是，金属片段46并不是最底图案化金属层201的一部分。
参看图4，说明沿着图2的线4-4的剖面图。在此实施例中，金属片段46设置于沟槽区域44内，且在金属片段46上方未设置有图案化金属层。然而，如果金属片段46设置于裸片区域42内，那么第二图案化金属层202可设置于金属片段46上方。
参看图5，说明图4的仰视图。金属片段46包含三个接垫部分(Pad Portion)461和二个连接部分462。连接部分462连接接垫部分461。连接部分462的宽度小于接垫部分461的宽度。
参看图6，说明图5的另一实例。在此实例中，金属片段46为矩形且具有等宽(EqualWidth)。
参看图7，通过蚀刻而从衬底40的底表面402形成多个测试孔22，以暴露金属片段46。测试孔22贯穿衬底40和最底电介质层481。在此实施例中，一个金属片段46对应于三个测试孔22。
参看图8，说明图7的仰视图。每一接垫部分461对应于每一测试孔22。
参看图9，说明沿着垂直于图7的方向的剖面图。通过蚀刻而从衬底40的底表面402形成多个内孔24，以暴露裸片区域42中的集成电路20的最底图案化金属层201。内孔24贯穿衬底40和最底电介质层481。在此实施例中，内孔24的直径约等于测试孔22的直径。然而，在其它实施例中，内孔24的直径不同于测试孔22的直径。
参看图10，通过电镀而在测试孔22中形成多个导电金属26，以便在测试孔22中形成多个测试通孔27。导电金属26的材料为铜(Cu)。优选地，导电金属26接触金属片段46，使得导电金属26位于金属片段46上。应注意的是，测试孔22中的导电金属26彼此分离。即，其未彼此物理地连接。测试孔22中的导电金属26进一步延伸到衬底40的底表面402，以形成可供探测的多个测试部分261。在此实施例中，导电金属26电镀于每一测试孔22的侧壁上。然而，在其它实施例中，导电金属26填满测试孔22。
参看图11，说明图10的仰视图。每一导电金属26具有一个测试部分261。优选地，导电金属26接触金属片段46。
参看图12，说明沿着垂直于图10的方向的剖面图。通过电镀，导电金属26也形成在内孔24中，以便在内孔24中形成多个导电通孔28。优选地，导电金属26接触最底图案化金属层201，使得导电金属26端接(end on)于最底图案化金属层201上。在此实施例中，导电金属26电镀于每一内孔24的侧壁上。然而，在其它实施例中，导电金属26填满内孔24。
参看图13，进行导电金属26的探测。如图所示，通过使用二个探针29而探测任二个测试孔22中的二个导电金属26。在此实施例中，二个探针29分别用以接触二个测试部分261。如果二个测试孔22中的导电金属26产生短路(例如，如由二个探针29之间所测量到的电阻低于100Ω所确定)，那么确认测试孔22中的导电金属26完美地位于金属片段46上，且内孔24中的导电金属26被假设为完美地终止(stop on)于最底图案化金属层201上。此外，导电金属26和导电通孔28彼此靠近且同时地形成。当导电金属26被假设为终止于金属上时，导电通孔28也可被假设为终止于金属上。因此，导电通孔28被确定为适当地形成，且因此“合格”；接着，可切割或递送半导体晶片4。如果二个测试孔22中的导电金属26产生开路(例如，如由二个探针29之间所测量到的电阻大于或等于100Ω所确定)，那么确认测试孔22中的导电金属26未接触金属片段46，且此外，假设内孔24中的导电金属26未能终止于最底图案化金属层201上。此外，导电金属26和导电通孔28彼此靠近且同时地形成。当导电金属26被假设为未能终止于金属上时，导电通孔28也可被假设为未能终止于金属上。因此，导电通孔28可被确定为“不合格”。因此，不合格导电通孔28的不当缺陷可以在半导体晶片4被切割或递送之前发现。因此，如果发生此类不当缺陷，那么可及时地选择晶片，且可显著地增加晶片的合格率。
参看图14，沿着沟槽区域44切割半导体晶片4以移除部分金属片段46和测试通孔27，以形成多个半导体裸片3(图15和图16)。沟槽区域44为预定切割道，然而，在实际切割工艺中，是沿着实际切割路径(Real Cutting Path)30切割半导体晶片4。实际切割路径30设置于沟槽区域44内，且实际切割路径30的宽度窄于沟槽区域44的宽度。在此实施例中，实际切割路径30的宽度窄于金属片段46的宽度，但大于测试通孔27的宽度，使得测试通孔27被切除，但保留金属片段46的另一部分。
参看图15和16，其分别说明根据本发明的实施例的半导体裸片3的仰视图和侧视图。半导体裸片3包括衬底40、电介质层481、482、483、484、集成电路20、金属片段46的一部分、四个侧表面31和导电通孔28。衬底40具有顶表面401和底表面402。金属片段46和电介质层481、482、483、484设置于衬底40的顶表面401上。最底电介质层481直接地设置于衬底40的顶表面401上，且第二电介质层482、第三电介质层483和第四电介质层484按顺序设置于最底电介质层481上。集成电路20(图3)设置于裸片区域42内，且包含图案化金属层201、202、203和互连金属204。图案化金属层201、202、203设置于电介质层481、482、483、484之间且彼此电性连接。金属片段46与裸片区域12的集成电路20绝缘。即，金属片段46未电性连接到集成电路20。金属片段46直接地设置于最底电介质层201上。即，金属片段46和集成电路20的最底图案化金属层201处于同一层。半导体裸片3的实际裸片区域由四个侧表面31界定，且大于裸片区域42。应注意的是，集成电路20未从半导体裸片3的四个侧表面31暴露，但金属片段46的部分从半导体裸片3的侧表面31暴露。
参看图17，说明根据本发明的另一实施例的用于制造半导体裸片的工艺。此实施例的半导体工艺相似于图2至16的半导体工艺，且差异之处涉及切割工艺。
参看图17，沿着沟槽区域44切割半导体晶片4以移除金属片段46和测试通孔27，以形成多个半导体裸片3a(图18和19)。沟槽区域44为预定切割道，然而，在实际切割工艺中，沿着实际切割路径30a切割半导体晶片4。实际切割路径30a窄于图14的实际切割路径30，且实际切割路径30a的宽度小于测试通孔27的直径。因此，测试通孔27的一部分不会被切掉，以保留测试通孔27的一部分和金属片段46的一部分。
参看图18和19，说明根据本发明的另一实施例的半导体裸片的仰视图和侧视图。此实施例的半导体裸片3a实质上相似于图15和16的半导体裸片3，且此实施例的半导体裸片3a与图15和16的半导体裸片3之间的差异如下所述。除了金属片段46的一部分以外，测试通孔27的一部分也保留于半导体裸片3a中。因此，半导体裸片3a进一步包括从金属片段46延伸到衬底40的底表面402的导电金属26。金属片段46和测试通孔27从半导体裸片3a的侧表面31暴露。应注意的是，图1的半导体裸片3可被图18和19的半导体裸片3a替换。
参看图20，说明根据本发明的另一实施例的具有金属片段的半导体晶片的部分放大仰视图。此实施例的半导体晶片4a实质上相似于图2的半导体晶片4，且此实施例的半导体晶片4a与图2的半导体晶片4之间的差异如下所述。此实施例的金属片段46a呈十字形形状，且设置于四个裸片区域42之间。另外，在电镀工艺之后，测试通孔27的位置分别对应于金属片段46a的四个分支。
参看图21，说明根据本发明的另一实施例的具有金属片段的半导体晶片的部分放大仰视图。此实施例的半导体晶片4b实质上相似于图2的半导体晶片4，且此实施例的半导体晶片4b与图2的半导体晶片4之间的差异如下所述。此实施例的金属片段46b呈L形形状，且设置于围绕裸片区域42的角落的位置。另外，在电镀工艺之后，测试通孔27的位置分别对应于金属片段46b的端部分。
参看图22，说明根据本发明的另一实施例的具有金属片段的半导体晶片的部分放大仰视图。此实施例的半导体晶片4c实质上相似于图21的半导体晶片4b，且此实施例的半导体晶片4c与图21的半导体晶片4b之间的差异如下所述。至少一个裸片区域42具有凹口421，且不为矩形。即，裸片区域42未以阵列形式而布置。此实施例的金属片段46c进一步具有对应于凹口421的突起部分463。另外，在电镀工艺之后，至少一个测试通孔27设置于对应于突起部分463的位置处。应注意的是，突起部分463不设置于切割道中，因此，在切割工艺期间，可不切去突起部分463和对应于突起部分463的测试通孔27。
参看图23，说明根据本发明的另一实施例的显示不同探测路径的半导体晶片的部分放大仰视图。在此实施例中，说明四个探测路径。第一探测路径51为从测试通孔271到测试通孔272，其中第一探测路径51的金属片段呈L形形状，且设置于围绕裸片区域42的角落的位置。第二探测路径52为从测试通孔273到测试通孔274，其中第二探测路径52的金属片段呈C形形状，且设置于围绕裸片区域42的二个角落的位置。第三探测路径53为从测试通孔275到测试通孔276，其中第三探测路径53的金属片段呈L形形状，且设置于围绕裸片区域42的角落的位置。第四探测路径54为从测试通孔277到测试通孔278，其中第四探测路径54的金属片段呈U形形状，且设置于围绕裸片区域42的二个角落的位置。
虽然已参考本发明的特定实施例而描述和说明本发明，但这些描述和说明并不限制本发明。所属领域的技术人员应理解，在不脱离如由附加权利要求书界定的本发明的真实精神和范围的情况下，可进行各种改变且可取代等效者。所述说明可未必按比例绘制。由于制造工艺和公差，在本发明中的艺术呈现与实际装置之间可存在区别。可存在未特定地说明的本发明的其它实施例。本说明书和图式应被认作说明性的而非限制性的。可进行修改以使特定情形、材料、物质组成、方法或工艺适应于本发明的目标、精神和范围。所有此类修改皆既定属于所附权利要求书的范围。虽然已参考以特定次序所执行的特定操作而描述本文所揭示的方法，但应理解，在不脱离本发明的教示的情况下，可组合、细分或重新排序这些操作以形成等效方法。因此，除非本文特定地指示，否则操作的次序和分组并不限制本发明。

Claims (20)

1.一种半导体封装，其包括：
半导体裸片，其包括：
衬底；
多个电介质层，其设置于所述衬底上；
集成电路，其包含设置于所述电介质层之间且彼此电性连接的多个图案化金属层；和
至少一个金属片段，其与所述集成电路绝缘且从所述半导体裸片的侧表面暴露。
2.根据权利要求1所述的半导体封装，其中所述至少一个金属片段设置于作为所述电介质层中的最底电介质层的电介质层上。
3.根据权利要求1所述的半导体封装，其中所述至少一个金属片段和所述集成电路的最底图案化金属层各自具有下表面，且所述下表面实质上共平面。
4.根据权利要求1所述的半导体封装，其中所述半导体裸片进一步包括至少一个导电通孔。
5.一种半导体晶片，其包括：
衬底，其被划分成多个裸片区域和多个沟槽区域；
其中每一所述裸片区域包含集成电路，所述集成电路具有设置于电介质层之间且彼此电性连接的多个图案化金属层；且
其中所述沟槽区域设置于所述裸片区域之间，且至少一个金属片段设置于所述沟槽区域中且与邻近裸片区域的集成电路绝缘。
6.根据权利要求5所述的半导体晶片，其中所述至少一个金属片段设置于最底电介质层上。
7.根据权利要求5所述的半导体晶片，其中所述至少一个金属片段和最底图案化金属层在同一层处共平面。
8.一种半导体工艺，其包括：
(a)提供半导体晶片，所述半导体晶片具有衬底、至少一个金属片段、多个集成电路和多个电介质层，其中所述至少一个金属片段、所述集成电路和所述电介质层设置于所述衬底的顶表面上，每一所述集成电路包含设置于所述电介质层之间且彼此电性连接的多个图案化金属层，且所述至少一个金属片段与所述集成电路绝缘；
(b)从所述衬底的底表面形成多个测试孔和内孔，以分别暴露所述至少一个金属片段和所述集成电路的最底图案化金属层；
(c)在所述测试孔和所述内孔中形成多个导电金属，其中所述测试孔中的所述导电金属彼此分离；和
(d)探测所述测试孔中的两者的所述导电金属中的至少二者。
9.根据权利要求8所述的半导体工艺，其中在步骤(a)中，所述半导体晶片被界定为多个裸片区域和多个沟槽区域，每一所述裸片区域具有每一所述集成电路，且所述沟槽区域设置于所述裸片区域之间。
10.根据权利要求9所述的半导体工艺，其中在步骤(a)中，所述至少一个金属片段设置于所述沟槽区域中。
11.根据权利要求9所述的半导体工艺，其中在步骤(a)中，所述至少一个金属片段设置于所述裸片区域中。
12.根据权利要求9所述的半导体工艺，其中所述沟槽区域包含切割道。
13.根据权利要求8所述的半导体工艺，其中在步骤(a)中，所述至少一个金属片段设置于最底电介质层上。
14.根据权利要求8所述的半导体工艺，其中在步骤(a)中，所述至少一个金属片段和所述集成电路的最底图案化金属层在同一层处共平面。
15.根据权利要求8所述的半导体工艺，其中在步骤(c)中，所述导电金属电镀于每一所述测试孔的侧壁和每一所述内孔的侧壁上。
16.根据权利要求8所述的半导体工艺，其中在步骤(c)中，所述导电金属填满所述测试孔和所述内孔。
17.根据权利要求8所述的半导体工艺，其中在步骤(c)中，所述测试孔中的所述导电金属进一步延伸到所述衬底的所述底表面，以形成在步骤(d)中用以探测的多个测试部分。
18.根据权利要求8所述的半导体工艺，其中在步骤(c)中，所述测试孔中的所述导电金属接触所述至少一个金属片段，且所述内孔中的所述导电金属接触所述集成电路的所述最底图案化金属层。
19.根据权利要求9所述的半导体工艺，其进一步包括沿着所述沟槽区域切割所述半导体晶片以形成多个半导体裸片的步骤。
20.根据权利要求10所述的半导体工艺，其进一步包括沿着所述沟槽区域切割所述半导体晶片以移除所述至少一个金属片段和所述测试孔中的所述导电金属以形成多个半导体裸片的步骤。
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