CN103985740B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开半导体器件及其制造方法。该半导体器件包括：衬底上的第一导电线；以及覆盖第一导电线的第一成型层。第一导电线在相邻的第一导电线之间具有第一间隙和第二间隙。第一成型层的底表面和第一导电线的位于第一成型层的底表面之下的侧壁共同定义第一间隙。第一成型层的顶表面和第一导电线的位于第一成型层的顶表面之上的侧壁共同定义第二间隙。

Description

半导体器件及其制造方法
技术领域
本发明构思的示例实施方式涉及半导体器件和/或其制造方法，更具体地，涉及包括导线结构的半导体器件和/或其制造方法。
背景技术
半导体器件因其小尺寸、多功能和/或低制造成本而被广泛用于电子工业中。半导体器件可以被分类为存储逻辑数据的半导体存储器件、处理逻辑数据的运算的半导体逻辑器件、以及具有半导体存储器件的功能和半导体逻辑器件的功能二者的混合半导体器件中的任一种。
包括半导体器件的电子装置的高速运行和低功耗需要高速和/或低电压的半导体器件。为了满足以上需要，半导体器件已经被高度集成。随着半导体器件的集成度提高，半导体器件的可靠性会变差。然而，随着电子工业的发展，越来越需要具有高可靠性的半导体器件。因此，为了提高半导体器件的可靠性，正在进行各种研究。
发明内容
本发明构思的示例实施方式可以提供具有高可靠性的半导体器件和/或其制造方法。
本发明构思的示例实施方式也提供高度集成的半导体器件和/或其制造方法。
根据一示例实施方式，一种半导体器件可包括：衬底上的第一导电线；以及覆盖第一导电线的第一成型层。第一导电线在相邻的第一导电线之间具有第一间隙和第二间隙。第一成型层的底表面和第一导电线的位于第一成型层的底表面之下的侧壁共同限定第一间隙。第一成型层的顶表面和第一导电线的位于第一成型层的顶表面之上的侧壁共同限定第二间隙。
在一些示例实施方式中，第一成型层可以在第一导电线之间延伸；以及第一间隙可以通过第一成型层与第二间隙分隔开。
在一些示例实施方式中，半导体器件还可以包括：第一成型层上的覆盖层；以及覆盖层上的第二导电线。
在一些示例实施方式中，覆盖层可以在第一导电线之间延伸；以及第一间隙可以通过覆盖层和第一成型层与第二间隙分隔开。
在一些示例实施方式中，第二间隙可以位于覆盖层与第一成型层之间。
在一些示例实施方式中，该半导体器件还可以包括在覆盖层与第二间隙之间的第二成型层。
在一些示例实施方式中，第二间隙可以在第二导电线之间延伸。
在一些示例实施方式中，半导体器件还可以包括覆盖第二导电线的第二成型层。第二成型层可以在第二导电线之间延伸。第二间隙还可以由第二成型层的底表面和第二导电线的位于第二成型层的底表面之下的侧壁限定。
在一些示例实施方式中，高度差可出现在第一成型层的底表面和第一导电线的顶表面之间；该高度差可以具有第一导电线的高度的约20%至约80%的范围。
在另一示例实施方式中，一种制造半导体器件的方法可以包括：在衬底上形成第一导电线；形成填充第一导电线之间的区域的第一牺牲层；去除第一牺牲层的上部以在第一导电线之间形成凹入区域；形成覆盖第一导电线和凹入区域的第一成型层；以及去除第一牺牲层以形成第一间隙。
在一些示例实施方式中，形成第一成型层可以包括：形成部分地延伸到第一导电线的侧壁上的第一成型层。第一导电线的侧壁的一部分可以限定凹入区域。
在一些示例实施方式中，该方法还可以包括：在第一成型层上形成覆盖层；在覆盖层上形成第二导电线；在第二导电线之间形成第二牺牲图案；形成覆盖第二导电线和第二牺牲图案的第二成型层，第二成型层在第二导电线之间延伸；以及去除第二牺牲图案以在第二导电线之间形成第二间隙。
在一些示例实施方式中，覆盖层和第二牺牲图案可以延伸到凹入区域中；去除第二牺牲图案以形成第二间隙包括形成在第一导电线之间延伸的第二间隙。
在一些示例实施方式中，该方法还可以包括：在第一成型层上形成填充凹入区域的第三牺牲图案；在第三牺牲图案上形成第三成型层；以及去除第三牺牲图案以在第三成型层与第一成型层之间形成第二间隙。
在一些示例实施方式中，去除第一牺牲层可以包括：执行从灰化工艺和紫外线照射工艺中选出的一种工艺。
根据再一示例实施方式，一种半导体器件包括：第一导电线，其通过装有第一气态介质的第一间隙而彼此分离；以及第一成型层，其覆盖第一导电线的上表面。第一间隙邻近于第一导电线的最下部。第一成型层限定第一间隙的上表面或第一间隙的底表面。
第一气态介质可以具有比硅氧化物的介电常数低的介电常数。
半导体器件可以包括：第二导电线，其分别在第一导电线上方；以及第二成型层，其覆盖第二导电线的上表面，第二成型层限定第二间隙的上表面。第二导电线可以通过装有第二气态介质的第二间隙彼此分离。第二间隙可以邻近于第二导电线的最下部。
第一成型层可以为如下之一：（i）插设在第一间隙与第二间隙之间，以及（ii）限定第一间隙的底表面。如果第一成型层限定第一间隙的底表面，则第一间隙可以分别与第二间隙是一体的，第二间隙可以邻近于第二导电线的最下部和第一导电线的最上部。
第一间隙可以分别与第二间隙是一体的，第一气态介质可以不同于第二气态介质。
第一成型层可以插设在第一间隙与第二间隙之间，第一气态介质可以不同于第二气态介质。
第一间隙可以分别与第二间隙是一体的，第一气态介质可以与第二气态介质相同。
第一成型层可以插设在第一间隙与第二间隙之间，第一气态介质可以与第二气态介质相同。
第一导电线还可以通过装有第二气态介质的第二间隙彼此分离，第二间隙可以邻近于第一导电线的最上部，第一成型层可以从第一导电线的上表面延伸到第一导电线的上部侧壁上，使得第一成型层限定第一间隙的上表面和第二间隙的下表面。
附图说明
由于附图和相关的详细描述，本发明构思的示例实施方式将变得更明显。
图1为示出根据本发明构思的一示例实施方式的半导体器件的平面图；
图2A、图2B和图2C分别为沿图1的线A-A′、B-B′和C-C′截取的截面图；
图2D为根据图1所示的本发明构思的示例实施方式的第一导电线和气隙的放大图；
图3至图10为示出根据本发明构思的一示例实施方式的制造半导体器件的方法的截面图；
图11至图14为示出根据本发明构思的另一示例实施方式的半导体器件及其制造方法的截面图；
图15至图18为示出根据本发明构思的再一示例实施方式的半导体器件及其制造方法的截面图；
图19为示出根据本发明构思的又一示例实施方式的半导体器件及其制造方法的截面图；
图20为示意框图，该示意框图示出包括根据本发明构思的一示例实施方式的半导体器件的电子系统的一示例；以及
图21为示意框图，该示意框图示出包括根据本发明构思的一示例实施方式的半导体器件的存储卡的一示例。
具体实施方式
现将参照附图更充分地描述不同的示例实施方式，在附图中示出了一些示例实施方式。然而，这里公开的特定结构和功能细节仅是代表性的，为了描述示例实施方式的目的。因而，本发明可以以诸多替换形式实施，并且不应解释为仅限于这里阐述的示例实施方式。因此，应该理解，不是要将示例实施方式限制于所公开的特定形式，而是相反地，示例实施方式将涵盖落入范围之内的所有修改、等同和替换。
在图中，为了清晰，可以夸大层和区域的厚度，并且在附图的整个描述中相同的附图标记表示相同的元件。
虽然术语第一、第二等可以在此用来描述各种元件，但是这些元件不应受到这些术语限制。这些术语仅用于将一个元件与另一元件区分开。例如，第一元件可被称为第二元件，类似地，第二元件可被称为第一元件，而不背离示例实施方式的范围。当在此使用时，术语“和/或”包括相关列举项目中的一个或更多个项目的任意和所有组合。
将理解，如果一个元件被称为“连接”或“联接”到另一元件，则其可以直接连接或联接到该另一元件，或者可以存在居间元件。相反，如果一个元件被称为“直接连接”或“直接联接”到另一元件，则没有居间元件存在。用于描述元件之间的关系的其它词语应该以类似方式解释（例如，“在……之间”与“直接在……之间”、“邻近于”与“直接邻近于”等）。
在此使用的术语仅用于描述特定实施方式的目的，而不意欲限制示例实施方式。当在此使用时，单数形式“一”和“该”也旨在包括复数形式，除非上下文清楚地作另外的表示。还将理解，如果在此使用，则术语“包括”和/或“包含”表明所述特征、整体、步骤、操作、元件和/或组件的存在，但是不排除一个或更多个其它特征、整体、步骤、操作、元件、组件和/或其组合的存在或添加。
为了便于描述，可以在此使用空间关系术语（例如，“在……下面”、“在……下”、“下部”、“在……上”、“上部”等）来描述一个元件或特征与另一元件或特征之间的如图所示的关系。将理解，空间关系术语旨在包含除了图中所描绘的取向之外，装置在使用或操作中的不同取向。例如，如果图中的装置被翻转，则被描述为在其它元件或特征“下”或“下面”的元件于是将被定位在所述其它元件或特征“上”。因而，例如，术语“在……下”能涵盖上和下两种取向。装置可以被另外地取向（旋转90度或以其它取向观察或参照），并且在此使用的空间关系描述语应当被相应地解释。
在此参照截面图示描述了示例实施方式，所述截面图示是典型化的实施方式（和中间结构）的示意性图示。这样，由于例如制造技术和/或公差引起的相对于图示的形状的偏离是可以预期的。因而，示例实施方式不应被解释为限于在此示出的区域的特定形状，而是可以包括例如由制造引起的形状的偏离。例如，被示为矩形的注入区在其边缘处可以具有圆化或弯曲的特征和/或梯度（例如注入浓度的梯度），而不是从注入区到非注入区的突然变化。同样地，通过注入形成的埋入区可导致埋入区与通过其可发生注入的表面之间的区域中的一些注入。因而，图中示出的区域本质上是示意性的，它们的形状不必然示出装置的区域的实际形状，并且不限制范围。
还应该注意，在一些备选实施中，所示的功能/动作可不按照图中所示的顺序发生。例如，取决于涉及到的功能/动作，顺序示出的两幅图可以实际上几乎同时被执行，或者有时可以以相反的顺序被执行。
除非另外地定义，在此使用的所有术语（包括技术术语和科学术语）具有与示例实施方式所属的领域中的普通技术人员通常理解的相同的含义。还将理解，术语（诸如在通用字典中所定义的那些）应被解释为具有与其在相关领域的背景中的含义一致的含义，且将不在理想化或过度形式化的意义上被解释，除非在此明确地这样定义。
为了更具体地描述示例实施方式，将参照附图详细描述各特征。然而，所描述的示例实施方式不限于此。
下面，将参照附图描述根据示例实施方式的半导体器件。
图1为示出根据本发明构思的一示例实施方式的半导体器件的平面图。图2A、图2B和图2C分别为沿图1的线A-A′、B-B′和C-C′截取的截面图。
参照图1、图2A、图2B和图2C，第一层间绝缘层101和第二层间绝缘层102可顺序地设置在衬底100上。衬底100可以是半导体衬底。例如，衬底100可以是硅衬底、锗衬底或硅锗衬底。衬底100可以是其上形成晶体管和/或存储单元的衬底。
第一导电线ML1可以设置在第一层间绝缘层101上。第一导电线ML1可以通过第一导电柱CP1电连接至衬底100，第一导电柱CP1穿透第一层间绝缘层101和设置在第一层间绝缘层101上的蚀刻停止层110。在一些示例实施方式中，第一导电线ML1可以通过第一导电柱CP1电连接至衬底100的晶体管和/或存储单元。
第二导电线ML2可以设置在第一导电线ML1上。第二导电线ML2可以通过第一覆盖层111而与第一导电线ML1绝缘。第二导电线ML2可以通过第二导电柱CP2电连接至衬底100，第二导电柱CP2穿透第一和第二层间绝缘层101和102、蚀刻停止层110、以及第一覆盖层111。每个第二导电柱CP2可以包括穿透蚀刻停止层110和第一层间绝缘层101的第一部分141和穿透第一覆盖层111和第二层间绝缘层102的第二部分142。在平面图中，第一导电柱CP1可以沿y方向布置成Z字形。在平面图中，第二导电柱CP2也可以沿y方向布置成Z字形。然而，本发明构思的示例实施方式不限于此。第一和第二导电柱CP1和CP2的布置可以依据形成在衬底100上的晶体管和/或存储单元的结构和布置而被改变。
第一导电线ML1可包括第一金属图案161和沿着第一金属图案161的侧壁和底表面设置的第一阻挡图案131。第一阻挡图案131可以不覆盖第一金属图案161的顶表面。第二导电线ML2可以包括第二金属图案166和沿着第二金属图案166的侧壁和底表面设置的第二阻挡图案136。第二阻挡图案136可以不覆盖第二金属图案166的顶表面。例如，第一和第二金属图案161和166可以包括铜（Cu）和/或铝（Al）。在图1中，第一导电线ML1和第二导电线ML2可以彼此平行。然而，本发明构思的示例实施方式不限于此。第一和第二导电线ML1和ML2的延伸方向可以依据形成在衬底100上的晶体管和/或存储单元的结构和布置而被改变。第一和第二阻挡图案131和136可以包括导电金属氮化物。例如，第一和第二阻挡图案131和136可以包括钛氮化物（TiN）、钨氮化物（WN）、以及钽氮化物（TaN）中的至少一种。例如，第一和第二导电柱CP1和CP2可以包括掺杂半导体（例如掺杂硅）、金属（例如钨）、导电金属氮化物（例如钛氮化物或钽氮化物）、过渡金属（例如钛或钽）、以及导电金属半导体化合物（例如金属硅化物）中的至少一种。
第一和第二层间绝缘层101和102中的每一个可以包括硅氧化物层。蚀刻停止层110可包括相对于第一和第二层间绝缘层101和102具有蚀刻选择性的材料。例如，蚀刻停止层110可以包括硅氮化物层、硅氮氧化物层和/或硅碳氮化物（SiCN）层。
第一气隙AG1可以设置在第一导电线ML1之间。下文中，气隙是指其中没有提供固相材料的基本上空的区域。第一气隙AG1可以被第一成型层121覆盖，第一成型层(molding layer)121从第一覆盖层111与第一导电线ML1之间延伸到第一导电线ML1之间的区域中。每个第一气隙AG1可以是由彼此相邻的第一导电线ML1的侧壁、第一成型层121的底表面、以及蚀刻停止层110的顶表面限定的区域。
第一成型层121和第一覆盖层111可以在第一导电线ML1之间延伸。换言之，第一成型层121可以从第一导电线ML1的顶表面延伸到第一导电线ML1的侧壁上。结果，高度差ST可出现在第一成型层121的底表面与第一导电线ML1的顶表面之间。由第一成型层121限定的第一气隙AG1的高度h2可以小于第一导电线ML1的高度h1。在一些实施方式中，高度差ST可具有第一导电线ML1的高度h1的约20%至约80%的范围。
第二成型层122和第二覆盖层112可以顺序地设置在第二导电线ML2上。第二成型层122和第二覆盖层112可以在第二导电线ML2之间延伸。换言之，第二成型层122可以从第二导电线ML2的顶表面延伸到第二导电线ML2的侧壁上。结果，高度差可出现在第二成型层122的底表面与第二导电线ML2的顶表面之间。
第二气隙AG2可以设置在第二导电线ML2之间。第二气隙AG2可以从第二导电线ML2之间延伸到第一导电线ML1之间的区域中。每个第二气隙AG2可以是由第二成型层122的底表面、第二导电线ML2的侧壁、以及第一成型层121的顶表面限定的区域。更具体地，第二气隙AG2的下部可以由设置在第一成型层121上的第一覆盖层111限定。
例如，第一和第二成型层121和122可以分别包括硅氧化物层。第一和第二覆盖层111和112中的每一个可以包括硅氮化物层、硅氮氧化物层、以及硅碳氮化物（SiCN）层中的至少一种。
为了说明的容易和方便，在本发明构思的示例实施方式中示出了两层导电线。然而，本发明构思的示例实施方式不限于此。本发明构思的示例实施方式可以应用于三层或更多层导电线。在此情况下，设置在相等于或高于第三层的高度的高度处的导电线之间的气隙可以具有与第二气隙AG2类似的形状。
随着半导体器件的集成度提高，导电线之间的距离会减小，并且RC延迟会由于导电线之间的干扰而增加。如果气隙形成在导电线之间，则干扰现象可以通过具有比一般绝缘层的介电常数低的介电常数的气隙减小。然而，随着导电线之间的距离进一步减小，金属材料可经过绝缘层扩散到导电线之间的气隙中。特别地，由流经导电线的电流引起的电场可集中在导电线的上部处，从而加大金属材料的扩散。
根据又一示例实施方式，导电线之间的间隙可装有除空气之外的具有比一般绝缘层的介电常数低的介电常数的气态介质，或者可以既包含空气还包含该气态介质。例如，该气态介质可以具有比硅氧化物低的介电常数。
图2D为根据图1所示的本发明构思的示例实施方式的第一导电线和气隙的放大图。
根据本发明构思的示例实施方式，第一成型层121可以从第一导电线ML1的顶表面延伸到第一导电线ML1的上部侧壁上。因此，可以增加从一个第一金属图案161扩散到与之相邻的另一第一金属图案161的金属原子的扩散距离。在图2D中，箭头表示金属原子的扩散距离。随着金属原子的扩散距离增加，可以减小或解除半导体器件的与时间相关的介质击穿（TDDB）现象。此外，在本发明构思的该示例实施方式中，第一气隙AG1设置在第一金属图案161之间的区域的下部中，第二气隙AG2设置在第一金属图案161之间的区域的上部中。因此，可以进一步减少第一金属图案161之间的干扰。
图3至图10为示出根据本发明构思的一示例实施方式的制造半导体器件的方法的截面图。图3至图10为沿图1的线A-A′截取的截面图。
参照图1和图3，第一层间绝缘层101和蚀刻停止层110可以顺序地设置在衬底100上。衬底100可以是其上形成晶体管和/或存储单元的衬底。第一层间绝缘层101可以是其中形成导电柱的电介质层，如参照图2B和图2C所述。例如，第一层间绝缘层101可以包括硅氧化物层。蚀刻停止层110可以包括相对于第一层间绝缘层101具有蚀刻选择性的材料。例如，蚀刻停止层110可以包括硅氮化物层、硅氮氧化物层、以及硅碳氮化物（SiCN）层中的至少一种。第一层间绝缘层101和蚀刻停止层110中的每一个可以通过化学气相沉积（CVD）工艺来形成。
第一绝缘图案151可以设置在蚀刻停止层110上。第一绝缘图案151可以包括SiO2或SiOCH。SiOCH可以是多孔的。第一绝缘图案151可以通过在图1的x方向上延伸的沟槽TC而彼此分隔开。
第一阻挡层130和第一金属层160可以顺序地形成在第一绝缘图案151上。第一阻挡层130可以沿第一绝缘图案151的侧壁和顶表面保形地形成。第一金属层160可以设置在第一阻挡层130上并且可以填充沟槽TC。第一阻挡层130可以包括钛氮化物（TiN）、钨氮化物（WN）、以及钽氮化物（TaN）中的至少一种。第一金属层160可以包括铜（Cu）和/或铝（Al）。在一些示例实施方式中，第一阻挡层130和第一金属层160中的每一个可以通过溅射工艺来形成。
参照图1和图4，可以执行平坦化工艺来由第一阻挡层130和第一金属层160形成被限制在沟槽TC内的第一导电线ML1。每个第一导电线ML1可以包括第一金属图案161和第一阻挡图案131。平坦化工艺可以包括化学机械抛光（CMP）工艺。之后，第一绝缘图案151可以被去除。第一绝缘图案151的去除工艺可以包括等离子体蚀刻工艺。
第一牺牲层170可以形成在通过第一绝缘图案151的去除而获得的所得结构上。第一牺牲层170可以填充第一导电线ML1之间的区域。第一牺牲层170可以包括碳。例如，第一牺牲层170可以是硅有机混合（SOH）层。第一牺牲层170可以通过CVD工艺来形成。
参照图1和图5，第一牺牲层170的上部可以被蚀刻而形成第一牺牲图案171，第一牺牲图案171的顶表面低于第一导电线ML1的顶表面。例如，第一牺牲层170可以通过回蚀刻工艺而被蚀刻。第一牺牲图案171的高度h2可以在第一导电线ML1的高度h1的约20%至约80%的范围内。凹入区域RS可以通过对牺牲层170执行的蚀刻工艺来形成。凹入区域RS可以由第一导电线ML1的侧壁和第一牺牲图案171的顶表面限定。
第一成型层121可以形成来覆盖第一导电线ML1和第一牺牲图案171。第一成型层121可以沿着限定凹入区域RS的第一导电线ML1的上部侧壁延伸。第一成型层121可以沿着凹入区域RS的底表面和侧壁保形地形成。
例如，第一成型层121可以包括SiO2、SiOCH、SiOC和SiON中的至少一种。第一成型层121可以包括多孔材料。第一成型层121可以通过原子层沉积（ALD）工艺形成。第一成型层121的厚度可以小于第一导电线ML1的高度h1。例如，第一成型层121的厚度可以基本上等于或小于第一导电线ML1的高度h1的三分之一（1/3）。
参照图1和图6，第一成型层121下面的第一牺牲图案171可以被去除从而形成第一气隙AG1。第一牺牲图案171的去除工艺可以包括灰化工艺和/或紫外线照射工艺。因为第一成型层121具有相对薄的厚度，所以由灰化工艺和/或紫外线照射工艺所引起的副产物可以穿过第一成型层121，然后可以被排出。
参照图1和图7，第一覆盖层111可以形成在第一成型层121上。第一覆盖层111可以沿着第一成型层121保形地形成。凹入区域RS可以没有以第一成型层121和第一覆盖层111完全填充。第一覆盖层111可以包括硅氮化物层、硅氮氧化物层和硅碳氮化物（SiCN）层中的至少一种。在一些示例实施方式中，第一覆盖层111可以通过CVD工艺形成。
参照图1和图8，第二导电线ML2可以形成在第一覆盖层111上。第二导电线ML2的形成方法可以与参照图3和图4描述的第一导电线的形成方法相同。第二牺牲层175可以形成来覆盖第二导电线ML2。第二牺牲层175可以延伸到凹入区域RS中。第二牺牲层175可以由与图4的第一牺牲层170相同的材料形成。
参照图1和图9，第二牺牲层175的上部可以被蚀刻而形成第二牺牲图案176，第二牺牲图案176的顶表面低于第二导电线ML2的顶表面。例如，第二牺牲层175的蚀刻工艺可以包括回蚀刻工艺。每个第二牺牲图案176的上部可以形成在第二导电线ML2之间，且每个第二牺牲图案176的下部可以延伸到每个凹入区域RS中。第二成型层122可以形成来覆盖第二牺牲图案176和第二导电线ML2。第二成型层122可以由与第一成型层121相同的材料形成。此外，第二成型层122可以通过与第一成型层121相同的方法形成。
参照图1和图10，设置在第二成型层122下面的第二牺牲图案176可以被去除而形成第二气隙AG2。第二牺牲图案176的去除工艺可以包括灰化工艺和/或紫外线照射工艺。因为第二成型层122具有相对薄的厚度，所以由灰化工艺和/或紫外线照射工艺产生的副产物可以穿过第二成型层122，然后可以被排出。
为了解释的容易和方便，在本发明构思的示例实施方式中示出了两层导电线。然而，本发明构思的示例实施方式不限于此。本发明构思的示例实施方式可以应用于三层或更多层导电线。
根据本发明构思的一些示例实施方式，可以增加从一个第一金属图案161扩散到与之相邻的另一第一金属图案161的金属原子的扩散距离。因此，可以减小或解除半导体器件的与时间相关的介质击穿（TDDB）现象。
图11至图14为示出根据本发明构思的另一示例实施方式的半导体器件及其制造方法的截面图。图11至图14为沿图1的线A-A′截取的截面图。在本示例实施方式中，为了解释的容易和方便，对于与上述实施方式中所描述的相同的元件的描述将被省略或简要提及。
参照图1和图11，填充凹入区域RS的第三牺牲图案178可以形成在参照图6描述的所得结构上。在本示例实施方式中，图6的第一气隙AG1被定义为第一间隙区AG1_1。第三牺牲层可以形成在第一成型层121上，然后可以对第三牺牲层执行回蚀刻工艺直到暴露第一导电线ML1的顶表面上的第一成型层121。于是，可以形成第三牺牲图案178。第三牺牲图案178可以由与参照图5描述的第一牺牲图案171相同的材料形成。
参照图1和图12，第三成型层123可以形成在第三牺牲图案178上。第三成型层123可以包括与第一成型层121相同的材料。第三成型层123可以与第一导电线ML1的顶表面上的第一成型层121接触。
参照图1和图13，第三牺牲图案178可以被去除，从而形成第二间隙区AG1_2。结果，可以形成第一气隙AG1。每个第一气隙AG1包括第一间隙区AG1_1和设置在第一间隙区AG1_1上的第二间隙区AG1_2。每个第一气隙AG1的第一和第二间隙区AG_1和AG1_2彼此可以被第一成型层121隔离。第二间隙区AG1_2的底表面和侧壁可以由第一成型层121定义，并且第二间隙区AG1_2的顶表面可以由第三成型层123定义。第一覆盖层111可以形成在第三成型层123上。
参照图1和图14，参照图11至图13描述的工艺可以被重复地执行，以形成第二导电线ML2和第二导电线ML2之间的第二气隙AG2。第二气隙AG2可以包括第二导电线ML2之间的下部区域中的第一间隙区AG2_1和第二导电线ML2之间的上部区域中的第二间隙区AG2_2。第一间隙区AG2_1可以通过第二成型层122与第二间隙区AG2_2分隔开。第二间隙区AG2_2的底表面和侧壁可以由第二成型层122定义，并且第二间隙区AG2_2的顶表面可以由第四成型层124定义。第二覆盖层112可以形成在第四成型层124上。
图15至图18为示出根据本发明构思的再一示例实施方式的半导体器件及其制造方法的截面图。图15至图18为沿图1的线A-A′截取的截面图。在本示例实施方式中，为了解释的容易和方便，对与上述示例中所描述的相同的元件的描述将被省略或简要提及。
参照图1和图15，第一成型层121和第一覆盖层111可以顺序地形成在参照图4描述的第一导电线ML1上。不同于图4，第一牺牲层170的形成工艺可以被省去。结果，第一成型层121的底表面可以与蚀刻停止层110接触。
参照图1和图16，第二导电线ML2可以形成在第一覆盖层111上。第二导电线ML2可以通过与参照图3和图4描述的第一导电线的形成方法相同的方法形成。第二牺牲层175可以形成来覆盖第二导电线ML2。第二牺牲层175可以在第一导电线ML1之间延伸。第二牺牲层175可以由与图4的第一牺牲层170相同的材料形成。
参照图1和图17，第二牺牲层175的上部可以被蚀刻而形成第二牺牲图案176，第二牺牲图案176的顶表面低于第二导电线ML2的顶表面。例如，第二牺牲层175的蚀刻工艺可以包括回蚀刻工艺。每个第二牺牲图案176的上部可以形成在彼此相邻的第二导电线ML2之间，并且每个第二牺牲图案176的下部可以形成在彼此相邻的第一导电线ML1之间。第二成型层122可以形成来覆盖第二牺牲图案176和第二导电线ML2。第二成型层122可以由与第一成型层121相同的材料形成。另外，第二成型层122可以通过与第一成型层121相同的方法形成。
参照图1和图18，设置在第二成型层122下面的第二牺牲图案176可以被去除而形成第二气隙AG2。第二牺牲图案176的去除工艺可以包括灰化工艺和/或紫外线照射工艺。因为第二成型层122具有相对薄的厚度，所以由灰化工艺和/或紫外线照射工艺引起的副产物可以穿过第二成型层122，然后可以被排出。第二覆盖层112可以形成在第二成型层122上。第二覆盖层112可以由硅氮化物层、硅氮氧化物层和/或硅碳氮化物（SiCN）层中的至少一种形成。
第三导电线ML3可以形成在第二覆盖层112上。第三气隙AG3可以形成在第三导电线ML3之间。第三导电线ML3和第三气隙AG3可以通过重复地执行与第二导电线ML2和第二气隙AG2的形成工艺相同的工艺来形成。第五成型层125和第三覆盖层113可以顺序地形成在第三导电线ML3上。
如以上所讨论的，导电线之间的间隙可装有除空气之外的具有比一般绝缘层的介电常数低的介电常数的气态介质，或者可以既装有空气又装有该气态介质。根据示例实施方式，第一间隙（例如图10所示的AG1或图14所示的AG1的AG1_1）和第二间隙（例如图10所示的AG2或图14所示的AG1的AG1_2）可装有不同的气态介质。例如，第一间隙（例如图10所示的AG1或图14所示的AG1_1）可装有空气，第二间隙（例如图10所示的AG2或图14所示的AG1_2）可装有不同于空气的气体，该气体具有比例如硅氧化物低的介电常数。根据另一示例实施方式，间隙可装有气态介质的混合物。例如，第一气隙（例如图10所示的AG1）或者气隙的第一间隙区（例如图14所示的AG1的AG1_1）或者第二气隙（例如图18所示的AG2）可以装有至少两种不同的气体（例如空气和不同于空气的具有低于例如硅氧化物的介电常数的气体）。另外，图18所示的气隙AG2可以看作通过将第一导电线之间的间隙和第二导电线之间的间隙连成一体来形成。
图19为示出根据本发明构思的又一示例实施方式的半导体器件及其制造方法的截面图。图19为沿图1的线A-A′截取的截面图。在本示例实施方式中，为了解释的容易和方便，对与上述实施方式中所述的相同的元件的描述将被省略或简要提及。
在本示例实施方式中，第一导电线ML1还可以包括分别覆盖第一金属图案161的顶表面的第一保护图案164。第二导电线ML2还可以包括分别覆盖第二金属图案166的顶表面的第二保护图案169。第一保护图案164可以通过在形成第一成型层121之前在第一金属图案161的暴露的顶表面上沉积或生长金属层来形成。第一保护图案164可以包括与第一金属图案161不同的金属材料。例如，第一保护图案164可以包括钴。第二保护图案169可以由与第一保护图案164相同的材料形成。第二保护图案169可以通过与第一保护图案164相同的方法形成。
上述示例实施方式中描述的半导体器件可以用各种封装技术来封装。例如，根据上述示例实施方式的半导体器件可以用下述任一种封装：层叠封装（POP）技术、球栅阵列（BGA）技术、芯片级封装（CSP）技术、带引线的塑料芯片载体（PLCC）技术、塑料双列直插封装（PDIP）技术、窝伏尔组件中的管芯（die in waffle pack）技术、晶片形式的管芯（die in wafer form）技术、板上芯片（COB）技术、陶瓷双列直插封装（CERDIP）技术、塑料公制四方扁平封装（PMQFP）技术、塑料四方扁平封装（PQFP）技术、小外形封装（SOIC）技术、紧缩小外形封装（SSOP）技术、薄小外形封装（TSOP）技术、薄四方扁平封装（TQFP）技术、系统级封装（SIP）技术、多芯片封装（MCP）技术、晶片级制造封装（WFP）技术和晶片级处理堆叠封装（WSP）技术。
其中安装根据以上示例实施方式的半导体器件的封装还可以包括执行至少一种其他功能的至少一个半导体器件（例如控制器和/或逻辑器件）。
图20为示出包括根据本发明构思的一示例实施方式的半导体器件的电子系统的一示例的示意框图。
参照图20，根据本发明构思的本示例实施方式的电子系统1100可以包括控制器1110、输入/输出（I/O）单元1120、存储器件1130、接口单元1140和数据总线1150。控制器1110、I/O单元1120、存储器件1130和接口单元1140中的至少两个可以通过数据总线1150彼此通信。数据总线1150可以对应于电信号通过其传输的路径。
控制器1110可以包括微处理器、数字信号处理器、微控制器、以及其他逻辑器件中的至少一种，所述其他逻辑器件具有与微处理器、数字信号处理器和微控制器中的任一种相似的功能。如果上述示例实施方式中的半导体器件被实现为逻辑器件，则控制器1110可以包括上述示例实施方式中的半导体器件中的至少一种。I/O单元1120可以包括键板、键盘和/或显示单元。存储器件1130可以储存数据和/或指令。存储器件1130可以包括根据上述示例实施方式的半导体器件中的至少一种。存储器件1130还可以包括不同于上述半导体器件的另一种半导体存储器件。接口单元1140可以发送电数据到通信网络，或可以从通信网络接收电数据。接口单元1140可通过无线电或电缆操作。例如，接口单元1140可以包括用于无线通信的天线或用于电缆通信的收发器。尽管附图中没有示出，但是电子系统1100还可以包括快速DRAM器件和/或快速SRAM器件，其用作用于改善控制器1110的操作的高速缓冲存储器。
电子系统1100可以应用于个人数字助理（PDA）、便携式计算机、上网本、无绳电话、移动电话、数字音乐播放器、存储卡或其他电子产品。其他电子产品可以通过无线电接收或发送信息数据。
图21为示出包括根据本发明构思的一示例实施方式的半导体器件的存储卡的一示例的示意框图。
参照图21，根据本发明构思的本示例实施方式的存储卡1200可以包括存储器件1210。存储器件1210可以包括根据上述示例实施方式的半导体器件中的至少一种。在其他示例实施方式中，存储器件1210还可以包括不同于根据上述示例实施方式的半导体器件的其它类型的半导体存储器件。存储卡1200可以包括控制主机和存储器件1210之间的数据通信的存储控制器1220。
存储控制器1220可以包括控制存储卡1200的全局操作的中央处理器（CPU）1222。此外，存储控制器1220可以包括用作CPU 1222的运算存储器的SRAM器件1221。此外，存储控制器1220还可以包括主机接口单元1223和存储器接口单元1225。主机接口单元1223可以配置为包括存储卡1200和主机之间的数据通信协议。存储器接口单元1225可以将存储控制器1220连接到存储器件1210。存储控制器1220还可以包括错误检查和校正（ECC）模块1224。ECC模块1224可以检测并校正从存储器件1210读出的数据的错误。尽管没有在附图中示出，但是存储卡1200还可以包括存储代码数据以与主机连接的只读存储器（ROM）器件。存储卡1200可以被用作便携式数据存储卡。或者，存储卡1200可以被实现为用作计算机系统的硬盘的固态盘（SSD）。
根据本发明构思的上述示例实施方式，可以实现具有高可靠性的半导体器件。另外，可以实现高度集成的半导体器件。
虽然已经参照示例实施方式描述了本发明构思，但是对本领域技术人员而言显然的是，可以进行各种改变和修改而不背离本发明构思的精神和范围。因此，应该理解，以上示例实施方式不是限制性的，而是说明性的。因而，本发明构思的范围将由权利要求及其等价物的最宽可允许解释来确定，且不应被以上描述约束或限制。
本申请要求于2013年2月13日提交的韩国专利申请第10-2013-0015297号的优先权，其整体通过引用结合于此。

Claims (9)

1.一种半导体器件，包括：
在衬底上的第一导电线；以及
第一成型层，其覆盖所述第一导电线，
所述第一导电线在相邻的第一导电线之间具有气隙，
所述第一导电线的侧壁与所述第一成型层的底表面共同限定所述气隙中的每个的第一间隙区，以及
所述第一导电线的所述侧壁与所述第一成型层的顶表面共同限定所述气隙中的每个的第二间隙区。
2.根据权利要求1所述的半导体器件，其中
所述第一成型层在所述第一导电线之间延伸，以及
所述第一间隙区通过所述第一成型层与所述第二间隙区分隔开。
3.根据权利要求1所述的半导体器件，还包括：
在所述第一成型层上的覆盖层；以及
在所述覆盖层上的第二导电线。
4.根据权利要求3所述的半导体器件，其中
所述覆盖层在所述第一导电线之间延伸，以及
所述第一间隙区通过所述覆盖层和所述第一成型层与所述第二间隙区分隔开。
5.根据权利要求3所述的半导体器件，其中所述第二间隙区位于所述覆盖层与所述第一成型层之间。
6.根据权利要求5所述的半导体器件，还包括：
所述覆盖层与所述第二间隙区之间的第二成型层。
7.根据权利要求3所述的半导体器件，其中所述第二间隙区在所述第二导电线之间延伸。
8.根据权利要求7所述的半导体器件，还包括：
覆盖所述第二导电线的第二成型层，所述第二成型层在所述第二导电线之间延伸，
所述第二间隙区还由所述第二导电线的侧壁和所述第二成型层的底表面限定。
9.根据权利要求1所述的半导体器件，其中
高度差在所述第一成型层的所述底表面和所述第一导电线的顶表面之间出现，以及
所述高度差具有所述第一导电线的高度的20％至80％的范围。
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