CN1039562C - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件及其制造方法，此器件带有一形成在半导体晶片上的扩散势垒层，其上还用硅烷等离子工艺或反应溅射方法形成了一甲硅烷基化层。在甲硅烷基化层上形成金属层时，扩散势垒层与金属间的沾润度增强并形成大的晶粒，从而提高了金属层对接触孔或通孔的覆盖。此外，在甲硅烷基化层上形成金属层后进行热处理时，金属层的回流特性变好，从而易于填充接触孔或通孔。用此法可获得高可靠性的布线层并可免去后续的烧结工序。

Description

半导体器件及其制造方法
本发明涉及到一种半导体器件及其制造方法，更确切地说是一种包括一布线层的半导体器件及其制造方法。
在集成度较低的常规半导体器件中，金属台阶覆盖不是严重问题。但随集成度的提高，半导体器件中接触孔的孔径显著变小，尺寸低达半微米，同时半导体片子表面上的掺杂区也大大变浅。由于难以填充1μm或更小的接触孔以及由于形成空隙而使金属布线层的可靠性降低，这就需要改善常规的铝布线方法。近来，由于半导体器件的布线方法是决定半导体器件的速度、成品率和可靠性的重要因素而使其在半导体制造中最为重要。
为解决诸如由溅射铝的台阶覆盖不良及接触孔高宽比大所引起的空隙形成之类的问题，提出了一种用熔融铝来填充接触孔的方法。例如，日本专利公开第61-132848号(Yukiyasu Sugano等人)、第63-99546号(Shinpei Iijima等人)和第62-109341号(Misahi-ro Shimizu等人)公开了一种熔融法。根据上文，接触孔由下列几个步骤填充：在半导体片子上沉积Al或Al合金并将Al加热到其熔点以上的温度，然后回流液态Al。
根据上述方法，半导体片子须水平放置以便流动的熔融Al能适当地填充接触孔。液态金属层倾向于低的表面张力状态，因而当此层凝固时就可能收缩或弯曲，从而使其下面的半导体材料暴露出来。此外，热处理温度无法精确控制，从而难以重复所需要的结果。而且，接触孔旁边留下的金属层变得粗糙，使后续的光刻工艺变难。
美国专利4,970,176(Tracy等人)公开了改善不良台阶覆盖的一种金属布线方法。根据上述专利，在低于约200℃的低温下在半导体片子上沉积一个厚度预先设定的金属厚层。然后当温度升到大约400-500℃时在半导体片子上沉积一个比较薄的金属层。如此沉积的金属层借助于晶粒生长、再结晶和体扩散可改善之后沉积上去的金属层的台阶覆盖。
然而，即使在上法中，直径为1μm或更小的接触孔还是不能被Al合金完全地填充。
Hisako Ono等人指出：当半导体片子温度高于500℃时，Al-Si的流动性突然增大。一种使用500-550℃温度下沉积Al-Si来填充接触孔的方法也已公开(1990 VMIC会议，6月11-12日，第76-82页)。
Yoda Dakashi等人提出了一种利用500-550℃温度下沉积一种金属来填充接触孔的方法(欧洲专利申请第90104814.0号，相当于日本专利公开第02-239665号)。根据Yoda Dakashi的方法，用一种金属可以完全地填充接触孔。但极有可能Al-Si膜对电子迁移的阻力大而抗应力迁移很弱。此外，Al膜中的Si在Al-Si晶粒间界上结晶。这样就必须将接触孔区域以外的Al-Si膜完全除去，并在沉积一个Al-Si-Cu膜之后才形成布线。
此外，C.S.Park等人(包括本发明人)公开了一种方法，它包含下列步骤：在100℃或更低的低温下沉积Al合金，并在大约550℃(即低于熔点)温度下热处理3分钟，然后完成接触孔的填充(见1991年6月11-12日VMIC会议文集第326-328页)。此法包括在1992年8月24日的美国专利申请07/897,294号中(作为1990年9月19日的美国专利申请07/585,218号题为“一种在半导体器件中形成金属层的方法”的部分继续申请)。低温下沉积的Al在550℃热处理时不熔化，而是迁移进入接触孔，从而完全地填充接触孔。
根据C.S.Park的方法，借助于在100℃或更低温度下沉积大约500厚的Al之后进行热处理的方法，可以完全地填充高宽比约为1.0的0.8μm接触孔。此法不要求Yoda Dakashi法中的腐蚀工艺。由于这些优点，C.S.Park填充接触孔的方法在有关领域内引起了很大兴趣。
在半导体早期阶段，纯Al被用来形成金属布线层。但由于Al从Si衬底中吸收Si原子并在烧结工序中温度升高时产生结尖峰，故Al-1％Si，亦即用Si过饱和的Al，被广泛地用作金属布线层材料。
但是，当用Al-1％Si来形成半导体器件的布线时，Al膜中的Si在大约450℃或更高温度的热处理过程中结晶出来，因而形成Si沉淀。Si晶粒是由接触孔中的外延生长形成的。结果，Si沉淀使引线电阻或接触电阻增加。
已知可在布线层及Si片或隔离层之间形成一个扩散势垒层，用以防止由金属布线层和Si片之间的上述反应引起的Al尖峰、Si沉淀和Si颗粒的形成。例如，Yokoyama等人的美国专利4897709号描述了一种在接触孔的壁形成一个氮化钛膜作为扩散势垒层的方法。此外，日本专利公开第61-183942号描述了一种形成势垒层的方法，它包含下列步骤：沉积一种金属，如Mo、W、Ti或Ta等，以形成一个难熔金属层，在难熔金属层上形成一个氮化钛层，再热处理这个由难熔金属层和氮化钛层组成的双重层以使在难熔金属层和半导体衬底之间界面上由界面反应形成由热稳定化合物组成的难熔金属的硅化物层。势垒特性因而得到改善。这一扩散势垒层的热处理通过氮气氛下的退火来进行。若扩散势垒层不经历退火过程，则在Al溅射之后的烧结工序中或在高于450℃的温度下溅射Al或Al合金的过程中，将出现结峰，这是不希望的。
此外，Hagita Masafumi提出了一种方法，其中对TiN作为势垒层进行热处理，然后，向该势垒层离子注入O2或Si以改善势垒金属层和Al引线之间的沾润度并改善布线的质量和成品率(日本专利公开第2-26052号)。
近来，人们知道了一种扩散势垒层形成时改善势垒特性的方法。此法包括步骤：形成一个TiN层然后热处理，再形成一个TiN层。
除了上述借助于改善扩散势垒层特性来防止出现Al尖峰或Si沉淀结晶的方法外，还提出了一种借助于形成一个具有各种组分的复合物层用作Al布线层以防止Al尖峰或Si沉淀的方法。
例如，日本专利公开第2-159065(Michiichi Masmoto)公开了一种防止在布线层形成时的烧结工序中出现Si沉淀的方法。此法包含下列步骤：首先形成一个Al-Si膜，其上形成一纯Al层，用以防止烧结过程中出现Si沉淀。还有，李相忍(本发明人)等人1992年1月31日申请、现正在美国专利局待审的美国专利申请第07/828,458号和1992年7月8日申请、现正在美国专利局待审的专利申请第07/910,894号公开了一种形成复合物层以防止按C.S.Park方法在低温下沉积Al并在低于熔点的高温下热处理来填充接触孔时产生的Si沉淀发生结晶。按照美国专利申请第07/828,458号所述的方法，布线层预定厚度的大约三分之一于低温下用纯Al沉积，以形成第一金属层。再在大约550℃下热处理第一金属层以填充接触孔。然后在约350℃沉积一层含Si组分的Al合金以形成第二金属层。这样，借助于形成复合层，不合Si的第一金属层在后续的烧结工序中从第二金属层吸收Si，从而防止Si沉淀的结晶。按照上述美国专利申请第07/910,894号的方法，首先沉积含Si的Al合金，再沉积纯Al或Al合金，从而形成复合层。再将此层热处理以填充接触孔。然后再沉积一不含Si的Al合金以达到预定的厚度，再图形化从而完成布线层。
一般来说，为了在形成扩散势垒层之后再形成全属层，由于要把晶片转移到溅射设备中去形成金属层，所以晶片要被暴露于大气。
此时，在晶粒间界处或扩散势垒层的表面部分将发生氧化，而使Al原子在被氧化了的扩散势垒层中的迁移率下降。若在室温下沉积厚度为6000的Al-1％Si-0.5％Cu合金，则形成的晶粒小，约0.2μm。
同时，未暴露于大气中的扩散势垒层上则形成大到约1μm的大晶粒。在高温热处理工序或在高温下溅射沉积Al膜时，Al同扩散势垒层反应，使Al膜表面很粗糙并降低其表面反射率，使后续的光刻工序难以进行。
TiN层或TiW(或TiW(N))层通常被用作扩散势垒层。这种层有微结构缺陷或晶粒间界，在形成扩散势垒层过程中不能防止Si或Al的扩散。已提出一种根据“氧填塞”方法来阻塞晶粒间界中的扩散通道的方法。当扩散势垒层经历N2气氛退火或暴露于大气时，少量的氧混入势垒层，从而增大扩散势垒的作用。这称为“填塞效应”。
一般，当TiN被沉积并暴露于大气时，由于大气中的氧而发生填塞效应。Hagita专利的方法也用氧来饱和扩散势垒层的表面，从而改善势垒金属的特性。
然而，当Ti或TiN被沉积以形成势垒层然后暴露于大气时，当在引入氧的情况下沉积TiN时，或者当势垒层在引入了氧的N2气氛中退火时，接触电阻可能增加。
TiN膜的势垒特性可根据诸如其暴露于大气的时间、沉积时引入的氧量、退火时引入的氧量以及退火温度之类的条件来改变。势垒金属最好是在N2气氛中于大约450℃温度下退火30到60分钟。
图1示出当扩散势垒层形成后真空被破坏时形成于扩散势垒层表面上的氧化层的剖面图。图2示出了形成于扩散势垒层表面上的氧化层在形成及N2退火后的剖面图，其扩散势垒特性有改善。
图3示出了用形成第一扩散势垒层再对其进行离子注入或将其在N2中退火后在其上形成第二扩散势垒层的方法获得的扩散势垒层的剖面图。参照图3，作为一个中间层，在第一扩散势垒层和第二扩散势垒层之间存在一个由离子注入造成的非晶层或由N2退火造成的氧化层。
扩散势垒层形成之后，当按照C.S.Park方法或高温溅射方法形成Al布线层时，扩散势垒层被暴露于大气。因此，在扩散势垒层表面及扩散势垒层晶粒间界上存在氧化物，从而使扩散势垒层同Al之间的沾润度变坏。引起沉积早期形成的晶粒尺寸变小，而且由于沉积的Al分布不良、填充接触孔时形成空隙或热处理时Al层分布不良，使布线层的可靠性下降。
图4、5、6示出了当Al沉积在半导体扩散势垒层上以形成金属层然后热处理以填充接触孔时，可能产生的不良布线层。
图4-6中参考号1表示半导体衬底，2表示掺杂区，3表示隔离层(BPSG膜)，4表示扩散势垒层，6表示Al合金金属层。图4示出了由于扩散势垒层同Al之间润湿不良而在高温溅射或Al沉积时产生的Al层断裂7。图5示出了当沉积Al金属然后在真空中热处理时或按照高温溅射方法填充接触孔时，接触孔中存在的空隙8。图6示出了当高温溅射Al或沉积Al后真空热处理Al层时产生的Al合金层的不良分布9。
Hiroshi Nishimura等人提出：直径为0.5μm、高宽比为1.6的通孔可借助于Al溅射之前沉积Ti然后在大约500℃高温下溅射Al的方法来填充(“使用Al合金高温溅射方法的亚微米可靠填充”，第170-176页，1991 VMIC会议)。此法中，接触孔的填充是由Al与Ti之间的反应引起的。但当形成Al3Ti时，Si的固溶度在后续工序烧结温度450℃时增加到约15％重量比。因此，若Al3Ti在接触孔中形成，由于Al3Ti与Si反应而引起Al层同衬底反应，产生Al尖峰的可能性就增加。而且，由于Al与Ti反应，Al表面变得很粗糙，当沉积工艺之后按照C.S.Park方法进行真空热处理时，或当高温溅射Al时，就会降低反射率并在后续的光刻工艺中引起困难。
当沉积不含Si组分的金属以防止Si沉淀结晶时，若存在不良的扩散势垒层，由于Al与衬底之间的反应而出现Al尖峰。图7是常规工艺产生的Al尖峰剖面图。图7中参考号1表示半导体衬底，2表示掺杂区，3表示隔离膜(BPSG膜)，4表示扩散势垒层，6表示Al合金金属层，10表示Al尖峰。
在扩散势垒层表面上以及扩散势垒层晶粒间界中希望形成氧化物以改善接触孔中扩散势垒层的特性。但这一氧化物可能降低扩散势垒层同Al的沾润度以致可能在接触孔中形成空隙，热处理过程中可能形成分布不良的金属层，从而使半导体器件布线层的可靠性降低。
此外，当用上述美国专利申请第07/828,458号或07/910,894号公开的方法形成复合层时，Al沉积工艺复杂化了。结果产量下降或形成扩散势垒层的条件变复杂。因此工艺裕度小，这是不希望的。
Dipankar Pramanik和Vivek Jain公布了他们的实验结果，他们在各种层上于170℃温度下沉积了Al-1％Cu合金(见“下层对溅射Al晶粒结构的影响及其与亚微米通路中台阶覆盖的关系”，1990 VMIC会议，6月12-13，第332-334页)。Dipankar等人认为沉积过程中产生的Al的晶粒尺寸随下层的种类而变化，而从形成最大晶粒的TiW膜可获得最佳的台阶覆盖。Al的这种覆盖与沉积时形成的Al晶粒的尺寸紧密相关。亦即，沉积时形成的Al晶粒越大，Al层接触孔或通过孔的台阶覆盖越好。此外，Al晶粒与下层间的沾润度越好时，沉积得到的Al晶粒越大。
本发明的目的是提供一种半导体器件，其扩散势垒层的特性及Al与扩散势垒层之间的沾润度获得了改善，以增大沉积形成的Al晶粒的迁移率从而改善了布线层接触孔的台阶覆盖，使更易于填充接触孔。
本发明的另一目的是提供一种形成可靠的布线层的方法，这种布线层的Al原子迁移率由于改善了扩散势垒层的特性而被增大，从而改善了接触孔的台阶覆盖并可完全地填充接触孔。
为完成本发明的上述目的，提供了一种半导体器件，它包含：一个半导体衬底；以及一个形成在半导体衬底上并在其表面部分有一甲硅烷基化层的扩散势垒层。扩散势垒层包含一个难熔金属为钛、锆、钽或钼，或上述难熔金属的化合物。扩散势垒层最好是由一个包含难熔金属的第一扩散势垒层和一个包含难熔金属化合物的第二扩散势垒层组成的复合膜。
此外，根据本发明的实施例，在甲硅烷基化物(silylation)层上可形成一个由难熔金属化合物组成的第二扩散势垒层。
根据本发明，提供一种半导体器件，它包括：一个半导体衬底、一个形成在半导体衬底上具有凹部的绝缘层、一个形成在绝缘层上并包括一个甲硅烷基化层的扩散势垒层，以及一个完全填充凹部的由Al或Al合金构成的第一金属层。甲硅烷基化层可在扩散势垒层表面上或扩散势垒层中间区域上形成。
凹部是使半导体衬底的掺杂区暴露的接触孔，是使形成在半导体衬底上的下导电层暴露的通路，或者是形成在将要进行布线层图形化的隔离层上的沟槽。
根据本发明，提供一种制造半导体器件的方法，它包含下列步骤：在半导体衬底上形成一个绝缘层、在该绝缘层上形成一个凹部、在该绝缘层上形成一个扩散势垒层、在扩散势垒层上形成一个甲硅烷基化层；以及在该甲硅烷基化层上形成一个由Al或Al合金构成的金属层。
根据本发明的实施例，甲硅烷基化层可用等离子处理来形成，其中使用硅烷。硅烷的例子包括SiH4和Si2H6。根据本发明的另一实施例，甲硅烷基化层可使用硅烷用反应溅射方法来形成。
扩散势垒层形成之后，保持真空接着形成甲硅烷基化层。
甲硅烷基化层形成之后，保持真空接着沉积金属，从而在甲硅烷基化层上形成第一金属层。第一金属层可用低温沉积Al或Al合金的方法，或用高温溅射方法来形成。
如果需要，在第一金属层形成之后，在低于其熔点的高温下对第一金属层进行热处理，从而用第一金属层材料填充凹部。此外，热处理之后，可在填充凹部的第一金属层上形成一个第二金属层，第二金属层最好是在低于其熔点的高温下进行热处理从而使第二金属层的表面展平。
当使用本发明的扩散势垒层来沉积金属层时，金属层的台阶覆盖得到改善。而且，当此金属层在0.8Tm到Tm(Tm为此金属的熔点)的高温下进行热处理时，可容易地获得能够更令人满意地填充接触孔的金属层。
金属层形成之后，保持真空接着在0.8Tm到Tm的温度下(Tm为第一金属层金属的熔点)进行热处理。由于在0.8Tm或更低的温度下金属(Al合金)层的晶粒不能充分地迁移，故难以完全填充凹部。而在高于Tm的温度下，金属(Al合金)由于熔化而起球，这是不希望的。
最好是采用交替地沉积含Si与不含Si的金属层的方法形成一个复合层来用作金属层。在热处理或烧结工序中，不含Si的金属层从含Si的金属层中吸收Si，从而防止Si沉淀或Si粒的形成。
第一金属层热处理之后，最好在不破坏真空的情况下，在处理第一金属层的同一溅射设备中直接沉积第二金属层。此时，第二金属层的沉积温度低，约为350℃。在第二金属层形成之后，最好对其进行热处理以展平其表面。这一平面化工序可使后续的光刻工序更易进行。
借助于将额外的硅烷简单地引入常规氩等离子溅射设备中，可以容易地制造本发明的半导体器件的布线层。
用本发明的方法形成的扩散势垒层在沉积的Al之间具有良好的沾润度。因此，当Al或Al合金用溅射方法沉积时，台阶覆盖极佳，从而防止在诸如接触孔或通孔之类的开口的侧壁上出现断开。而且，当在低于其熔点的高温下热处理沉积的金属层以便用沉积金属层材料填充开口时，回流特性得到了改善，从而增大了对开口的填充作用。开口可以更完全地被填充。
根据本发明的方法形成的布线层，其甲硅烷基化层是在氧化膜上形成的，同时在势垒层上保留着氧化层。这样可保持填塞效应，而且如在常规工艺中一样，可避免尖峰现象。
下面将结合附图详细地描述最佳实施例，将使本发明的上述目的和其它优点变得更为明显。这些附图中：
图1是形成扩散势垒层之后真空被破坏时形成在扩散势垒层表面上的氧化层状态的剖面图；
图2是形成扩散势垒层之后，扩散势垒特性经N2退火加以增强了的、形成在扩散势垒层表面上的氧化层状态的剖面图；
图3是借助形成第一扩散势垒层再对其进行离子注入或N2退火后，然后在第一扩散势垒层上形成第二扩散势垒层的方法得到的扩散势垒层的剖面图；
图4-6示出了在常规扩散势垒层上形成Al构成金属层再经热处理以填充接触孔时可能产生的不良布线层；
图7是常规工艺中产生的Al尖峰的剖面图；
图8-10是本发明半导体器件布线层实施例的剖面图；
图11-13是根据本发明形成半导体器件布线层的方法实施例的示意图；
图14-16是根据本发明的方法填充开口的实施例的示意图；
图17和18示出了根据本发明的方法形成半导体器件布线层的另一个实施例；以及
图19-21是根据本发明的方法形成半导体器件布线层的另一个实施例的示意图。
下面将参照附图更详细地描述本发明。
图8-10是本发明的半导体器件布线层实施例的剖面图。
图8是本发明的布线层一个实施例的剖面图。
图8中参考号11表示一个半导体衬底，13表示包含Ti的第一扩散垫垒层，15表示包含TiN的第二扩散垫垒层，17表示第二扩散势垒层15表面上的一个氧化层，19表示用对氧化层表面部分进行甲硅烷基化的方法得到的甲硅烷基化层，21表示Al布线层。
示于图8的布线层如下法形成。
首先用Ti作靶采用溅射方法在半导体衬底上形成第一扩散势垒层13。再根据N2反应溅射方法，用Ti作靶在氩气氛下沉积形成含TiN的第二扩散势垒层15。然后，为阻塞Al和Si的扩散通道，在450℃到500℃温度下，于N2气氛中退火30到60分钟。此时由于氧填塞效应，在第二扩散势垒层表面上形成由TiO2或TiON组成的氧化层17。由于氧化层17的存在，使Al与扩散势垒层之间的沾润度变坏。
然后，在已形成氧化层17的扩散势垒层上进行甲硅烷基化工序来形成甲硅烷基化层19。此工序可利用硅烷借助使扩散势垒层暴露于SiH4或Si2H6等离子体或暴露于Si*或SiH*离子团的方法来进行。此时硅烷的分压为0.5-15毫乇，功率为1-10KW，衬底温度为室温到200℃。甲硅烷基化设备的真空度在形成甲硅烷基化层时应保持在5×10-7乇或更低。硅烷在辉光放电或溅射过程中产生Si*、H*、SiH2 *之类的反应离子图。在溅射过程中，借助发射二次电子，氢保护半导体衬底不受损伤，从而改善半导体器件的电学特性和可靠性。在甲硅烷基化工序进行时，最好加入0-5毫乇的氢。当加入氢时，由于TiO2或TiON氧化层被氢离子团还原，甲硅烷基化层的厚度有所改变。
这样，借助于形成甲硅烷基化层19，扩散势垒层同Al之间的沾润度被增大。结果不仅溅射Al的台阶覆盖被增强，而且Al和Si的扩散通道也被阻塞，从而防止了尖峰的出现。
甲硅烷基化层19形成之后，保持真空，用相继沉积Al或Al合金的方法来形成用于构成布线层的金属层21。
图9是在本发明的布线层之下形成扩散势垒层的另一个实施例的剖面图。
图9中参考号11、13和15表示与图8中相同的组成部分，23表示用硅烷反应溅射方法形成的甲硅烷基化层。
示于图9的扩散势垒层按如下方法形成。首先用与图8相同的方法在半导体衬底上形成第一扩散势垒层13。再在2-7毫乇氩和1.5-5毫乇氮气氛中(此时氮与总压力的分压比应保持为40％)，用Ti作靶，借助于在200℃的衬底温度下以每分钟300到500的沉积速率沉积TiN的方法，形成厚度为500-1000的第二扩散势垒层15。然后加入分压为0.5-5毫乇的SiH4，用反应溅射方法进行沉积。结果形成含有TiNxSiy(TiN-TiSi)的甲硅烷基化层23，其厚度控制在100-500最好是200。
第二扩散势垒层15形成之后，片子11可在保持真空的情况下转移到另一反应室。之后就可用反应溅射法来形成甲硅烷基化层23。
然后，在保持真空的情况下，用相继沉积Al或Al合金的方法来形成用于构成布线层的金属层(未绘出)。
若在形成金属层之前真空被破坏，例如当清洗以除去颗粒时，用于构成布线层的金属层(未绘出)应该在形成甲硅烷基化层23并如图8所示进行甲硅烷基化之后保持真空用相继沉积Al或Al合金的方法来形成。
图10是在本发明的布线层之下形成扩散势垒层的又一实施例的剖面图。
图10中参考号11、13、15和23表示与图9中相同的组成部分，25是形成于甲硅烷基化层23上由TiN组成的第三扩散势垒层。
图10所示的扩散势垒层按下述工序形成。
用与图8相同的方法在半导体衬底11上形成第一扩散势垒层13。再在2-7毫乇Ar和1.5-5毫乇N2中(此时N2与总压力的压力比应保持为40％)，用Ti作靶，借助于在200℃的衬底温度下以每分钟300-500的沉积速率沉积TiN的方法，形成厚度为500的第二扩散势垒层。然后加入分压为0.5-5毫乇的SiH4，用反应溅射方法进行沉积。结果形成含有TiNxSiy(TiN-TiSi)的甲硅烷基化层23，其厚度控制在100-500最好是200。停供SiH4之后，用沉积TiN的方法形成一个厚度为500的第三扩散势垒层。
然后在保持真空的情况下，用相继沉积Al或Al合金的方法来形成用于构成布线层的金属层。
用此方法可形成层由含甲硅烷基化层23及TiN层组成的扩散势垒层薄层。
以下参照实施例来详细解释利用扩散势垒层填充接触孔的方法。实施例1
图11-14是根据本发明的半导体布线层形成方法的实施例的示意图。
图11示出了形成扩散势垒层35的步骤。详言之，在形成了掺杂区32的半导体衬底31上形成一个隔离层33。厚度约为0.8-1.6μm的绝缘层33是用硼磷硅玻璃(BPSG)形成的。再在绝缘层33中形成使半导体衬底31的掺杂区32的部分表面暴露出来的接触孔34。接触孔的直径随离衬底的距离减小而变小，反之则变大。上部的最大直径约为0.5-1.0μm，而向着衬底的最小直径约为0.3-0.7μm。然后在整个绝缘层33及接触孔34的内侧壁以及半导体衬底31的暴露表面上，形成扩散势垒层35。扩散势垒层如图8所示用下法形成。首先在Ar气氛中用溅射方法沉积厚度为100-300的钛以形成第一扩散势垒层。再在7毫乇Ar和40％相对分压的N2气氛中，用溅射方法沉积一层厚度约为300-1000的TiN的以形成一个第二扩散势垒层。此时，沉积Ti或TiN时衬底的温度保持在200℃。然后在N2气氛中，于450-500℃温度下，将扩散势垒层35退火30到60分钟。此时引入少量的氧，如图8所示，诸如TiO2、TiO或Ti2O3之类的氧化层(未绘出)就在扩散势垒层表面上形成。
图12示出了扩散势垒层35的甲硅烷基化工艺。甲硅烷基化工艺是在如上述图8所述那样得到的扩散势垒层35上进行的。于是如图8所示，在形成了氧化层的表面上就形成一个甲硅烷基化层36。
图13示出了形成第一金属层37的步骤。在形成甲硅烷基化层36并保持真空将衬底31转移到另一反应室之后，在真空、低温下借助于在甲硅烷基化层36上沉积一个第一金属的方法来形成第一金属层37。用Al-0.4％Si-0.5％Cu作靶，第一金属层37可形成为单层。用Al-Si(Al-1％Si合金)或含Si的Al合金为Al-0.5％Cu-1％Si合金，或纯Al或不含Si的Al合金如Al-Cu合金(Al-0.5％Cu合金)或Al-Ti合金作为靶，则第一金属层可形成为复合层。第一金属层最好形成为由含Si的金属层与不含Si的金属层组成的复合层。第一金属是在200℃或更低的低温下，在低于4毫乇(最好是2毫乇)的Ar气氛中，用溅射方法以每秒100-150的沉积速率(最好是120/秒)沉积的。此时功率为5-7.2KW。
第一金属层37的最佳厚度是4000-6000由于扩散势垒层同沉积的Al之间的沾润度增加，这样得到的第一金属层37的Al晶粒大。因此，由于布线层台阶覆盖增加，半导体器件的布线可靠性就得到了加强。第一金属层经图形化并用作半导体器件的布线层。如果需要，在第一金属层37形成之后，第一金属层需进行热处理并填充接触孔34。在沉积第二金属层(未示出)之后，可以形成半导体器件的布线层(未示出)。实施例2
图14-16是根据本发明方法填充开口方法实施例的示意图。此处相同的参考号表示与第一实施例中相同的组成部分。
图14示出了用第一金属层37的金属填充接触孔34的步骤。详言之，除了厚度为500-3000的第一金属层37是在相当于第一实施例中图13步骤中形成的之外，第一金属层37形成的方法与第一实施例相同。再在保持真空的情况下将半导体衬底转移到另一反应室(未示出)，并使用Ar气传导方法在500-550℃的加热器温度下将第一金属层37退火1到5分钟。然后，Al原子或Al合金迁移进入接触孔34。Al原子的迁移使表面自由能和面积减小，从而用第一金属层的金属将接触孔34填充。这一热处理可根据条件改变，这些条件包括：第一金属形成后暴露于环境(或大气)中的时间、沉积第一金属层时导入的氧化剂量和导入沉积装置中的氧化剂(包括湿气)量等。例如，引入的氧化剂越少、暴露时间越短温度就越低，且真空度越高，就可降低热处理温度。这一热处理可在惰性气体(如N2或Ar)或还原性气体(如H2)中进行。除了Ar气传导方法，其它诸如快速热退火(RTA)或瞬变加热之类的方法也可使用。这些方法可单独使用，也可与另一种方法联合使用。图14中参考号37a是完全地填充了接触孔的第一金属层。
图15示出了在热处理过的第一金属层37a上形成第二金属层38的步骤。详言之，保持真空，在350℃或更低的温度下，用溅射方法沉积金属以形成具有预定厚度的布线层，并从而形成厚度为3000-5500的第二金属层。当第一金属层含Si时，不含Si的金属如Al-Cu合金(Al-0.5％Cu合金)或Al-Ti合金用作第二金属层38的金属。当下层不含Si时，可使用含Si的金属，如Al-Si合金(Al-1％Si合金)或Al-Cu-Si合金(Al-0.5％Cu-1％Si合金)。
第二金属层38的形成可与第一金属层的热处理同时进行。例如，在与图13相应的步骤中厚度为500-3000的第一金属层形成之后，保持真空并保持衬底在加热器的温度500-550℃来沉积第二金属层。然后，在第一金属层被退火以填充接触孔的过程中，第二金属层就形成了。
图16示出了用热处理第二金属层38的方法来展平布线层表面的步骤。参考号38a表示热处理过的第二金属层。布线层表面平面化的步骤与不破坏真空时第一金属层的情况相同。第二金属层的原子借助这一步骤迁移进入接触孔34，使接触孔填充得更完全，从而产生一个展平了的布线层。因此，后续的光刻工艺可更容易进行。然后，用溅射方法借助于在热处理过的第二金属层38a上沉积厚度为200-500的氮化钛来形成一个抗反射层(未示出)以改善后续的光刻工艺。抗反射层形成之后，利用常规光刻工艺在抗反射层上形成预定的光刻胶图形(未示出)以形成半导体器件的布线图。然后，抗反射膜、展平的第二金属层38a、第一金属层37a和带有甲硅烷基化层36的扩散势垒层35被相继腐蚀，从而完成本发明的布线层。实施例3
此处除了扩散势垒层如实施例1的图9所示而形成之外，扩散势垒层是用与实施例1的图11相同的方法来形成的。
详言之，在已形成掺杂区的半导体片子上，用BPSG形成厚度0.8-0.5μm的绝缘层。再在其上部形成带有台阶部分的接触孔(例如0.7μm×.07μm)，于是暴露出半导体衬底的掺杂区。
接触孔形成之后，用与图8相同的方法在接触孔的内侧壁、绝缘层上以及半导体衬底的暴露表面上形成含Ti的第一扩散势垒层。再用Ti作靶在图9所述条件下，用反应溅射方法在第一扩散势垒层上沉积TiN，从而形成厚度为500-1000的第二扩散势垒层。然后加入0.5-5毫乇的SiH4，再用反应溅射方法进行沉积。结果形成由TiNxSiy(TiN-TiSi)组成的甲硅烷基化层，厚度控制为100-500最好是200。
在第二扩散势垒层已形成并保持真空将片子转移到另一反应室之后，可用反应溅射方法来形成甲硅烷基化层。
这样，当扩散势垒层上形成甲硅烷基化层时，硅和金属原子的扩散通道就被阻塞了。
然后用与第一实施例的图13相同的方法在不破坏真空的情况下，在扩散势垒层上相继沉积Al或Al合金，从而形成用于构成布线层的第一金属层。
当金属层形成之前需要破坏真空时，在甲硅烷基化层形成之后在不破坏真空的情况下继续沉积Al或Al合金并重新进行甲硅烷基化处理，从而形成用于构成布线层的金属层。当形成金属层时，增强金属层与扩散势垒层之间的沾润度，从而形成Al晶粒大的金属层并防止空隙产生。此外，台阶覆盖得到改善，因而半导体器件布线层的可靠性得到提高。
再用与实施例2所述相同的方法，在不破坏真空的情况下，保持半导体片子在0.8Tm到Tm的温度下，接触孔就被第一金属层完全地填充。如果需要，在填充接触孔的第一金属层上，用与第二实施例相同的方法额外地形成一个第一金属层之后，可再进行热处理。
在形成抗反射膜之后，用与第二实施例相同的方法，通过形成金属布线层的光刻工序，可获得本发明的布线层。实施例4
除了如图10所示那样形成扩散势垒层之外，也可用与实施例1的图11相同的方法来形成扩散势垒层。
详细地说，在已形成掺杂区的半导体衬底上，用BPSG形成厚度为0.8-1.5μm的绝缘层。再在其上部形成有台阶部分的接触孔(例如0.7μm×0.7μm)，从而将半导体衬底的掺杂区暴露出来。
在形成接触孔之后，用与图8相同的方法，在接触孔的内表面、绝缘层上以及半导体衬底的暴露表面上，形成含Ti的第一扩散势垒层。再用Ti作靶，在图10所述条件下用反应溅射方法在第一扩散势垒层上沉积TiN，从而形成厚度为500-1000的第二扩散势垒层。然后加入0.5-5毫乇的SiH4，再用反应溅射方法进行沉积，结果形成由TiNxSiy(TiN-TiSi)组成的甲硅烷基化层，厚度控制为100-500最好是200然后用停供SiH4和重新沉积TiN的方法业形成一个厚度为500的第三扩散势垒层。
接着在不破坏真空的情况下，相继沉积Al或Al合金来形成用于构成布线层的金属层。
为此可以形成多层由甲硅烷基化层和TiN组成的扩散势垒层薄层。
当甲硅烷基化层如此形成在扩散势垒层上时，由于Si和金属原子的扩散通道被阻塞，而且在各扩散势垒层之间形成作为中间层的甲硅烷基化层，故无须对扩散势垒层进行热处理或另外的N2退火工艺就可以防止Al布线工序中可能产生的尖峰现象。
然后在不破坏真空的情况下，用与实施例1的图13所述相同的方法在扩散势垒层上相继沉积Al或Al合金，从而形成用于构成布线层的第一金属层。
此外，当金属层形成之前需要破坏真空时，在甲硅烷基化层形成之后，Al或Al合金应在不破坏真空的情况下相继地沉积并重新进行甲硅烷基化处理以形成用于构成布线层的金属层。当金属层形成时，金属层同扩散势垒层之间的沾润度被增强从而形成Al晶粒大的金属层并防止如实施例l、2、3所示的空隙的产生。此外，台阶覆盖得到改善，因而半导体器件布线层的可靠性得到提高。
接着用与实施例2相同的方法，在不破坏真空的情况下保持半导体晶片在0.8Tm-Tm的温度下，将接触孔完全填充。如果需要，在填充接触孔的第一金属层上用与实施例2相同的方法额外地形成第二金属层之后，可再进行热处理。
在形成抗反射膜之后，用与实施例2相同的方法，通过形成金属布线层的光刻工艺，可获得本发明的布线层。实施例5
图17和18示出了根据本发明方法形成布线的另一实施例。
图17示出了形成通孔69和扩散势垒层的步骤。详言之，用BPSG在已形成掺杂区62的半导体衬底上形成一个厚度为0.8-1.5μm的第一绝缘层63。再在第一绝缘层63中形成用于电连接下布线层66和半导体衬底61的掺杂区62的接触孔64(例如0.7μm×.07μm)。半导体衬底61的掺杂区62就暴露出来，再用实施例1到4和图8、9、10所示的方法来形成扩散势垒层65，并形成下布线层66和抗反射膜67。然后在下布线层66上形成含SiO2的第二绝缘层68，并在第二绝缘层68中形成尺寸小于1.0μm×1.0μm的通孔69。
通孔69形成之后，用与实施例1相同的方法在绝缘膜68上、通孔69的内表面上以及暴露的下布线层上形成扩散势垒层70。再对扩散势垒层表面进行甲硅烷基化处理以形成甲硅烷基化层71。当未形成扩散势垒层或使用常规扩散势垒层时，含SiO2的绝缘膜或氧化层表面如图2所示形成在常规扩散势垒层的表面区上。因此，当溅射形成金属层时，绝缘层同金属层之间的沾润度变得很差。结果通孔的金属层台阶覆盖不良，特别是是通孔的侧壁上更差。本发明含有孔的绝缘层上形成扩散势垒层并形成甲硅烷基化层之后，由于沉积时扩散势垒层与溅射的金属之间沾润度好，在后续的金属工序中可获得侧壁上不断开、分布很好的上金属层。
图18示出了形成上金属层72的步骤。详言之，用溅射法在甲硅烷基化工序之后不破坏真空的情况下，沉积Al-Si-Cu合金(Al-1％Si-0.5％Cu合金)或者Al-Cu或Al-Si合金到约8000厚来形成上金属层72。此时，上金属层的沉积速率为150秒或更慢，温度为200℃或更低，使用的方法与实施例1相同。当上金属层72形成时，由于上金属层72同绝缘层68之间的沾润度被增强，上金属层72的金属原子迁移到通孔69之内，从而形成Al晶粒大的金属层。结果上金属层72的台阶覆盖被增大，通孔69的可靠性得到改善。
然后用与实施例2相同的方法对上金属层进行热处理，从而使上述金属层材料填充通孔69。
当上金属层薄薄地形成并被热处理以填充通孔69时，在填充通孔69的上金属层上可形成另一第二金属层。此第二金属层用与实施例2相似的方法进行热处理以使表面平面化。然后在形成抗反射膜之后，可用形成上金属层的光刻工序获得本发明的布线层。实施例6
图19-21是根据本发明方法形成半导体器件布线层的另一实施例的示意图。
图19示出形成沟槽90及扩散势垒层83的步骤。详言之，用BPSG在半导体衬底81上形成一个厚度为1.5μm的绝缘层82。再用常规光刻工艺在将要形成布线层的半导体器件区域中形成深度为0.3-0.7μm的沟槽。
然后在沟槽90的内表面上和绝缘层82上形成扩散势垒层83，之后用与实施例1相同的方法，对上述扩散势垒层表面进行甲硅烷基化处理，从而形成甲硅烷基化层84。在未形成扩散势垒层时，如图2所示，绝缘膜表面包含SiO2，或者在常规扩散势垒层表面上形成一个氧化层。
于是当金属层用溅射方法形成时，由于金属层同绝缘层之间的沾润度差，形成的金属层的晶粒尺寸变小。
本发明在含有通孔的绝缘膜上形成扩散势垒层并对其进化甲硅烷基化处理后，由于扩散势垒层同溅射的金属之间的沾润度好，所形成的金属层的晶粒尺寸变大。
图20示出了形成金属层85的步骤。
具体地说，用溅射方法在甲硅烷基化工序之后保持真空不破坏的情况下，利用沉积Al-Si-Cu合金(Al-1％Si-0.5％Cu合金)或者Al-Cu或Al-Si合金的办法来形成厚度约为8000的金属层85。此时金属层85的沉积速率为150/秒或更慢，温度为200℃或更低，使用的方法与实施例1相同。当金属层85形成时，金属层85与绝缘层82之间的沾润度被增强，于是形成Al晶粒大的金属层。其结果是沟槽90的台阶覆盖性良好。
再用与实施例2相同的方法，为使金属层85的表面平面化，对金属层85进行热处理，金属层材料就将沟槽90填充。
然后，在抗反射层形成之后，通过形成金属布线层的光刻工艺或化学—机械抛光工艺可获得本发明的布线层。用本发明方法所形成的布线层具有良好的电子迁移率并且是抗应力的。因此，比之溅射和图形化的常规布线层，用本发明方法形成的布线层的可靠性得到显著的提高。
利用简单地将硅烷引入常规Ar等离子溅射设备的方法，可以容易地制造本发明的半导体器件布线层。因此，简单地改变一下设备就可制造本发明的布线层。
此外，由于在扩散势垒层形成时只要加入硅烷就可容易地形成本发明的布线层，故产量也得到了提高。同时，反应室转移次数减少，使成品率也得到提高。
用本发明方法得到的扩散势垒层在沉积的Al之间具有良好的沾润度。因此，当用溅射方法沉积Al或Al合金时，台阶覆盖极好。同时，开口部(接触孔或通孔)侧壁不出现断开，而且在沉积之后用低于熔点的高温热处理方法使金属层填充开口部时，回流特性得到了改善。结果开口部的填充增加，可更完全地被填充。
由于形成了甲硅烷基化层同时又保留了势垒层上的氧化层，即保持了填塞效应，故用本发明形成的布线层能够像常规工艺一样抑制尖峰现象。
此外，当甲硅烷基化层形成在居间的扩散势垒层处时，甲硅烷基化层阻塞金属原子或Si原子的扩散通道。因此可保持扩散势垒层的特性，使无须对扩散势垒层进行额外的热处理或N2退火就可进行沉积。
根据常规工艺，Al沉积或掩埋工艺之后的烧结步骤是至关重要的。这一烧结步骤是在含H2的N2气氛中进行的。但对本发明的半导体器件布线层或包含用本发明方法形成的布线层的半导体器件来说，当用硅烷进行等离子工艺时，产生氢离子团或氢气并进入金属层及衬底的下部。由于金属层形成之后还有钝化工序，故烧结工序是不必要的，后续工序已足够。
因此，比之常规工艺，本发明的半导体器件布线层的成品率和可靠性都得到的改善。产量也得到了提高，从而使半导体器件的制造成本低。
虽然参照具体的实施例已具体地指出和描述了本发明，但对本领域的熟练技术人员来说，应该认识到，不偏离所附权利要求所述的本发明的构思与范围的各种形式上和细节上的改变都落入本发明所要求保护的范围。

Claims (20)

1.一种半导体器件，包括：
一个半导体衬底，
一个形成在上述半导体衬底上、带有凹部的绝缘层；
一个形成在上述绝缘层上并包括一个甲硅烷基化层的扩散势垒层；以及
一个完全地填充上述凹部的由Al或Al合金构成的第一金属层。
2.根据权利要求1所述的半导体器件，其特征在于，所述的扩散势垒层由至少从包含难熔金属或难熔金属化合物所构成的一组材料中选出的一种构成。
3.根据权利要求2所述的半导体器件，其特征在于，所述的难熔金属是钛、锆、钽和钼中选出的一种。
4.根据权利要求2所述的半导体器件，其特征在于，所述的扩散势垒层是由一个包含难熔金属的第一扩散势垒层和一个包含难熔金属化合物的第二扩散势垒层组成的一个复合层。
5.根据权利要求1所述的半导体器件，其特征在于，还包含一个由形成在上述甲硅烷基化层上难熔金属化合物构成的第三扩散势垒层。
6.根据权利要求1所述的半导体器件，其特征在于，所述凹部是一个暴露上述半导体衬底的一个掺杂区的接触孔或者是一个暴露上述半导体器件的下导电层的通孔。
7.根据权利要求1所述的半导体器件，其特征在于，在上述第一金属层上还包含一带有一个平面化表面的第二金属层。
8.一种制造半导体器件的方法，它包含下列步骤：
在一个半导体衬底上形成一个绝缘层；
在上述绝缘层中形成一个凹部；
在上述绝缘层上形成一个扩散势垒层；
在上述扩散势垒层上形成一个甲硅烷基化层；以及
在上述甲硅烷基化层上形成一个由Al或Al合金构成的第一金属层。
9.根据权利要求8所述的制造半导体器件的方法，其特征在于，所述的甲硅烷基化层形成步骤是用使用硅烷的等离子处理进行的。
10.根据权利要求8所述的制造半导体器件的方法，其特征在于，用SiH4或Si2H6作为上述硅烷。
11.根据权利要求8所述的制造半导体器件的方法，其特征在于，所述甲硅烷基化层形成步骤是用使用硅烷的反应溅射方法进行的。
12.根据权利要求8所述的制造半导体器件的方法，其特征在于，所述甲硅烷基化层形成步骤是在形成上述扩散势垒层之后不破坏真空的情况下接着进行的。
13.根据权利要求8所述的制造半导体器件的方法，其特征在于，所述扩散垫垒层形成步骤是通过沉积一种难熔金属形成一个第一扩散势垒层和沉积一种难熔金属化合物形成一个第二扩散势垒层，从而形成一个复合层的方法进行的。
14.根据权利要求13所述的制造半导体器件的方法，其特征在于还包含以下步骤：
在上述扩散势垒层上形成一个甲硅烷基化层之后，用沉积一种难熔金属化合物的方法形成一个第三扩散势垒层。
15.根据权利要求8所述的制造半导体器件的方法，其特征在于还包含下列步骤：
在上述第一扩散势垒层上形成一个包含一难熔金属化合物的第二扩散势垒层；
所述甲硅烷基化层形成在上述第二扩散势垒层上；以及
在不破坏真空的情况下，在上述甲硅烷基化层上形成一个包含一难熔金属化合物的第三扩散势垒层。
16.根据权利要求8所述的制造半导体器件的方法，其特征在于，所述凹部是一个暴露出形成在上述半导体衬底的表面内的掺杂区的接触孔。
17.根据权利要求8所述的制造半导体器件的方法，其特征在于，所述第一金属层形成步骤是用低温下沉积Al或Al合金的方法进行的。
18.根据权利要求8所述的制造半导体器件的方法，其特征在于还包含下述步骤：
在低于熔点的高温下对第一金属层进行热处理以使用上述第一金属层的材料填充上述凹部。
19.根据权利要求18所述的制造半导体器件的方法，其特征在于上述热处理步骤之后还包括下述步骤：
在上述填充上述凹部的第一金属层上形成一个第二金属层。
20.根据权利要求19所述的制造半导体器件的方法，其特征在于，还包含下述步骤：
在低于第二金属熔点的高温下，对上述第二金属层进行热处理以便展平上述第二金属层的表面。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101494192B (zh) * 2008-01-24 2012-07-18 台湾积体电路制造股份有限公司 接触孔插塞的制造方法

Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6051490A (en) * 1991-11-29 2000-04-18 Sony Corporation Method of forming wirings
JP3201061B2 (ja) * 1993-03-05 2001-08-20 ソニー株式会社 配線構造の製造方法
US5514908A (en) 1994-04-29 1996-05-07 Sgs-Thomson Microelectronics, Inc. Integrated circuit with a titanium nitride contact barrier having oxygen stuffed grain boundaries
KR0144956B1 (ko) * 1994-06-10 1998-08-17 김광호 반도체 장치의 배선 구조 및 그 형성방법
US5989999A (en) * 1994-11-14 1999-11-23 Applied Materials, Inc. Construction of a tantalum nitride film on a semiconductor wafer
US6251758B1 (en) * 1994-11-14 2001-06-26 Applied Materials, Inc. Construction of a film on a semiconductor wafer
CN1075243C (zh) * 1994-12-28 2001-11-21 松下电器产业株式会社 集成电路用电容元件及其制造方法
US5561083A (en) * 1994-12-29 1996-10-01 Lucent Technologies Inc. Method of making multilayered Al-alloy structure for metal conductors
EP0732731A3 (en) * 1995-03-13 1997-10-08 Applied Materials Inc Treatment of a layer of titanium nitride to improve resistance to high temperatures
KR0165813B1 (ko) * 1995-04-12 1999-02-01 문정환 접속홀의 플러그 형성 방법
US5736192A (en) * 1995-07-05 1998-04-07 Fujitsu Limited Embedded electroconductive layer and method for formation thereof
US6891269B1 (en) * 1995-07-05 2005-05-10 Fujitsu Limited Embedded electroconductive layer structure
JP3168400B2 (ja) * 1996-01-19 2001-05-21 日本プレシジョン・サーキッツ株式会社 半導体装置および半導体装置の製造方法
US6239492B1 (en) * 1996-05-08 2001-05-29 Micron Technology, Inc. Semiconductor structure with a titanium aluminum nitride layer and method for fabricating same
GB2322963B (en) * 1996-09-07 1999-02-24 United Microelectronics Corp Method of fabricating a conductive plug
GB9619461D0 (en) * 1996-09-18 1996-10-30 Electrotech Ltd Method of processing a workpiece
JPH10125627A (ja) * 1996-10-24 1998-05-15 Fujitsu Ltd 半導体装置の製造方法および高融点金属ナイトライド膜の形成方法
US5926736A (en) * 1996-10-30 1999-07-20 Stmicroelectronics, Inc. Low temperature aluminum reflow for multilevel metallization
JPH10189730A (ja) * 1996-11-11 1998-07-21 Toshiba Corp 半導体装置及びその製造方法
US5861946A (en) * 1997-03-04 1999-01-19 Ast, Inc. System for performing contact angle measurements of a substrate
US5895267A (en) * 1997-07-09 1999-04-20 Lsi Logic Corporation Method to obtain a low resistivity and conformity chemical vapor deposition titanium film
KR19990026626A (ko) * 1997-09-25 1999-04-15 윤종용 반도체 공정의 금속배선 형성방법
JP3279234B2 (ja) * 1997-10-27 2002-04-30 キヤノン株式会社 半導体装置の製造方法
KR100506513B1 (ko) * 1997-12-27 2007-11-02 주식회사 하이닉스반도체 강유전체 캐패시터 형성 방법
US6482734B1 (en) * 1998-01-20 2002-11-19 Lg Semicon Co., Ltd. Diffusion barrier layer for semiconductor device and fabrication method thereof
US6351036B1 (en) 1998-08-20 2002-02-26 The United States Of America As Represented By The Secretary Of The Navy Electronic devices with a barrier film and process for making same
US6291876B1 (en) 1998-08-20 2001-09-18 The United States Of America As Represented By The Secretary Of The Navy Electronic devices with composite atomic barrier film and process for making same
US6188134B1 (en) 1998-08-20 2001-02-13 The United States Of America As Represented By The Secretary Of The Navy Electronic devices with rubidium barrier film and process for making same
US6734558B2 (en) 1998-08-20 2004-05-11 The United States Of America As Represented By The Secretary Of The Navy Electronic devices with barium barrier film and process for making same
US6720654B2 (en) 1998-08-20 2004-04-13 The United States Of America As Represented By The Secretary Of The Navy Electronic devices with cesium barrier film and process for making same
US6077775A (en) * 1998-08-20 2000-06-20 The United States Of America As Represented By The Secretary Of The Navy Process for making a semiconductor device with barrier film formation using a metal halide and products thereof
US6144050A (en) * 1998-08-20 2000-11-07 The United States Of America As Represented By The Secretary Of The Navy Electronic devices with strontium barrier film and process for making same
US6274486B1 (en) * 1998-09-02 2001-08-14 Micron Technology, Inc. Metal contact and process
US6187673B1 (en) * 1998-09-03 2001-02-13 Micron Technology, Inc. Small grain size, conformal aluminum interconnects and method for their formation
KR100287180B1 (ko) * 1998-09-17 2001-04-16 윤종용 계면 조절층을 이용하여 금속 배선층을 형성하는 반도체 소자의 제조 방법
JP3606095B2 (ja) * 1998-10-06 2005-01-05 セイコーエプソン株式会社 半導体装置の製造方法
JP3528665B2 (ja) 1998-10-20 2004-05-17 セイコーエプソン株式会社 半導体装置の製造方法
US6303972B1 (en) 1998-11-25 2001-10-16 Micron Technology, Inc. Device including a conductive layer protected against oxidation
US7067861B1 (en) 1998-11-25 2006-06-27 Micron Technology, Inc. Device and method for protecting against oxidation of a conductive layer in said device
JP3533968B2 (ja) 1998-12-22 2004-06-07 セイコーエプソン株式会社 半導体装置の製造方法
US6114198A (en) * 1999-05-07 2000-09-05 Vanguard International Semiconductor Corporation Method for forming a high surface area capacitor electrode for DRAM applications
DE19942119C2 (de) * 1999-09-03 2002-08-08 Mosel Vitelic Inc Oberflächenbehandlung für eine Metallschicht
JP2001308094A (ja) 2000-04-19 2001-11-02 Oki Electric Ind Co Ltd 配線薄膜の堆積方法
US6194310B1 (en) * 2000-06-01 2001-02-27 Sharp Laboratories Of America, Inc. Method of forming amorphous conducting diffusion barriers
US6509274B1 (en) * 2000-08-04 2003-01-21 Applied Materials, Inc. Method for forming aluminum lines over aluminum-filled vias in a semiconductor substrate
JP2003092271A (ja) * 2001-07-13 2003-03-28 Seiko Epson Corp 半導体装置及びその製造方法
US6835655B1 (en) 2001-11-26 2004-12-28 Advanced Micro Devices, Inc. Method of implanting copper barrier material to improve electrical performance
US7696092B2 (en) 2001-11-26 2010-04-13 Globalfoundries Inc. Method of using ternary copper alloy to obtain a low resistance and large grain size interconnect
US6703307B2 (en) 2001-11-26 2004-03-09 Advanced Micro Devices, Inc. Method of implantation after copper seed deposition
US6703308B1 (en) * 2001-11-26 2004-03-09 Advanced Micro Devices, Inc. Method of inserting alloy elements to reduce copper diffusion and bulk diffusion
US6861349B1 (en) 2002-05-15 2005-03-01 Advanced Micro Devices, Inc. Method of forming an adhesion layer with an element reactive with a barrier layer
KR100446300B1 (ko) * 2002-05-30 2004-08-30 삼성전자주식회사 반도체 소자의 금속 배선 형성 방법
KR100564605B1 (ko) * 2004-01-14 2006-03-28 삼성전자주식회사 반도체 소자의 금속 배선 형성 방법
US20080070405A1 (en) * 2002-05-30 2008-03-20 Park Jae-Hwa Methods of forming metal wiring layers for semiconductor devices
KR100457057B1 (ko) * 2002-09-14 2004-11-10 삼성전자주식회사 금속막 형성 방법
US7545040B2 (en) * 2002-12-09 2009-06-09 Nec Corporation Copper alloy for wiring, semiconductor device, method for forming wiring and method for manufacturing semiconductor device
US6794753B2 (en) * 2002-12-27 2004-09-21 Lexmark International, Inc. Diffusion barrier and method therefor
JP2004311545A (ja) * 2003-04-03 2004-11-04 Matsushita Electric Ind Co Ltd 半導体装置の製造方法及び高融点金属膜の堆積装置
US7169706B2 (en) * 2003-10-16 2007-01-30 Advanced Micro Devices, Inc. Method of using an adhesion precursor layer for chemical vapor deposition (CVD) copper deposition
US20080119044A1 (en) * 2006-11-22 2008-05-22 Macronix International Co., Ltd. Systems and methods for back end of line processing of semiconductor circuits
KR100885186B1 (ko) * 2007-05-03 2009-02-23 삼성전자주식회사 확산 베리어 필름을 포함하는 반도체 소자의 형성 방법
US7541297B2 (en) * 2007-10-22 2009-06-02 Applied Materials, Inc. Method and system for improving dielectric film quality for void free gap fill
KR100917823B1 (ko) * 2007-12-28 2009-09-18 주식회사 동부하이텍 반도체 소자의 금속 배선 형성 방법
JP2012069891A (ja) * 2010-09-27 2012-04-05 Denso Corp 半導体装置の製造方法
US8497202B1 (en) 2012-02-21 2013-07-30 International Business Machines Corporation Interconnect structures and methods of manufacturing of interconnect structures
US8722534B2 (en) * 2012-07-30 2014-05-13 Globalfoundries Inc. Method for reducing wettability of interconnect material at corner interface and device incorporating same
CN103963375B (zh) * 2013-01-30 2016-12-28 苏州同冠微电子有限公司 硅片背面金属化共晶结构及其制造工艺
US9252102B2 (en) 2014-06-06 2016-02-02 Macronix International Co., Ltd. Semiconductor structure and method for manufacturing the same
US10438846B2 (en) * 2017-11-28 2019-10-08 Taiwan Semiconductor Manufacturing Co., Ltd. Physical vapor deposition process for semiconductor interconnection structures
CN113314456B (zh) 2020-02-27 2023-01-20 长鑫存储技术有限公司 导线层的制作方法
CN115461846B (zh) * 2020-03-31 2023-07-25 玛特森技术公司 使用氟碳等离子体的工件的加工
CN112259499A (zh) * 2020-10-20 2021-01-22 长江存储科技有限责任公司 半导体器件及其制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04298029A (ja) * 1991-03-27 1992-10-21 Nec Corp 半導体装置の製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4829363A (en) * 1984-04-13 1989-05-09 Fairchild Camera And Instrument Corp. Structure for inhibiting dopant out-diffusion
JPS61183942A (ja) * 1985-02-08 1986-08-16 Fujitsu Ltd 半導体装置の製造方法
DE3663871D1 (en) * 1985-04-11 1989-07-13 Siemens Ag Integrated semiconductor circuit having an aluminium or aluminium alloy contact conductor path and an intermediate tantalum silicide layer as a diffusion barrier
US4674176A (en) * 1985-06-24 1987-06-23 The United States Of America As Represented By The United States Department Of Energy Planarization of metal films for multilevel interconnects by pulsed laser heating
JPS62109341A (ja) * 1985-11-07 1987-05-20 Mitsubishi Electric Corp 半導体装置の製造方法
DE3682395D1 (de) * 1986-03-27 1991-12-12 Ibm Verfahren zur herstellung von seitenstrukturen.
JPS6399546A (ja) * 1986-10-16 1988-04-30 Hitachi Ltd 半導体装置の製造方法
JP2776826B2 (ja) * 1988-04-15 1998-07-16 株式会社日立製作所 半導体装置およびその製造方法
US5110762A (en) * 1988-07-07 1992-05-05 Kabushiki Kaisha Toshiba Manufacturing a wiring formed inside a semiconductor device
JP2751223B2 (ja) * 1988-07-14 1998-05-18 セイコーエプソン株式会社 半導体装置およびその製造方法
JPH0251139A (ja) * 1988-08-12 1990-02-21 Minolta Camera Co Ltd フィルム投影装置
JPH02159065A (ja) * 1988-12-13 1990-06-19 Matsushita Electric Ind Co Ltd コンタクト電極の形成方法
JPH0727879B2 (ja) * 1989-03-14 1995-03-29 株式会社東芝 半導体装置の製造方法
JP2841439B2 (ja) * 1989-03-24 1998-12-24 富士通株式会社 半導体装置の製造方法
US4970176A (en) * 1989-09-29 1990-11-13 Motorola, Inc. Multiple step metallization process
DE4200809C2 (de) * 1991-03-20 1996-12-12 Samsung Electronics Co Ltd Verfahren zur Bildung einer metallischen Verdrahtungsschicht in einem Halbleiterbauelement

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04298029A (ja) * 1991-03-27 1992-10-21 Nec Corp 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101494192B (zh) * 2008-01-24 2012-07-18 台湾积体电路制造股份有限公司 接触孔插塞的制造方法

Also Published As

Publication number Publication date
DE4342047A1 (de) 1994-06-16
CN1090091A (zh) 1994-07-27
US5939787A (en) 1999-08-17
US5552341A (en) 1996-09-03
KR940016484A (ko) 1994-07-23
DE4342047B4 (de) 2004-12-09
KR960010056B1 (ko) 1996-07-25
JPH077077A (ja) 1995-01-10

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