JP2012069891A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】フォトリソグラフィ工程を行う際に、光が乱反射することを抑制することができる半導体装置の製造方法を提供する。
【解決手段】基板１上に下層配線構成膜２ａを形成し、当該下層配線構成膜２ａをパターニングして下層配線２を形成する工程と、基板１に下層配線２を覆う層間絶縁膜４を形成し、層間絶縁膜４にビアホールを形成する工程と、スパッタ法により層間絶縁膜４上に第１上層配線構成膜７ａを形成する工程と、第１上層配線構成膜７ａを形成する工程の温度より高い温度で、第１上層配線構成膜７ａをリフローする工程と、リフローする工程より低い温度のスパッタ法により第１上層配線構成膜７ａ上に第２上層配線構成膜８ａを形成する工程と、第２上層配線構成膜８ａ上に反射防止膜９を成膜する工程と、反射防止膜９上にレジストを形成する工程と、を含む工程を行う。
【選択図】図２

Description

本発明は、基板上に下層配線と当該下層配線と電気的に接続される上層配線とが積層された半導体装置の製造方法に関するものである。

従来より、トランジスタ等の半導体素子が形成された半導体基板上に、下層配線と、当該下層配線と電気的に接続される上層配線とが積層された半導体装置が知られている（例えば、特許文献１参照）。具体的には、このような半導体装置では、下層配線は半導体素子と電気的に接続されていると共に層間絶縁膜により覆われている。そして、層間絶縁膜上には上層配線が形成されており、上層配線と下層配線とは層間絶縁膜に形成されたビアホールを介して電気的に接続されている。なお、上層配線および下層配線は、アルミニウムやアルミニウムを主成分とする合金を用いて構成されている。

上記半導体装置は、例えば、次のように製造される。すなわち、まず、半導体素子が形成された半導体基板を用意した後、半導体基板上に当該半導体素子と電気的に接続される下層配線構成膜を層間絶縁膜を介して形成する。次に、下層配線構成膜上に反射防止膜を成膜し、反射防止膜上にレジストを形成する。そして、フォトリソグラフィ工程により光を照射してレジストを所定形状にパターニングし、当該レジストをマスクとして下層配線構成膜をドライエッチング等して下層配線を形成する。

続いて、下層配線、反射防止膜、レジストを覆うように層間絶縁膜を形成すると共に、この層間絶縁膜にビアホールを形成する。その後、スパッタ法により上層配線構成膜をビアホールに埋め込みつつ、層間絶縁膜上に形成する。なお、この工程では、ビアホール内には完全に上層配線構成膜が埋め込まれず、上層配線構成膜の表面のうちビアホールと対向する部分は窪んだ形状となっている。

次に、上層配線構成膜を形成したときのスパッタ温度より高い温度でリフローして上層配線構成膜を流動可能な状態にし、ビアホールに上層配線構成膜を埋め込む。すなわち、上層配線構成膜のビアホールに対する埋め込み性（カバレッジ）を向上させる。続いて、上層配線構成膜上に反射防止膜およびレジストを順次積層する。そして、下層配線と同様に、フォトリソグラフィ工程により光を照射してレジストを所定形状にパターニングし、当該レジストをマスクとして上層配線構成膜をドライエッチング等して上層配線を形成する。

なお、ビアホールに対する埋め込み性（カバレッジ）を向上させつつ上層配線構成膜を形成する方法としては、上層配線構成膜を高温スパッタ法で流動可能な状態で形成する方法もある。

特開平１１−２３８７３１号公報

しかしながら、このような半導体装置の製造方法では、上層配線構成膜をスパッタ法により形成する際に、下層配線、反射防止膜、レジスト、層間絶縁膜、基板の熱膨張係数がそれぞれ異なるために熱応力が発生し、この熱応力が下層配線の端部に集中すると共に当該端部から上層配線構成膜に伝播される。そして、上層配線構成膜の温度が室温に低下したとき、上層配線構成膜のうち、下層配線の端部近傍と対向する領域、より詳しくは、下層配線の端部同士で挟まれる部分と対向する部分に存在するアルミニウム粒界部には、伝播された熱応力が集中するため、窪み部が形成される。すなわち、上層配線構成膜を形成した後では、上層配線構成膜の表面のうちビアホールと対向する部分、および下層配線の端部近傍と対向する領域に窪み部が形成される。

その後、リフローを行うと、上層配線構成膜が流動するため、上層配線構成膜の窪み部は一旦消滅するが、下層配線の端部からリフロー前よりも大きな熱応力が伝播されることになる。そして、上層配線構成膜の温度が室温に低下したときに、上層配線構成膜にはリフロー前よりもさらに大きな窪み部が形成されることになる。

このため、この上層配線構成膜の表面に反射防止膜を成膜した場合には、窪み部が形成されている部分に成膜される反射防止膜が部分的に薄くなる。したがって、反射防止膜上にレジストを形成して当該レジストに対してフォトリソグラフィ工程を行う際に、反射防止膜が薄い部分で光が乱反射してしまい、レジストを所定形状にパターニングすることが困難になるという問題がある。

なお、このような問題は、流動可能な状態で上層配線構成膜を形成した場合、つまり高温スパッタ法で上層配線構成膜を形成した場合も同様に発生する問題であり、上層配線構成膜の表面には窪み部が形成されるため、レジストを所定形状にパターニングすることが困難になる。

本発明は上記点に鑑みて、フォトリソグラフィ工程を行う際に、光が乱反射することを抑制することができる半導体装置の製造方法を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、基板（１）上に下層配線構成膜（２ａ）を形成し、当該下層配線構成膜（２ａ）をパターニングして下層配線（２）を形成する工程と、基板（１）上に下層配線（２）を覆う層間絶縁膜（４）を形成し、層間絶縁膜（４）にビアホールを形成する工程と、スパッタ法により層間絶縁膜（４）上に第１上層配線構成膜（７ａ）を形成する工程と、第１上層配線構成膜（７ａ）を形成したときの温度より高い温度で、第１上層配線構成膜（７ａ）をリフローする工程と、リフローしたときの温度より低い温度でスパッタ法により第１上層配線構成膜（７ａ）上に第２上層配線構成膜（８ａ）を形成する工程と、第２上層配線構成膜（８ａ）上に反射防止膜（９）を成膜する工程と、反射防止膜（９）上にレジストを形成する工程と、を含む工程を行うことを特徴としている。

このような半導体装置の製造方法では、第１上層配線構成膜（７ａ）に対してリフローする工程を行った後に、リフローしたときの温度より低い温度で第１上層配線構成膜（７ａ）上に第２上層配線構成膜（８ａ）を形成している。このため、第２上層配線構成膜（８ａ）には、リフローしたときに第１上層配線構成膜（７ａ）に伝播される熱応力よりも小さい熱応力が伝播される。つまり、第２上層配線構成膜（８ａ）の表面は第１上層配線構成膜（７ａ）の表面より平坦化された状態となる。したがって、従来の半導体装置の製造方法と比較して、反射防止膜（９）を成膜したときに反射防止膜（９）が部分的に薄くなることを抑制することができ、反射防止膜（９）上にレジストを配置してフォトリソグラフィ工程を行う際に、光が乱反射することを抑制することができる。

また、請求項２に記載の発明では、基板（１）上に下層配線構成膜（２ａ）を形成し、当該下層配線構成膜（２ａ）をパターニングして下層配線（２）を形成する工程と、基板（１）上に下層配線（２）を覆う層間絶縁膜（４）を形成し、層間絶縁膜（４）にビアホールを形成する工程と、スパッタ法により層間絶縁膜（４）上に流動可能な状態で第１上層配線構成膜（７ａ）を形成する工程と、第１上層配線構成膜（７ａ）を形成したときの温度より低い温度でスパッタ法により第１上層配線構成膜（７ａ）上に第２上層配線構成膜（８ａ）を形成する工程と、第２上層配線構成膜（８ａ）上に反射防止膜（９）を成膜する工程と、反射防止膜（９）上にレジストを形成する工程と、を含む工程を行うことを特徴としている。

このような半導体装置の製造方法では、請求項１に記載の発明と同様に、第２上層配線構成膜（８ａ）の表面は第１上層配線構成膜（７ａ）の表面より平坦化された状態となる。このため、従来の半導体装置の製造方法と比較して、反射防止膜（９）を成膜したときに反射防止膜（９）が部分的に薄くなることを抑制することができ、反射防止膜（９）上にレジストを配置してフォトリソグラフィ工程を行う際に、光が乱反射することを抑制することができる。

例えば、請求項３に記載の発明のように、請求項１または２に記載の発明において、ビアホールを形成する工程の後に、層間絶縁膜（４）上にバリアメタル膜（５）を形成することができる。

また、請求項４に記載の発明のように、請求項１ないし３のいずれか１つに記載の発明において、第１上層配線構成膜（７ａ）および第２上層配線構成膜（８ａ）をアルミニウムまたはアルミニウムを主成分とする合金を用いて構成することができる。

なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態における半導体装置の製造方法により製造された半導体装置の断面構成を示す図である。 図１に示す半導体装置の製造工程を示す断面図である。 （ａ）はスパッタ温度と第１上層配線構成膜の窪み部の深さとの関係を示す図、（ｂ）は図２（ｄ）の工程まで行ったものの拡大図である。 第１上層配線構成膜の窪み部の深さと、第２上層配線構成膜の膜厚との関係を示す図である。 本発明の第２実施形態における半導体装置の製造工程を示す断面図である。

（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態における半導体装置の製造方法により製造された半導体装置の断面構成を示す図である。

図１に示されるように、本実施形態の半導体装置は、トランジスタ等の図示しない半導体素子が形成された半導体基板１上に、アルミニウムやアルミニウムを主成分とする合金で構成される下層配線２が図示しない層間絶縁膜を介して形成されている。そして、下層配線２と半導体素子とは、当該層間絶縁膜に形成されたコンタクトホールを介して電気的に接続されている。

下層配線２上には、ＴｉＮ膜等で構成される反射防止膜３と図示しないレジストが順に積層されている。そして、これら下層配線２、反射防止膜３およびレジストは層間絶縁膜４により覆われており、層間絶縁膜４上にはバリアメタル膜５を介して、アルミニウムやアルミニウムを主成分とする合金で構成される上層配線６が形成されている。上層配線６は、第１上層配線７と第２上層配線８とが積層されて構成されており、図１とは別断面において、層間絶縁膜４、レジスト、反射防止膜３に形成されたビアホールを介して、下層配線２と電気的に接続されている。また、上層配線６上には、上層配線６をパターニングする際に使用された反射防止膜９および図示しないレジストが配置されている。

次に、このような半導体装置の製造方法について説明する。図２は、本実施形態における半導体装置の製造工程を示す図である。

まず、図２（ａ）に示されるように、トランジスタ等の半導体素子が形成された半導体基板１に図示しない層間絶縁膜を配置し、この層間絶縁膜にコンタクトホールを形成する。その後、例えば、ＡｌＣｕをターゲットにし、スパッタ温度を４５０℃とするスパッタ法により、約５００ｎｍの膜厚を有する下層配線構成膜２ａをコンタクトホールに埋め込みつつ、層間絶縁膜上に配置する。続いて、下層配線構成膜２ａ上に反射防止膜３を配置すると共に図示しないレジストを配置する。

その後、図２（ｂ）に示されるように、フォトリソグラフィ工程により光を照射してレジストを所定形状にパターニングし、パターニングしたレジストをマスクとして下層配線構成膜２ａをドライエッチング等して下層配線２を形成する。

続いて、図２（ｃ）に示されるように、下層配線２、反射防止膜３、レジストを覆う層間絶縁膜４を配置する。そして、この層間絶縁膜４に対して、図２とは別断面において、エッチング等によりビアホールを形成する。その後、層間絶縁膜４上およびビアホールの壁面にＴｉ等で構成されるバリアメタル膜５を配置する。このバリアメタル膜５は、後述の図２（ｄ）または（ｅ）の工程において、第１上層配線構成膜７ａが層間絶縁膜４に拡散することを抑制すると共に、図２（ｅ）の工程において第１上層配線構成膜７ａとの間に反応層を形成して配線としての強度を強化するものである。なお、層間絶縁膜４は、本実施形態では、下層配線２上に約０．５μｍ堆積されている。

次に、図２（ｄ）に示されるように、ＡｌＣｕをターゲットにし、スパッタ温度を２００℃とするスパッタ法により、約３００ｎｍの膜厚を有する第１上層配線構成膜７ａを形成する。なお、スパッタ温度が２００℃とは、第１上層配線構成膜７ａを形成しているときに第１上層配線構成膜７ａが流動しない温度である。また、この工程を終了した後、つまり、第１上層配線構成膜７ａが室温に低下したときには、上記のように、第１上層配線構成膜７ａにおける表面のうち、下層配線２の端部近傍と対向する領域、より詳しくは、下層配線２の端部同士で挟まれる部分と対向する部分には熱応力により窪み部１０が形成される。

図３（ａ）は、スパッタ温度と第１上層配線構成膜７ａの窪み部１０の深さとの関係を示す図であり、図３（ｂ）は図２（ｄ）の工程まで行ったものの拡大図である。なお、図３（ａ）は、下層配線２上に０．５μｍの層間絶縁膜４を形成すると共に層間絶縁膜４上に３００ｎｍの第１上層配線構成膜７ａを形成したときのスパッタ温度と窪み部１０の深さとの関係を示す図である。

図３に示されるように、第１上層配線構成膜７ａの表面から窪み部１０の先端（底部）までの深さをａとすると、スパッタ温度を２００℃とした場合には、約２０ｎｍの深さを有する窪み部１０が形成される。

その後、図２（ｅ）に示されるように、４００℃でリフローして第１上層配線構成膜７ａを流動可能な状態にし、ビアホールに第１上層配線構成膜７ａを埋め込む。すなわち、第１上層配線構成膜７ａのビアホールに対する埋め込み性（カバレッジ）を向上させる。また、本実施形態では、第１上層配線構成膜７ａと層間絶縁膜４との間にバリアメタル膜５が形成されているため、第１上層配線構成膜７ａをリフローした際に、第１上層配線構成膜７ａとバリアメタル膜５との境界にＴｉＡｌ_３等の反応層が形成されて配線としての強度が強化される。

なお、この工程では、リフローすることにより窪み部１０は一旦消滅するが、第１上層配線構成膜７ａが室温に低下したときに、図２（ｄ）の工程より高い温度でリフローを行っているため、第１上層配線構成膜７ａの表面には図２（ｄ）より深い（大きい）窪み部１０が再び形成される。具体的には、スパッタ温度を４００℃として第１上層配線構成膜７ａを形成した場合と同様であるため、約１１０μｍの深さを有する窪み部１０が形成される。

続いて、図２（ｆ）に示されるように、再び、ＡｌＣｕをターゲットにし、図２（ｄ）のリフロー工程より低い温度、例えば、２００℃のスパッタ法で第１上層配線構成膜７ａ上に第２上層配線構成膜８ａを形成する。

このとき、第２上層配線構成膜８ａは、第１上層配線構成膜７ａに形成された窪み部１０を埋め込みつつ形成される。そして、第２上層配線構成膜８ａは、第１上層配線構成膜７ａをリフローしたときの温度より低い温度で形成されるため、下層配線２の端部から伝播される熱応力はリフローを行ったときよりも小さくなる。このため、第２上層配線構成膜８ａの表面は第１上層配線構成膜７ａの表面より平坦な形状となる。すなわち、第２上層配線構成膜８ａは、第１上層配線構成膜７ａと共に上層配線６を形成するものであると共に、第１上層配線構成膜７ａの表面に形成された窪み部１０を埋め込み、反射防止膜９が配置される表面を平坦化するものである。

図４は、第２上層配線構成膜８ａの表面の平坦性を調べた結果であり、第１上層配線構成膜７ａの窪み部１０の深さと、第２上層配線構成膜８ａの膜厚との関係を示す図である。なお、図４は、スパッタ温度を２００℃として第２上層配線構成膜８ａを形成したときのものである。また、図４では、第２上層配線構成８ａの表面の平坦性は、窪み部１０の深さが５０ｎｍ以下である場合を平坦性良として示してある。

上記のように第１上層配線構成膜７ａには、本実施形態では、約１１０ｎｍの深さを有する窪み部１０が形成されている。このため、図４に示されるように、第２上層配線構成膜８ａの膜厚を２００ｎｍ以上とすることが好ましい。これにより、第２上層配線構成膜８ａの表面をほぼ平坦化することができる。

なお、第２上層配線構成膜８ａの膜厚を２００ｎｍ以下とした場合であっても、第２上層配線構成膜８ａは窪み部１０を埋め込みつつ形成されるため、第２上層配線構成膜８ａの表面は第１上層配線構成膜７ａの表面より平坦な形状となる。また、第２上層配線構成膜８ａは、ビアホールに対する埋め込み性（カバレッジ）が向上された第１上層配線構成膜７ａ上に形成されるため、スパッタ法により形成された後に再びリフローを行う必要はない。

続いて、図２（ｇ）に示されるように、第２上層配線構成膜８ａの上に反射防止膜９を、例えば、スパッタ法等により成膜する。その後は、従来の製造方法と同様に、レジストを配置してフォトリソグラフィ工程によりレジストをパターニングし、当該レジストをマスクとして第１、第２上層配線構成膜７ａ、８ａをドライエッチング等して第１、第２上層配線７、８で構成される上層配線６を形成することにより、図１に示す半導体装置が製造される。

このような半導体装置の製造方法では、第１上層配線構成膜７ａに対してリフローする工程を行った後に、リフローしたときの温度より低い温度で第１上層配線構成膜７ａ上に第２上層配線構成膜８ａを形成している。このため、第２上層配線構成膜８ａには、リフローしたときに第１上層配線構成膜７ａに伝播される熱応力よりも小さい熱応力が伝播されることになる。つまり、第２上層配線構成膜８ａの表面は第１上層配線構成膜７ａの表面より平坦化された状態となる。

したがって、従来の半導体装置と比較して、反射防止膜９を成膜したときに反射防止膜９が部分的に薄くなることを抑制することができ、反射防止膜９上にレジストを配置してフォトリソグラフィ工程を行う際に、光が乱反射することを抑制することができる。

なお、従来の半導体装置の製造方法において、窪み部を完全に埋め込むまで反射防止膜を形成する、つまり、反射防止膜の膜厚を厚くすることも考えられるが、この方法では反射防止膜が厚くなりすぎて第１、第２上層配線構成膜７ａ、８ａのドライエッチングが困難になる。しかしながら、本実施形態の製造方法では、従来の半導体装置の製造方法と比較して、第１、第２上層配線構成膜７ａ、８ａのドライエッチングを困難にすることなく、上記効果を得ることができる。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の半導体装置の製造方法は、第１実施形態に対して、第１上層配線構成膜７ａを高温スパッタにより形成するものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図５は、本実施形態における半導体装置の製造工程を示す断面図である。

本実施形態では、図５（ａ）〜（ｃ）に示されるように、まず図２（ａ）〜（ｃ）と同様の工程を行う。その後、図５（ｄ）に示されるように、ＡｌＣｕをターゲットにし、スパッタ温度を４００℃とする高温スパッタ法により、流動可能な状態で第１上層配線構成膜７ａを約３００ｎｍ形成する。

本実施形態では、スパッタ温度を４００℃としているため、図３に示されるように、第１上層配線構成膜７ａのうち下層配線２の端部近傍と対向する領域には、約１１０ｎｍの深さを有する窪み部１０が形成される。

続いて、図５（ｅ）に示されるように、図２（ｆ）の工程と同様に、ＡｌＣｕをターゲットにし、図５（ｄ）のスパッタ温度より低い温度、例えば、２００℃でスパッタ法により第１上層配線構成膜７ａ上に第２上層配線構成膜８ａを形成する。本実施形態では、約１１０ｎｍの深さを有する窪み部１０が形成されているため、図４に示されるように、第２上層配線構成膜８ａを２００ｎｍ以上形成することが好ましい。

このような半導体装置の製造方法においても、スパッタ温度を４００℃として第１上層配線構成膜７ａを形成した後に第２上層配線構成膜８ａを形成しているため、上記第１実施形態と同様の効果を得ることができる。

（他の実施形態）
上記各実施形態では、層間絶縁膜４上にバリアメタル膜５を形成した例について説明したが、例えば、バリアメタル膜５を形成しなくてもよい。

１ 半導体基板
２ 下層配線
２ａ 下層配線構成膜
３ 反射防止膜
４ 層間絶縁膜
５ バリアメタル膜
６ 上層配線
７ 第１上層配線
７ａ 第１上層配線構成膜
８ 第２上層配線
８ａ 第２上層配線構成膜
９ 反射防止膜
１０ 窪み部

Claims (4)

1. 基板（１）上に下層配線（２）と当該下層配線（２）と電気的に接続される上層配線（６）とが積層された半導体装置の製造方法において、
   前記基板（１）上に下層配線構成膜（２ａ）を形成し、当該下層配線構成膜（２ａ）をパターニングして下層配線（２）を形成する工程と、
   前記基板（１）上に前記下層配線（２）を覆う層間絶縁膜（４）を形成し、前記層間絶縁膜（４）にビアホールを形成する工程と、
   スパッタ法により前記層間絶縁膜（４）上に第１上層配線構成膜（７ａ）を形成する工程と、
   前記第１上層配線構成膜（７ａ）を形成したときの温度より高い温度で、前記第１上層配線構成膜（７ａ）をリフローする工程と、
   前記リフローしたときの温度より低い温度でスパッタ法により前記第１上層配線構成膜（７ａ）上に第２上層配線構成膜（８ａ）を形成する工程と、
   前記第２上層配線構成膜（８ａ）上に反射防止膜（９）を成膜する工程と、
   前記反射防止膜（９）上にレジストを形成する工程と、を含む工程を行うことを特徴とする半導体装置の製造方法。
2. 基板（１）上に下層配線（２）と当該下層配線（２）と電気的に接続される上層配線（６）とが形成された半導体装置の製造方法において、
   前記基板（１）上に下層配線構成膜（２ａ）を形成し、当該下層配線構成膜（２ａ）をパターニングして下層配線（２）を形成する工程と、
   前記基板（１）上に前記下層配線（２）を覆う層間絶縁膜（４）を形成し、前記層間絶縁膜（４）にビアホールを形成する工程と、
   スパッタ法により前記層間絶縁膜（４）上に流動可能な状態で第１上層配線構成膜（７ａ）を形成する工程と、
   前記第１上層配線構成膜（７ａ）を形成したときの温度より低い温度でスパッタ法により前記第１上層配線構成膜（７ａ）上に第２上層配線構成膜（８ａ）を形成する工程と、
   前記第２上層配線構成膜（８ａ）上に反射防止膜（９）を成膜する工程と、
   前記反射防止膜（９）上にレジストを形成する工程と、を含む工程を行うことを特徴とする半導体装置の製造方法。
3. 前記ビアホールを形成する工程の後に、前記層間絶縁膜（４）上にバリアメタル膜（５）を形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
4. 前記第１上層配線構成膜（７ａ）および前記第２上層配線構成膜（８ａ）は、アルミニウムまたはアルミニウムを主成分とする合金を用いて構成されていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置の製造方法。

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