CN103946953B - 碳化硅外延 - Google Patents

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Abstract

一种方法，所述方法包括：提供单晶体硅晶片(11)，该单晶体硅晶片具有主表面(17)，该主表面支撑掩蔽层(24)，例如，二氧化硅或多晶硅，该掩蔽层具有窗口(25)，该窗口用来暴露硅晶片的对应区域，在晶片的暴露区域上形成碳化硅种子区域(30)，例如通过形成碳并且将该碳转化为碳化硅，和在所述碳化硅种子区域上生长单晶体碳化硅(31)。因此，单晶体碳化硅能够选择性地形成在硅晶片上，这可以有助于避免晶片翘曲。

Description

碳化硅外延
技术领域
本发明涉及碳化硅外延。
背景技术
碳化硅是用于将来的功率电子应用的有前途的材料，因为它可以维持比硅高得多的电压并且具有类似于铜的热传导性。
根据硅和碳双分子层的堆叠的顺序，碳化硅以数种不同晶体形式(或“多型”)存在。
最常用的多型碳化硅是四阶六边形堆叠顺序碳化硅(4H-SiC)，因为它可以以单晶体形式生长它并且产生半导体材料的晶片。然而，这些晶体通过物理蒸汽输运(PVT)工艺生产，其中碳化硅的粉末在大约2200℃被升华，产生蒸汽，该蒸汽行进并且然后在晶种上凝结。这种工艺是非常耗能的，并且因此生产碳化硅晶片比生产硅晶片昂贵得多。
另一种多型碳化硅，三阶立方碳化硅(3C-SiC)，在原则上可以外延地生长在硅晶片上，因为它们共享立方晶体形式。在这种情况下，可以比制造4H-SiC晶片更廉价地实现用于装置制造的一层碳化硅。然而，在硅上外延生长一层三阶立方碳化硅(即，3C-SiC/Si异质外延)存在两个重大的挑战。
首先，在三阶立方碳化硅和硅晶片种子之间存在晶格失配。
第二，碳化硅和硅具有不同的热膨胀系数。当一层碳化硅在高温下生长在硅上并且然后冷却到室温时，碳化硅比硅以更快的速率收缩，由此导致结构翘曲。
如JP10135140A中描述的，当在刚玉或碳化硅基片上生长氮化铟镓铝(InGaAlN)时，通过在基片上形成一层二氧化硅并且通过在基片的暴露部分上的二氧化硅层中的开口选择性地生长InGaAlN，可以减少扭曲或破裂。InGaAlN通常在不超过大约600℃的温度下生长，该温度远远低于基片的熔点。然而，碳化硅通常在超过1200℃的温度下生长。此外，使用气体混合物生长碳化硅，该气体混合物在这种高温下蚀刻二氧化硅。
如WO03069657A中描述的，已经做出了通过在单晶硅-锗基片(具有5％到20％之间的Ge含量)上生长碳化硅来解决碳化硅层中的破裂问题的尝试。
发明内容
本发明设法解决当在尤其是具有延长的距离(例如，超过1mm)上的界面的硅上生长碳化硅以便制造包括一个或更多个竖直类型的晶体管的硅上碳化硅半导体装置时的晶片翘曲问题和/或其它机械缺陷。
根据本发明的第一个方面，提供一种方法，该方法包括：提供单晶体硅晶片，所述单晶体硅晶片具有主表面，所述主表面支撑具有窗口的掩蔽层，所述窗口暴露所述硅晶片的对应区域，在所述晶片的暴露区域上形成碳化硅种子区域，和在所述碳化硅种子区域上生长单晶体碳化硅。术语“硅晶片”旨在排除硅-锗晶片。
这种方法可以有助于减小由碳化硅和硅的热膨胀的差异引起的跨越硅晶片的翘曲引起的力。此外，多晶体和/或非晶态碳化硅的区域可以形成在单晶体碳化硅层之间，这可以有助于减小应力，并且因此有助于减小翘曲引起的力。
形成碳化硅种子区域优选地包括在每一个暴露区域上形成相应的碳化硅种子层。形成碳化硅层优选地包括在每一个碳化硅种子区域上生长相应的单晶体碳化硅层。
提供具有支撑掩蔽层的主表面的硅晶片可以包括：提供硅晶片；在所述硅晶片上形成掩蔽层以使得所述掩蔽层直接覆盖在主表面上；在所述掩蔽层上提供具有窗口的蚀刻掩模；和通过所述蚀刻掩模中的所述窗口蚀刻所述掩蔽层以达到所述晶片的所述主表面。
掩蔽层可以包括电介质层。电介质层可以是二氧化硅层。二氧化硅层可以是热氧化物层或沉积的二氧化硅层。掩蔽层可以包括双层，该双层包括第一和第二双层层，例如，一层二氧化硅(最靠近晶片)和一层氮化硅(最远离晶片)。掩蔽层可以具有范围在2000到10000埃之间的，例如4000到6000埃之间的厚度。所述主表面可以是第一主表面并且所述掩蔽层可以是第一掩蔽层，并且所述硅晶片可以具有支撑第二掩蔽层的第二相对主表面。第二掩蔽层优选地不被图案化。晶片的背部上的掩蔽层的存在可以有助于加强该晶片。第一掩蔽层和第二掩蔽层可以包括相同的材料，例如二氧化硅。掩蔽层可以包括半导体层。该半导体可以是多晶硅。
掩蔽层可以随后在反应器室中时在高温下被供给气体部分地或完全地蚀刻。即使掩蔽层可以被部分地或完全地消耗，掩蔽层仍然可以用于防止或抑制单晶体碳化硅生长在位于下面的硅的区域上，例如，通过引起多晶体和/或非晶态碳化硅形成在单晶体碳化硅层之间。
单晶体碳化硅层和多晶体和/或非晶态碳化硅区域可以是共面的(即，形成在相同的层中)。由于多晶体和/或非晶态碳化硅区域形成在掩蔽层上，单晶体碳化硅层和多晶体和/或非晶态碳化硅区域可以位于不同的平面中。
如较早提及的，多晶体和/或非晶态碳化硅区域可以有助于减小应力。
形成碳化硅种子区域可以包括将碳沉积在晶片的暴露区域上并且将该碳转化为碳化硅，例如，通过碳与位于下面的硅反应。生长单晶体碳化硅可以包括生长具有至少0.5μm、至少1μm、至少2μm、或至少5μm的厚度的碳化硅。生长碳化硅可以包括生长具有不超过2μm，不超过5μm，或不超过10μm的厚度的碳化硅。生长碳化硅层可以包括生长三阶立方碳化硅。
硅晶片可以具有至少4英寸(101.6mm)或100mm的直径。所述晶片可以具有至少500μm的厚度。可以使用绝缘体上硅(silicon-on-insulator)晶片。硅晶片可以包括外延生长的硅层。硅晶片和/或外延生长的硅层(如果存在)可以是掺杂的，例如，n型或p型。
该方法还可以包括处理碳化硅层以形成半导体装置。该方法还可包括在所述窗口之间切割所述掩蔽层和所述硅晶片以形成裸片。
根据本发明的第二个方面，提供一种硅半导体结构，该硅半导体结构包括：具有主表面的单晶体硅晶片；和直接布置在该晶片的主表面上的间隔开的单晶体碳化硅层。
每一个单晶体碳化硅层可以包括：碳化硅种子区域，该碳化硅种子区域直接形成在硅晶片的主表面上；和碳化硅层，该碳化硅层直接布置在碳化硅种子区域上。
单晶体碳化硅层可以包括三阶立方碳化硅。
该窗口可以具有第一宽度(w1)，该第一宽度显著大于窗口之间的第二宽度(w2)。该窗口可以具有至少1mm、至少2mm或至少5mm的宽度(w1)和/或长度(l1)。该窗口可以具有不超过5mm、不超过10mm或不超过20mm的宽度(w1)和/或长度(l1)。该窗口可以具有范围在5mm到20mm之间的宽度(w1)和/或长度(l1)。该窗口可以通过不超过500μm或不超过200μm的宽度(w2)隔开。该窗口可以通过大约100μm的宽度(w2)隔开。
该方法可以包括在每一个窗口内形成多个晶体管。
根据本发明的第三个方面，提供一种形成半导体裸片(或“完整的半导体装置”，“最终处理的半导体装置”)的方法，该方法包括在单晶体硅上形成单晶体碳化硅的方法。该半导体裸片可以提供离散部件或集成电路。
根据本发明的第四方面，提供一种方法，该方法包括形成半导体裸片并且封装半导体裸片以形成封装的裸片(或“封装的芯片”)。
根据本发明的第五个方面，提供一种半导体装置，该半导体装置包括：单晶体硅基片，所述单晶体硅基片具有主表面和周边(或“边缘”)，所述硅基片包括邻近周边的外部区域，和布置在所述外部区域内的内部区域；单晶体碳化硅层，所述单晶体碳化硅层直接布置在基片的所述内部区域上但不在基片的所述外部区域上的所述主表面上。
单晶体碳化硅层可以包括：碳化硅种子区域，该碳化硅种子区域直接形成在硅基片的主表面上；和碳化硅层，该碳化硅层直接布置在碳化硅种子区域上。
单晶体碳化硅层可以包括三阶立方碳化硅。
单晶体碳化硅优选地与内部区域内的硅基片的大部分直接接触。例如，单晶体碳化硅可以与内部区域内的硅基片的至少20％、至少50％或至少80％直接接触。
该半导体装置可以包括至少一个竖直晶体管，诸如竖直场效应晶体管或竖直绝缘栅双极晶体管。
该半导体装置可以包括形成在内部区域内的单个晶体管(例如，单个功率晶体管)，即，每个裸片单个晶体管。该半导体装置可以包括形成在内部区域内的多个晶体管(例如，超过4个、至少10个、或至少100个、多达1000个或更多个)。
内部区域可以具有范围在5mm和20mm之间的宽度和/或长度。外部区域可以通过小于500μm或小于100μm的内部区域和周边之间的宽度分隔。外部区域的宽度可以是大约50μm。
附图说明
现在将参考附图通过实施例的方式描述本发明的某些实施方式，其中：
图1a到1e示出异质外延的第一工艺期间的阶段；
图2a到2j示出包括异质外延的第二工艺的制造碳化硅半导体装置的方法期间的阶段；
图3是图2a到2j中示出的制造方法的流程图；
图4a示出通过图2a到2j中示出的制造方法形成的第一半导体装置裸片；
图4b示出第二半导体装置裸片，其中掩蔽层被完全消耗；并且
图5示意性地示出碳化硅半导体装置。
具体实施方式
在描述本发明的实施方式之前，将参考图1a到1e描述碳化硅/硅异质外延工艺，这对于理解本发明可能是有用的。
图1a示出处于室温(大约25℃)的单晶硅晶片1。硅晶片1用作种子晶片，在该种子晶片上，可以外延地生长三阶立方碳化硅(3C-SiC)层。硅晶片1具有直径d。
硅晶片1被放置在碳化硅外延反应器(未示出)中并且被加热到大约1350℃。如图1b中(以高度示意性的形式)示出的，硅晶片1在被加热时膨胀。已加热的晶片具有直径d’，直径d’大于室温下的晶片的直径d。
参考图1c，已加热的硅晶片1在化学蒸汽沉积(CVD)工艺中被暴露到硅和碳活性组分的蒸汽2中。蒸汽2吸附在硅晶片1上，形成三阶立方碳化硅。虽然，碳化硅和硅的晶格常数通常不同，但三阶立方碳化硅的外延层3通过晶格错位(未示出)生长在匹配硅的晶格常数的硅基片1上，并且形成如图1d中示出的复合结构4。
然而，如图1e中所示，当允许复合结构4冷却时，碳化硅外延层3以比位于下面的硅晶片3更快的速率收缩，并且因此结构4翘曲。
对于具有150mm的直径的硅晶片1，晶片的边缘可以相对于晶片的中心升高距离s(大约10mm)。
本发明设法解决这个问题。
参考图2a到2j以及图3，将描述根据本发明的制造包括碳化硅/硅异质外延的碳化硅半导体装置的方法的实施方式。
图2a示出处于室温的单晶硅晶片11。
硅晶片11可以具有离轴[111]晶体取向并且可以在一个或两个侧面12，13上被磨光。侧面12，13也可以称为“表面”或“面”。可以使用其它晶体取向，诸如[100]轴上或离轴。硅晶片11具有厚度tl和直径dl(未示出)。在这个实施例中，tl＝500μm并且dl＝100mm。硅晶片11具有小于25μm的晶片翘曲，并且因此可以认为基本上没有翘曲。
硅晶片11用作晶体基质，在该晶体基质上，单晶三阶立方碳化硅层可以外延地生长在单晶硅表面区域14上的晶片11的第一侧面12(下面称为“上表面”)上。在一些实施例中，可以使用绝缘体上的硅并且因此单晶硅表面区域14可以采取设置在二氧化硅层上的单晶硅层的形式，例如，该单晶硅层具有大约50nm到200nm的厚度。然而，可以使用具有不同层结构的其它晶片，但该其它晶片主要地或占优势地包括硅或由硅组成。例如，可以使用主要包括硅但具有一层或数层非硅材料嵌在其中的晶片。因此，用于晶片层或晶片区域的非硅材料的总厚度(或体积)可以构成为不超过晶片的大约1％、0.1％，或者甚至0.01％。
在异质外延之前，可以处理硅晶片11，例如，通过图案化和蚀刻上表面12和/或下表面13。
特别地参考图2b，第一掩蔽层15和第二掩蔽层16形成在硅晶片11的上表面12和下表面13(图2a)(步骤S2)。
掩蔽层15，16不包括单晶硅。掩蔽层15，16可以包括电介质材料。然而，可以使用非电介质材料(即，半导体或传导性材料)。此外，可以使用硅，但该硅为单晶硅的形式。
每一个掩蔽层15，16采取热氧化物层的形式，并且具有大约0.5μm的厚度。在大约800℃到1200℃之间的温度下通过湿氧化，可以生长热氧化物层15，16。在热氧化期间，硅被牺牲性地转化并且因此形成新的第一硅表面17和第二硅表面18。这里，新的第一硅表面17和第二硅表面18被称为“主表面”。
可以使用其它电介质材料，诸如氮化硅(Si3N4)。层15，16可以使用其它工艺(诸如化学蒸汽沉积(CVD))而形成。应当理解，如果电介质材料被沉积并且硅不被牺牲地消耗，则(原始)硅表面12，13形成晶片11的主表面17，18。掩蔽层15，16各可以包括两个层(即，每一个可以是双层)，该两个层包括例如二氧化硅层和位于上面的氮化硅层。掩蔽层15，16不需要为相同厚度并且可以更薄或更厚。通过例行试验可以发现合适的层厚度。
第二掩蔽层16的存在可以有助于加强晶片11。此外，在后续处理步骤期间，第二掩蔽层15可以以促进减小晶片翘曲的方式促进“平衡”第一掩蔽层15。
参考图2c，蚀刻掩模19形成在第一掩蔽层15的上层20上。蚀刻掩模19采取光阻材料的形式。蚀刻掩模19采取矩形网格的形式，该矩形网格限定矩形窗口21的阵列，该矩形窗口暴露掩蔽层15的上表面20。
特别地参考图2d，第一掩蔽层15的未掩蔽区域22被蚀刻以便把蚀刻掩模19的图案转印到第一掩蔽层15中(步骤S3)。可以使用干蚀刻或湿蚀刻来蚀刻掩蔽层15，干蚀刻诸如基于例如CHF3的活性离子蚀刻(RIE)，湿蚀刻使用缓冲氢氟酸(BHF)。在蚀刻之后，移除掩模19。
特别地参考图2e，由此形成的有图案的晶片23包括硅晶片11，该晶片11的上表面17上支撑有图案的掩蔽层24。
掩蔽层24采取网格的形式，该网格限定窗口25的阵列，该窗口暴露晶片11的上表面17。窗口25基本上为矩形(例如，正方形)，其宽度w1和(在垂直方向上)长度l1(未示出)在大约5mm到20mm之间的范围中。窗口25被具有大约100μm的宽度w2的掩蔽层材料24的条状物26间隔开，该条状物可以在之后限定划线通道。
有图案的晶片23例如使用过氧硫酸蚀刻(Piranha etch)被清洁，并且被放置在反应器(未示出)中，该反应器诸如由LPE S.p.A.,Baranzate,Italy在市场上出售的ACiSM10。反应器室(未示出)在大约500℃下经受高真空烘焙，并且填充大约100毫巴的氢气。有图案的晶片23通过感受器(未示出)的感应加热而被加热。
有图案的晶片23可以在大约1100℃的温度T1下通过氢气(H2)在原处被清洁大约2分钟。
有图案的晶片23在含碳气体的流中被尽可能快地加热到1370℃的温度T2，该含碳气体诸如稀释在氢气(H2)中的乙烯(C2H4)。
特别地参考图2f，在温度升高期间，在窗口25中，薄的(即，一个、两个或数个单层厚度)碳层29直接沉积在硅晶片11的上表面17上。碳也可以沉积在掩蔽层24上。
也参考图2g，通过使碳与晶片11中的位于下面的硅反应，薄的碳层29(图2f)被转化为碳化硅(SiC)的对应的薄的层30(步骤S5)。由此形成的薄的硅碳层30为碳化硅的后续沉积提供种子层。
掩蔽层24可以继续存在或可以在高温下被富氢气氛消耗或部分地消耗。
在温度升高期间或之后，供给气体从用于碳化的那些气体改变到用于碳化硅外延的那些气体。
参考图2h，在1370℃的高温T2下使用合适的带有硅的气体(诸如三氯硅烷SiHCl3)和合适的带有碳的气体(诸如乙烯C2H4)生长碳化硅，导致窗口25中的单晶三阶立方碳化硅的层31和多晶体层32与热氧化物层24上的多类型碳化硅混合(步骤S6)。带有碳的气体可以是乙烯，丙烷(C3H8)或其它类似气体。带有硅的气体可以是硅烷(诸如(甲)硅烷(SiH4))，氯硅烷(诸如三氯硅烷SiHCl3)，或另一种合适的带有硅的气体。可以使用包括硅和碳的更复杂的前体气体实现碳化硅生长。
如之前说明的，掩蔽层24可以被富氢气氛(部分地或完全地)消耗。即使掩蔽层24不继续存在，它仍然可以用于抑制窗口25之间的区域中的硅晶片11上的碳化硅的外延(即，单晶生长)。例如，碳化硅的沉积可以导致在窗口25之间的区域中的硅晶片11上形成多晶碳化硅。
碳化硅层31可以是无掺杂的(例如，具有1014cm-3量级的本底掺杂)，轻度掺杂的或掺杂的具有氮(N)或磷(P)的n型，或具有铝(Al)或硼(B)的p型。
反应器室(未示出)被清洗并且温度降低。当已处理的晶片33冷却时，它不翘曲(或至少不过度翘曲)，这是因为热应力仅作用在窗口25的范围上，而不是整个晶片直径。此外，外延层31和位于下面的硅晶片11不分层。外延层31表现出低密度的缺陷，例如，小于100mm-2。
在不希望受理论约束的情况下，由于一个或更多个原因，过度生长的晶片33不翘曲。首先，硅和碳化硅的差异热膨胀引起的力作用在较小距离(即，窗口25)上，而不是作用在整个晶片上。第二，多晶碳化硅32的存在可以有助于减轻应变。
碳化硅层31可以被处理以形成半导体装置，例如，功率电子装置或微/纳米电机械系统(MEMS/NEMS)装置。
处理可以包括：高温处理步骤，诸如栅极氧化，植入物退火等等；和低温处理，诸如薄膜沉积，光刻，干蚀刻等等(步骤S7)。已处理的晶片34在图2i中被示出。
如图2j中所示，在处理已经完成之后，已处理的晶片34可以通过沿划线通道26切割被分成裸片35(步骤S8)。
然后，裸片35被封装并且导线粘结到该裸片(未示出)。
参考图4a，裸片35包括具有周边42的基片41。裸片35和基片41在平面图中是矩形的(即，在x-y平面中是矩形的)。基片41包括内部芯部分43和外部环形部分44。外部部分44邻近基片41的周边43延伸并且具有至少50μm，通常大约100微米(即，大约一半划线通道宽度)的环形宽度。形成在基片41的外部部分44上的任何碳化硅32’是多晶体和/或非晶体。然而，形成在基片41的内部部分43上的碳化硅31是单晶体。
如之前说明的，在温度升高、碳化、C到SiC转化和/或SiC生长阶段期间，可以蚀刻掩蔽层24。
参考图4b，示出裸片35，其中多晶体和/或非晶体碳化硅32’直接形成在基片41的外部部分44上。因此，单晶体和多晶体和/或非晶体碳化硅形成在相同的层45中，但层45的内部区域31是单晶体并且外部环形区域32’是多晶体和/或非晶体。因此，单晶体和多晶体碳化物区域横向地间隔。
参考图5，示出以绝缘栅双极晶体管(IGBT)的形式的半导体装置51的实施例。
装置51具有使用上面描述的工艺生长的第一三阶立方碳化硅外延层52a和第二三阶立方碳化硅外延层52b。碳化硅外延层52a,52b包括：重度掺杂的p型层52a，它被支撑在p型硅基片53上并且提供p型集电极；和轻度掺杂的n型层52b，它提供漂移区域并且被支撑在p型碳化硅层52a上。外延层52的表面55处的p型阱54提供本体区域54。P型阱54内的n型阱56提供接触区域。通道57形成在使用栅电介质层59分离的栅58下面。
由于在外延漂移区域31中使用碳化硅，图5中示出的IGBT能够支撑更大的击穿电压。
将理解，可以对前面描述的实施方式作出许多修改。
可以使用不同的晶片直径和厚度。例如，可以使用具有150mm、200mm、300mm或更大的直径的晶片。
可以改变和优化生长条件，例如温度、压力和/或初期形式。
除了硅外的材料可以用于种子晶片。因此，可以使用由(或主要由)无机半导体组成的晶片。
该工艺不需要涉及生长半导体材料的单晶体层(即，异质外延)，但可能涉及生长非单晶体层，例如，半导体材料的多晶体层。
晶片的上表面或面可以称为晶片的“前表面”、“前面”、“顶表面”或“顶面”。同样，下表面或面可以称为晶片的“背表面”、“后表面”、“背面”、“后面”、“底表面”、“底面”。

Claims (38)

1.一种生长碳化硅的方法，所述方法包括：
提供单晶体硅晶片，所述单晶体硅晶片具有主表面，所述主表面支撑具有窗口的掩蔽层，所述窗口暴露所述硅晶片的对应区域；
在所述晶片的暴露区域上形成碳化硅种子区域；
在高温下消耗所述掩蔽层；
在所述碳化硅种子区域上生长单晶体碳化硅；和
于所述单晶体碳化硅层之间在所述硅晶片上形成多晶体和/或非晶体碳化硅的区域。
2.根据权利要求1的方法，其中，提供具有支撑掩蔽层的主表面的所述硅晶片包括：
提供单晶体硅晶片；
在所述硅晶片上形成掩蔽层，所述掩蔽层直接覆盖在主层上；
在所述掩蔽层上提供具有窗口的蚀刻掩模；和
通过所述蚀刻掩模中的所述窗口蚀刻所述掩蔽层以达到所述晶片的所述主表面。
3.根据权利要求1的方法，其中，所述掩蔽层是电介质材料层。
4.根据权利要求3的方法，其中，所述掩蔽层是碳化硅层。
5.根据权利要求4的方法，其中，形成的所述碳化硅层是热氧化物层。
6.根据权利要求1的方法，其中，所述掩蔽层是半导体层或传导材料层。
7.根据权利要求1的方法，其中，所述掩蔽层是多晶硅层。
8.根据权利要求1-7中任意一条的方法，其中，所述掩蔽层包括双层，所述双层包括第一双层层和第二双层层。
9.根据权利要求1-7中任意一条的层，其中，所述掩蔽层具有范围在2000到10000埃之间的厚度。
10.根据权利要求1-7中任意一条的层，其中，所述掩蔽层具有范围在4000到6000埃之间的厚度。
11.根据权利要求1-7中任意一条的方法，其中，所述主表面是第一主表面并且所述掩蔽层是第一掩蔽层，并且所述硅晶片具有支撑第二掩蔽层的相对的第二主表面。
12.根据权利要求11的方法，其中，所述第一掩蔽层和所述第二掩蔽层包括相同的材料。
13.根据权利要求1-7中任意一条的方法，其中，形成所述碳化硅种子区域包括：
将碳沉积在所述晶片的暴露区域上；和
将所述碳转化为碳化硅。
14.根据权利要求1-7中任意一条的方法，其中，生长所述碳化硅包括生长具有至少0.5μm、至少1μm、至少2μm、或至少5μm的厚度的碳化硅。
15.根据权利要求1-7中任意一条的方法，其中，生长所述碳化硅层包括生长具有不超过5μm或不超过10μm的厚度的碳化硅。
16.根据权利要求1-7中任意一条的方法，其中，生长所述碳化硅层包括生长三阶立方碳化硅。
17.根据权利要求1-7中任意一条的方法，其中，所述晶片具有至少4英寸(101.6mm)或100mm的直径。
18.根据权利要求1-7中任意一条的方法，其中，所述晶片具有至少500μm的厚度。
19.根据权利要求1-7中任意一条的方法，还包括：
处理所述碳化硅以形成半导体装置。
20.根据权利要求1-7中任意一条的方法，还包括：
在所述窗口之间切割所述掩蔽层和所述硅晶片以形成裸片。
21.根据权利要求1-7中任意一条的方法，其中，所述窗口具有第一宽度，所述第一宽度显著大于所述窗口之间的第二宽度。
22.根据权利要求1-7中任意一条的方法，其中，所述窗口具有范围在5mm到20mm之间的宽度和/或长度。
23.根据权利要求1-7中任意一条的方法，其中，所述窗口通过小于1mm、小于500μm或小于200μm的宽度隔开。
24.根据权利要求1-7中任意一条的方法，其中，所述窗口通过大约100μm的宽度隔开。
25.一种形成半导体裸片的方法，所述方法包括根据前述任何一条权利要求的方法。
26.一种制造半导体封装的方法，所述方法包括：
根据权利要求25形成半导体裸片；和
封装所述半导体裸片。
27.一种硅半导体结构，所述硅半导体结构包括：
具有主表面的单晶体硅晶片；和
直接布置在所述晶片的所述主表面上的单晶体碳化硅层，其中每一个单晶体碳化硅层在所述晶片的所述主表面上彼此间隔开；和
在所述碳化硅层之间的直接布置在所述晶片的所述主表面上的多晶体和/或非晶体碳化硅层。
28.根据权利要求27的半导体结构，其中，每一个碳化硅层包括：
碳化硅种子区域，所述碳化硅种子区域直接形成在所述硅晶片的所述主表面上；和
单晶体碳化硅层，所述单晶体碳化硅层直接布置在所述碳化硅种子区域上。
29.根据权利要求27或28的半导体结构，其中，所述碳化硅层包括三阶立方碳化硅。
30.根据权利要求27或28的半导体结构，还包括：
掩蔽层，所述掩蔽层被支撑在所述硅晶片的所述主表面上，所述掩蔽层具有窗口，所述窗口使得所述单晶体碳化硅层被间隔开。
31.根据权利要求30的半导体结构，其中，多晶体和单晶体碳化硅层形成在单个碳化硅层的不同区域。
32.一种半导体装置，所述半导体装置包括：
单晶体硅基片，所述单晶体硅基片具有主表面和周边，所述硅基片包括邻近所述基片的周边延伸的外部环形区域以及布置在所述外部区域内的内部区域；
单晶体碳化硅层，所述单晶体碳化硅层直接布置在所述基片的处于所述内部区域的所述主表面上，但不布置在所述基片的处于所述外部区域或超出所述外部区域的所述主表面上；和
布置在所述外部区域上但不布置在所述内部区域上的多晶体和/或非晶体碳化硅层；
其中所述多晶体和/或非晶体碳化硅层直接布置在所述基片上。
33.根据权利要求32的半导体装置，其中所述碳化硅层包括：
单晶体碳化硅种子区域，所述单晶体碳化硅种子区域直接形成在所述硅基片的所述主表面上；和
单晶体碳化硅层，所述单晶体碳化硅层直接布置在所述碳化硅种子区域上。
34.根据权利要求32或33的半导体装置，其中，所述碳化硅层包括三阶立方碳化硅。
35.根据权利要求32或33的半导体装置，还包括：
掩蔽层，所述掩蔽层支撑在所述硅基片的处于所述外部区域但不处于所述内部区域的所述主表面上。
36.根据权利要求32或33中的任意一项的半导体装置，还包括：
多晶体碳化硅层，所述多晶体碳化硅层布置在所述外部区域上但不布置在所述内部区域上。
37.根据权利要求36的半导体装置，其中，多晶体单晶体碳化硅层形成在单个碳化硅层的不同区域中。
38.根据权利要求32或33的半导体装置，其中，所述内部区域具有范围在5mm到20mm之间的宽度和/或长度。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9013027B2 (en) 2013-07-25 2015-04-21 Infineon Technologies Ag Semiconductor device, a semiconductor wafer structure, and a method for forming a semiconductor wafer structure
US20150059640A1 (en) * 2013-08-27 2015-03-05 Raytheon Company Method for reducing growth of non-uniformities and autodoping during column iii-v growth into dielectric windows
WO2015040369A1 (en) * 2013-09-23 2015-03-26 Anvil Semiconductors Limited 3C-SiC TRANSISTOR
JP6248532B2 (ja) * 2013-10-17 2017-12-20 セイコーエプソン株式会社 ３Ｃ−ＳｉＣエピタキシャル層の製造方法、３Ｃ−ＳｉＣエピタキシャル基板および半導体装置
GB2534357B (en) * 2015-01-14 2020-02-19 Anvil Semiconductors Ltd Wafer bow reduction
JP6450282B2 (ja) * 2015-08-19 2019-01-09 エア・ウォーター株式会社 化合物半導体基板および化合物半導体基板の製造方法
US20170069721A1 (en) 2015-09-08 2017-03-09 M/A-Com Technology Solutions Holdings, Inc. Parasitic channel mitigation using silicon carbide diffusion barrier regions
KR102534857B1 (ko) * 2016-02-12 2023-05-19 주식회사 엘엑스세미콘 탄화규소 에피 웨이퍼 및 이를 포함하는 반도체 소자
DE102016102875A1 (de) * 2016-02-18 2017-08-24 Infineon Technologies Austria Ag Transistormodell, Verfahren zur computerbasierten Bestimmung einer Kennlinie eines Transistors, Vorrichtung und computerlesbares Speichermedium zum Ausführen des Verfahrens
ITUA20162943A1 (it) 2016-04-27 2017-10-27 Pilegrowth Tech S R L Metodo per la fabbricazione industriale di una struttura a semiconduttore a ridotto incurvamento.
US9793430B1 (en) * 2016-05-09 2017-10-17 Qatar University Heterojunction schottky gate bipolar transistor
WO2018060679A1 (en) * 2016-09-30 2018-04-05 Anvil Semiconductors Limited 3c-sic igbt
GB2555451A (en) * 2016-10-28 2018-05-02 Univ Warwick Coated wafer
CN108717945B (zh) * 2018-05-24 2022-01-07 西安理工大学 一种具有NiO/SiC异质发射结的SiC光触发晶闸管
US10615075B2 (en) * 2018-06-13 2020-04-07 Texas Instruments Incorporated Dicing a wafer
US11038023B2 (en) 2018-07-19 2021-06-15 Macom Technology Solutions Holdings, Inc. III-nitride material semiconductor structures on conductive silicon substrates
CN111834451B (zh) * 2019-04-23 2023-04-07 株洲中车时代半导体有限公司 一种逆阻型门极换流晶闸管及其制造方法
CN111293113B (zh) * 2020-02-21 2023-01-10 电子科技大学 采用单层金属工艺的sgto器件及其版图结构、制造方法
TWI730732B (zh) 2020-04-22 2021-06-11 力晶積成電子製造股份有限公司 絕緣閘極場效雙極性電晶體及其製造方法
CN111863595A (zh) * 2020-07-06 2020-10-30 璨隆科技发展有限公司 一种碳化硅pvt长晶用高质量籽晶的制备方法
CN116387359A (zh) * 2023-06-02 2023-07-04 清华大学 逆阻型门极换流晶闸管及其制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101069264A (zh) * 2004-12-01 2007-11-07 应用材料股份有限公司 具有选择性气体供应的选择性外延制程

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5598823A (en) * 1979-01-20 1980-07-28 Tdk Corp Manufacture of single crystal element
JPS56150880A (en) * 1980-04-23 1981-11-21 Matsushita Electric Ind Co Ltd Gallium nitride light emitting element chip and manufacture thereof
JPS60113435A (ja) * 1983-11-25 1985-06-19 Hitachi Ltd 半導体装置およびその製造方法
JPS63260014A (ja) * 1986-12-09 1988-10-27 Sharp Corp 炭化珪素単結晶薄膜の形成方法
US5272105A (en) * 1988-02-11 1993-12-21 Gte Laboratories Incorporated Method of manufacturing an heteroepitaxial semiconductor structure
US5030583A (en) * 1988-12-02 1991-07-09 Advanced Technolgy Materials, Inc. Method of making single crystal semiconductor substrate articles and semiconductor device
JPH0574669A (ja) * 1991-09-18 1993-03-26 Rohm Co Ltd 半導体装置の製造方法
JP3058954B2 (ja) * 1991-09-24 2000-07-04 ローム株式会社 絶縁層の上に成長層を有する半導体装置の製造方法
JP2793460B2 (ja) * 1993-01-08 1998-09-03 ローム株式会社 Ｓｏｉ構造の製造方法
JP3795145B2 (ja) 1996-09-04 2006-07-12 松下電器産業株式会社 炭化珪素の成長法
JPH10135140A (ja) 1996-10-28 1998-05-22 Nippon Telegr & Teleph Corp <Ntt> ヘテロエピタキシャル成長方法、ヘテロエピタキシャル層および半導体発光素子
US6246076B1 (en) * 1998-08-28 2001-06-12 Cree, Inc. Layered dielectric on silicon carbide semiconductor structures
JP3702700B2 (ja) 1999-03-31 2005-10-05 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体素子及びその製造方法
US6566158B2 (en) * 2001-08-17 2003-05-20 Rosemount Aerospace Inc. Method of preparing a semiconductor using ion implantation in a SiC layer
FR2836159B1 (fr) 2002-02-15 2004-05-07 Centre Nat Rech Scient Procede de formation de couche de carbure de silicium ou de nitrure d'element iii sur un substrat adapte
JP5011681B2 (ja) * 2004-12-02 2012-08-29 日産自動車株式会社 半導体装置
US8710510B2 (en) * 2006-08-17 2014-04-29 Cree, Inc. High power insulated gate bipolar transistors
WO2008056698A1 (fr) * 2006-11-10 2008-05-15 Sumitomo Electric Industries, Ltd. Dispositif semi-conducteur de carbure de silicium et procédé de fabrication de celui-ci
JP2009081352A (ja) * 2007-09-27 2009-04-16 Seiko Epson Corp 半導体基板の製造方法及び半導体基板
JP2009123914A (ja) * 2007-11-15 2009-06-04 Fuji Electric Device Technology Co Ltd 逆耐圧を有するスイッチング用半導体装置
JP2009130266A (ja) * 2007-11-27 2009-06-11 Toshiba Corp 半導体基板および半導体装置、半導体装置の製造方法
JP2009218272A (ja) * 2008-03-07 2009-09-24 Covalent Materials Corp 化合物半導体基板およびその製造方法
US8048225B2 (en) * 2009-01-29 2011-11-01 Soraa, Inc. Large-area bulk gallium nitride wafer and method of manufacture

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101069264A (zh) * 2004-12-01 2007-11-07 应用材料股份有限公司 具有选择性气体供应的选择性外延制程

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Selective epitaxial growth of silicon carbide on SiO2 masked Si(100): the effects of temperature;J.H.Edgar;《Journal of Applied Physics》;19980701;第84卷(第1期);全文 *
selective epitaxy and lateral overgrowth of 3C-SiC on Si-A review;Aparna Gupta;《Progress in crystal growth and characterization of materials》;20051128;第51卷(第1-3期);正文第51-65页，图5-12 *

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