CN103730338B - 半导体器件的制造方法 - Google Patents

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Abstract

本发明涉及半导体器件的制造方法。提供一种生产率高且能改善自掺杂与对准标记形状的破坏之间的权衡关系的半导体器件的制造方法。使用多层外延技术在砷掺杂衬底的Si{100}主表面上依次生长第一至第六外延层。第一至第六外延层的外延生长条件如下：在大气压力下进行、且外延生长温度为1150℃到1180℃，外延生长速度为2.2μm/分钟至2.6μm/分钟。底表面为Si{100}面的具有凹陷形状的对准标记形成在砷掺杂衬底中，且每次在砷掺杂衬底的主表面上生长第一至第六外延层之一时，通过使下层的对准标记上方的部分变形从而在最外层外延层中形成凹陷形状的对准标记。

Description

半导体器件的制造方法
技术领域
本发明涉及半导体器件的制造方法。
背景技术
至今为止，人们已知沟槽填充外延技术是制造如下半导体器件(下面称作超结半导体器件)的方法，该半导体器件的漂移层是平行p-n层，在平行p-n层中交替配置有增加了杂质浓度的n型区和p型区。在沟槽填充外延技术中，在n+型硅衬底上形成n-型外延膜，在该n-型外延膜上形成沟槽。p-型外延膜置于包括沟槽内部的n-型外延膜上，因此，用p-型外延膜来填充该沟槽(例如，参照JP-A-2007-096138)。
此外，已知多层外延技术是形成平行p-n层的另一方法。在多层外延技术中，通过重复执行用于形成n-型漂移层的n-型半导体层的外延生长以及用于形成p-型区的p-型杂质的选择性离子注入，来形成平行p-n层(例如，参照JP-A-2012-089736)。利用多层外延技术形成的平行p-n区中p-型区(p-型半导体层)与n-型半导体层之间的杂质比例(下面称作p/n比)的可控性要高于沟槽填充外延技术。
在超结MOSFET(绝缘栅场效应晶体管)中，平行p-n层形成在掺杂有砷(As)或锑(Sb)的低电阻n+型硅衬底(下面称作砷掺杂衬底)上。由于砷掺杂衬底可高浓度地掺杂n-型杂质，因此，可省略将离子注入到衬底背面以及用来获得欧姆接触的退火工艺等背面工艺，从而可减少步骤数。
然而，通过在砷掺杂衬底的前表面上生长外延层来形成平行p-n层时，容易发生以下情况，即，砷掺杂衬底中的砷从衬底背面向外扩散到气体气氛中并在生长过程中被带入到外延层，这被称作自掺杂。制造超结MOSFET时，精确控制平行p-n层中p/n比很重要，因此，若发生自掺杂，则会产生平行p-n层中p/n比的可控性降低的问题。
已提出一种防止自掺杂的方法，在该方法中，通过低压化学气相沉积在下方的硅晶片的主表面上生长硅外延层，该硅晶片中，砷、磷或硼的掺杂剂被添加至1.0×1019/cm3以上的浓度，生长温度在1000到1100℃的范围内，此外，包括SiH4气体的生长气体的反应腔的压力在1999.83Pa(15托)到2666.44Pa(20托)的范围内(例如，参照JP-A-2009-176784)。
如JP-A-2009-176784那样，通过在1100℃以下的低温下执行外延生长，从砷掺杂衬底向外扩散并进入到气体气氛中的砷杂质量减少。此外，如JP-A-2009-176784那样，通过在低压气氛下执行外延生长，腔室内部的气体流速增加，从砷掺杂衬底向外扩散并进入到气体气氛的砷在被带入外延层之前就被释放到腔室外部。
此外，作为防止自掺杂的另一方法，已提出如下方法，作为制造具有掩埋离子注入层的外延晶片的方法的一个方面，在离子注入中，通过在氢气氛下执行用于离子注入后晶体恢复的加热处理来省略注入前氧化工艺，在外延层上执行的包括注入前氧化在内的活性氧化膜形成工艺得以省略，其结果是，对掩埋离子注入层施加热的次数减少，且有效抑制了横向扩散(例如，参照JP-A-2006-210934)。
发明内容
但是，当使用多层外延技术在低温下执行外延生长时，形成在下方外延层中的凹陷式对准标记的内部会被其上方的外延层所填充，因此，在上方外延层中新形成的对准标记的形状的破坏相当严重。因此，在用于在n-型外延层中选择性地形成p-型区的选择性离子注入期间进行图案化时，曝光设备无法识别对准标记，出现无法执行图案化定位(对准)的问题。其结果是，在生长外延层之后所执行的用于形成对准标记的附加步骤的次数增加。
由此，在防止自掺杂与防止对准标记形状破坏之间，存在权衡关系。但是当在低压气氛(例如，20托)下使用多层外延技术来执行外延生长时，可以既防止自掺杂又防止对准标记形状的破坏，因此，不存在权衡关系。然而，低压气氛下的外延生长速度与大气压(例如，在760托的区域)下的外延生长相比，外延生长速度较低，且由于腔室侧壁和排放管上的沉淀物而造成的维护频率的增加等，因此存在生产率下降的问题。
为了消除以上所述的现有技术中存在的问题，本发明的目的在于提供一种半导体器件的制造方法，该方法可改善自掺杂与对准标记形状的破坏之间的权衡关系。为了消除以上所述的现有技术中存在的问题，本发明的目的在于提供一种具有高生产率的半导体器件的制造方法。
为了解决上述问题并实现本发明的目的，根据本发明的一方面的半导体器件的制造方法具有以下特性。首先，执行第一步骤，该第一步骤在掺杂有1.0×1019/cm3以上的砷的半导体衬底的一部分上形成第一对准标记。接着，执行第二步骤，该第二步骤中，通过在半导体衬底的主表面上生长外延层、形成由所述外延层的位于所述第一对准标记上方的部分沿着第一对准标记变形而成的第二对准标记。在第二步骤中，根据如下条件生长外延层：使用三氯硅烷作为原料气体、在大气压力下进行，且外延生长温度为1150℃到1180℃，外延生长速度为2.2μm/分钟至2.6μm/分钟。
此外，根据本发明的半导体器件的制造方法中，通过第一步骤在半导体衬底的一部分中形成凹陷形状的第一对准标记。此外，半导体衬底的主表面是｛100｝面，第一对准标记的底表面是｛100｝面。
此外，根据本发明的半导体器件的制造方法中，通过第一步骤在半导体衬底的一部分中形成凹陷形状的第一对准标记。此外，半导体衬底的主表面是｛100｝面，第一对准标记的侧表面是｛100｝面。
此外，根据本发明的半导体器件的制造方法包括第二步骤之后的第三步骤，在第三步骤中，根据第二对准标记在外延层中形成沟槽且在沟槽内部形成绝缘栅结构。
此外，根据本发明的半导体器件的制造方法，在第三步骤中形成沟槽，使得沟槽的侧表面成为｛100｝面。
此外，根据本发明的半导体器件的制造方法，在第二步骤之后且在第三步骤之前执行第四步骤，在第四步骤中，将第一导电型杂质导入到外延层，且进一步选择性地导入第二导电型杂质。通过重复执行第二步骤和第四步骤来增加外延层的厚度，且形成如下结构的平行p-n结结构，即，该结构由第一导电型半导体区和第二导电型半导体区重复交替接合而成。
此外，根据本发明的半导体器件的制造方法，半导体衬底是在以1.0×1019/cm3以上的剂量来掺杂有砷的半导体晶片上层叠有第一导电型外延层的衬底。
此外，根据本发明的半导体器件的制造方法，执行第一重复步骤，该第一重复步骤重复执行第二步骤，由此形成厚度为14μm以下的外延层。接着，在第二步骤之后执行第三步骤，在第三步骤中，利用第二对准标记将第二导电型杂质选择性地导入到外延层。
此外，根据本发明的半导体器件的制造方法，进一步地在第一重复步骤之后执行第四步骤，在第四步骤中，使用第二对准标记在外延层的表面上形成第三对准标记。此外，执行第五步骤，在第五步骤中，通过在已形成第三对准标记的外延层的表面上进一步生长外延层，形成由所述外延层的位于所述第三对准标记上方的部分沿着第三对准标记变形而成的第四对准标记。在第五步骤中，根据如下条件生长外延层：使用三氯硅烷作为原料气体、在大气压力下进行，且外延生长温度为1150℃到1180℃，外延生长速度为2.2μm/分钟至2.6μm/分钟。
此外，根据本发明的半导体器件的制造方法，执行第二重复步骤，该第二重复步骤重复执行第五步骤，由此在已形成第三对准标记的外延层的表面上形成厚度为14μm以下的外延层。进一步地，在第五步骤之后执行第六步骤，在第六步骤中，利用第四对准标记选择性地导入第二导电型杂质。
此外，根据本发明的半导体器件的制造方法，通过在每个第二步骤后执行第三步骤以及在每个第五步骤后执行第六步骤来增加外延层的厚度，形成如下结构的平行p-n结结构，即，该结构由第一导电型半导体区和第二导电型半导体区重复交替接合而成。
根据本发明，通过以如下条件在砷掺杂衬底的主表面上生长外延层来防止自掺杂，即，在大气压力下进行，外延生长温度在1150℃到1180℃，且外延生长速度为2.2μm/分钟到2.6μm/分钟。此外，根据本发明，在形成有对准标记的、砷掺杂衬底的主表面上生长的外延层中新形成的对准标记形状的破坏得以防止。此外，根据本发明，能防止对准标记形状的破坏意味着与现有技术相比，用于形成对准标记的附加步骤的执行次数可以得到减少。
根据本发明的半导体器件的制造方法，实现的优点在于，能改善自掺杂与对准标记形状的破坏之间的权衡关系。根据本发明的半导体器件的制造方法，实现的优点在于，能改善生产率。
附图说明
图1是示出根据一实施方式的半导体器件的制造过程的中途状态的截面图；
图2是示出根据一实施方式的半导体器件的制造过程的中途状态的截面图；
图3是示出根据一实施方式的半导体器件的制造过程的中途状态的截面图；
图4是示出根据一实施方式的半导体器件的制造过程的中途状态的截面图；
图5是示出根据一实施方式的半导体器件的制造过程的中途状态的截面图；
图6是示出根据一实施方式的半导体器件的制造过程的中途状态的截面图；
图7是示出根据一实施方式的半导体器件的制造过程的中途状态的截面图；
图8是示意性地示出根据一实施方式的半导体制造设备的截面图；
图9是示意性地示出根据一实施方式的半导体器件的制造方法中的对准标记形状的示意图；
图10是示出外延生长温度、外延生长速度与自掺杂之间的关系的表格；
图11是示出外延生长温度、外延生长速度与第一对准标记之间的关系的表格；
图12是示出外延生长温度、外延生长速度与第二对准标记之间的关系的表格；
图13是示出外延生长温度、附加对准标记形成步骤次数之间的关系的表格；
图14A至图14D是示出比较示例的半导体器件的制造过程的中途状态的截面图；
图15A至图15E是示出本发明的半导体器件的制造过程的中途状态的截面图；
图16是使用根据本发明的半导体器件的制造方法在半导体器件上制造出的半导体晶片的一示例的俯视图；
图17是示出沿图16的剖面线A-A’的截面结构的截面图。
具体实施方式
在下文中，参考附图，给出根据本发明的半导体器件的制造方法的优选实施方式的详细描述。在本说明书和附图中，以n或p作前缀的层或区表示电子或空穴分别是多数载流子。另外，附加到n或p的+或–表示与未附加+或–的层或区相比，具有较高杂质浓度或较低杂质浓度。在以下实施方式的描述和附图中，对于相同构造赋予相同附图标记，且省略多余描述。
实施方式
对根据实施方式的半导体器件的制造方法进行描述，其中以制造超结MOSFET的情况作为示例。图1至图7是示出实施方式的半导体器件的制造过程的中途状态的截面图。首先，如图1所示，准备掺杂有砷(As)的低电阻n+型硅衬底(砷掺杂衬底)1。砷掺杂衬底1的电阻率例如在1mΩcm至4mΩcm的范围(掺杂浓度在1.0×1019/cm3的范围)内。本发明的半导体衬底是在砷掺杂衬底1上层叠有相同导电性的外延层(第一外延层2-1)的衬底。
接着，例如，将砷掺杂衬底1装载到置于外延生长设备反应腔内部的机台(未示出)上。之后，将原料气体和运载气体供应到腔室内部，在砷掺杂衬底1已被加热至达到预定温度的条件下，在砷掺杂衬底1的主表面上生长本征第一外延层2-1。例如，第一外延层2-1的生长条件与第二外延层2-2的生长条件相同。接着，将光致抗蚀剂(未示出)涂布于第一外延层2-1上。接着，利用光刻法来选择性地去除光致抗蚀剂，由此形成抗蚀剂掩模(蚀刻剂掩模)，该抗蚀剂掩模中，与要形成对准标记的区域对应的部分被暴露。
接着，以抗蚀剂掩模作为掩模来蚀刻第一外延层2-1，由此在第一外延层2-1上形成对准标记3-1。例如，在光刻法步骤中执行曝光时对掩模进行定位的情况下，使用对准标记3-1(同样适用于其它对准标记)。将在下文中描述对准标记的优选形状。接着，如图2所示，在整个第一外延层2-1上执行例如磷(P)的n-型杂质的第一离子注入11。由此，在第一外延层2-1的表面层上形成通过n-型杂质的第一离子注入11所形成的n-型杂质区(下面称作第一n-型杂质区)4-1。
接着，如图3所示，通过光刻法在第一外延层2-1的表面上形成抗蚀剂掩模(离子注入掩模)21，第一外延层2-1的表面通过该抗蚀剂掩模21以预定间隔暴露。在该光刻步骤中执行曝光时，使用对准标记3-1来进行掩模定位(对准)。接着，以抗蚀剂掩模21为掩模，对第一外延层2-1执行例如硼(B)的p-型杂质的第二离子注入12。由此，在第一n-型杂质区4-1内部选择性地形成通过p-型杂质的第二离子注入12所形成的p-型杂质区(下面称作第一p-型杂质区)5-1。
接着，如图4所示，去除抗蚀剂掩模21之后，在第一外延层2-1的表面上附加地生长了本征第二外延层2-2。此时，第二外延层2-2嵌入到对准标记3-1中。由于第二外延层2-2生长为均匀厚度，因此，第二外延层2-1的表面(与砷掺杂衬底1一侧相对的另一侧的表面：外延层最外层)将成为如下状态，即，在对准标记3-1上方的表面凹陷的程度与对准标记3-1相同。在第二外延层2-2中形成的凹陷部分形成对准标记3-2。
通过这样，无需执行用于形成对准标记的附加步骤(用于形成蚀刻剂掩模的光刻法、以蚀刻剂掩模为掩模来蚀刻第一外延层2-1的步骤等)，就能简单地通过形成外延层从而在第二外延层2-2中形成对准标记3-2。
第二外延层2-2的外延生长条件优选如下：在大气压力(例如在760托的范围)下进行、外延生长温度为1150℃到1180℃，其中外延生长速度为2.2μm/分钟到2.6μm/分钟。其原因在于，防止从砷掺杂衬底1内部向外部扩散的砷在生长(自掺杂)过程中进入到外延层，防止仅通过后述的外沿生长步骤形成的对准标记的形状的破坏，以及提高生产率。
具体而言，通过在大气压力下执行外延生长，与低压气氛下的外延生长相比能增加外延生长速度，由此提高生产率。此外，通过使外延生长温度和外延生长速度落入上述范围内，不仅能防止自掺杂还能防止对准标记形状被破坏。此外，外延生长温度高于1180℃并非优选，这是因为腔室侧壁和排放管上沉积的沉淀物的量会增加。此外，虽然外延生长速度增加越多生产率提高越多，但是外延生长速度高于2.8μm/分钟并非优选，这是因为会导致晶体缺陷增加以及质量降低。
接着，与对第一外延层2-1进行的第一离子注入11同样的方式，在整个第二外延层2-2上执行n-型杂质的第三离子注入(未示出)，由此，如图5所示，在第二外延层2-2的表面层中形成第二n-型注入区4-2。接着，通过光刻法在第二外延层2-2的表面上形成抗蚀剂掩模22，第二外延层2-2的表面通过该抗蚀剂掩模22以预定间隔暴露。在该光刻步骤中执行曝光时，使用对准标记3-2来进行掩模定位。因此，第二外延层2-2在第一p-型注入区5-1上方的部分在抗蚀剂掩模22的开口部分中暴露。
接着，以抗蚀剂掩模22为掩模，对第二外延层2-2执行p-型杂质的第四离子注入13。通过这样，在第二n-型注入区4-2内部的第一p-型注入区5-1上方选择性地形成第二p-型注入区5-2。接着，重复执行与形成第二外延层2-2、第二n-型注入区4-2、和第二p-型注入区5-2相同的步骤(多层外延技术)，由此，形成有n-型注入区和p-型注入区的多个外延层进行层叠。在图6中示出在砷掺杂衬底1的主表面上层叠有例如6层外延层(第一至第六外延层2-1至2-6)的状态。
每次将外延层层叠在第一外延层2-1的表面上时，外延层最外层处于图6所示在下层对准标记的上方有凹陷。因此，无需执行用于形成对准标记的附加步骤，就在形成最外层的外延层中形成了新的对准标记(对准标记3-3至3-6)(图7中向上的箭头来表示)。此外，在形成作为上层的外延层的步骤之前，在第三至第五外延层即2-3至2-5中形成n-型注入区(第三至第五n-型注入区即4-3至4-5)和p-型注入区(第三至第五p-型注入区即5-3至5-5)。
接着，如图7所示，第一至第五n-型注入区即4-1至4-5和第一至第五p-型注入区即5-1至5-5通过热处理进行扩散(驱入(driven in))。在深度方向上彼此相对的第一至第五n-型注入区即4-1至4-5通过该热处理接合，由此形成贯穿第一至第六外延层即2-1至2-6的n-型区4。此外，在深度方向上彼此相对的第一至第五p-型注入区即5-1至5-5接合，由此形成贯穿第一至第六外延层即2-1至2-6的p-型区5。
其结果是，第一至第六外延层即2-1至2-6成为平行p-n层2，在该平行p-n层2中交替配置有n-型区(下面称作n-型漂移区)4和p-型区(下面称作p-型分隔区)5。随后，在平行p-n层2和砷掺杂衬底1上形成例如MOS栅(由金属-氧化物-半导体形成的绝缘栅)那样的期望的元件结构，从而完成根据实施方式的半导体器件。
接着，作为外延生长设备的示例，使用例如将砷掺杂衬底1横向配置的横向外延生长设备来进行描述。图8是示意性地示出根据该实施方式的半导体制造设备的截面图。外延生长设备30包括腔室33、装载有砷掺杂衬底1的基座34、以及对砷掺杂衬底1进行加热的灯加热器35。腔室33中设置有供应原料气体G和运载气体的供应入口31、以及在反应后排放气体的出口32。在砷掺杂衬底1的主面上执行外延生长时，原料气体G在腔室33中、在砷掺杂衬底1的主表面上横向流动。
基座34在腔室33中置于供应入口31与出口32之间。砷掺杂衬底1在基座34上以水平于基座34的方式放置。灯加热器35置于基座34上方，且从与基座34侧相对的砷掺杂衬底1一侧对砷掺杂衬底1进行加热。此外，灯加热器35置于基座34的下方，且通过基座34对砷掺杂衬底1进行加热。外延生长设备30中，通过以水平于基座34的方式放置砷掺杂衬底1，且在由灯加热器35加热砷掺杂衬底1的同时、使原料气体G在腔室33中沿一个方向流动，从而在砷掺杂衬底1的主表面上生长外延层。
接着，将描述对准标记的优选形状。图9是示意性地示出根据该实施方式的半导体器件的制造方法中的对准标记形状的示意图。图9示出根据该实施方式的半导体器件的制造方法中的两种优选对准标记(下面称作第一和第二对准标记)40和50。图9所示的第一和第二对准标记即40和50是示出在用于形成对准标记的、在附加步骤中在外延层上形成的对准标记的形状的示例。下面，对在砷掺杂衬底1中形成第一和第二对准标记即40和50的情况作为示例进行描述。
如图9所示，第一对准标记40由形成在砷掺杂衬底1中的多个凹槽41所构成，该衬底以Si{100}面作为其主表面。砷掺杂衬底1的取向平面(未示出)的取向(槽口取向)是Si<110>方向。凹槽41的侧壁形成为平行于砷掺杂衬底1的取向平面，为Si{110}面。因此，构成第一对准标记40的凹槽41的侧壁和底表面的晶面分别为Si{110}面和Si{100}面。凹槽41的侧壁是垂直于多个凹槽41所排列的方向的侧壁。第一对准标记40具有沿与凹槽41所排列的方向垂直的方向(朝向图9平面后方的方向)延伸的条形平面形状。
第二对准标记50由形成在砷掺杂衬底1中的多个凹槽51所构成，该衬底以Si{100}面作为其主表面。砷掺杂衬底1的取向平面(未示出)的取向是Si<110>方向。凹槽51的侧壁形成为平行于砷掺杂衬底1的取向平面，为Si{100}面。因此，构成第二对准标记50的凹槽51的侧壁和底表面的晶面均为Si{100}面。凹槽51的侧壁是垂直于多个凹槽51所排列的方向的侧壁。第二对准标记50具有沿与凹槽51所排列的方向垂直的方向(朝向图9平面后方的方向)延伸的条形平面形状。即，第二对准标记50配置为取向平面的取向和凹槽51的侧壁晶面相垂直。
通过如第一对准标记40和第二对准标记50那样限定晶面，能防止对准标记形状被破坏。此外，当制造(制作)具有沟槽栅结构的半导体器件时，所形成的沟槽栅结构如下：构成沟槽栅结构的沟槽侧壁的取向和砷掺杂衬底1的取向平面的取向均为Si<100>方向。因此，优选在制造具有沟槽栅结构的半导体器件时将第二对准标记50用作对准标记，且对准标记形成为构成第二对准标记50的凹槽51的侧壁和构成沟槽栅结构的沟槽的侧壁相平行。沟槽侧壁垂直于多个沟槽所排列的方向。
示例1
接着，验证自掺杂。图10是示出外延生长温度、外延生长速度与自掺杂之间的关系的表格。首先，根据一实施方式的半导体器件的制造方法来制造多个样品，这些样品而言，在砷掺杂衬底1的主表面上生长有厚度达7μm的本征外延层。具体而言，在以下条件下共制造出24个样品：6种外延生长速度条件为1.5μm/分钟、2.0μm/分钟、2.2μm/分钟、2.4μm/分钟、2.6μm/分钟、2.8μm/分钟，并且对以上各速度取4个外延生长温度条件，即1050℃、1100℃、1150℃、1180℃。
作为砷掺杂衬底1，准备直径为6英寸、砷掺杂浓度为2.25×1019/cm3至7.4×1019/cm3，且电阻率为1mΩcm至4mΩcm的硅衬底。供应到腔室33中的原料气体G和运载气体分别为三氯硅烷(TCS)和氢(H2，50ml)。然后，利用扩展电阻测量仪(SR测量仪)来测量每个样品的外延层中央部分和从外周向内5mm部分的深度方向杂质浓度分布。其结果在图10中示出。图10中，圆圈(O)表示没有自掺杂，而叉(X)表示存在自掺杂。没有自掺杂意味着从外延层表面(与砷掺杂衬底1侧相对的一侧的表面)到深度为3μm为止杂质浓度在5.0×1013/cm3以下的情况。5.0×1013/cm3对应于平行p-n层2的杂质浓度的1％。
从图10所示结果确认到，即使外延生长温度高至1050℃以上，也能通过采用2.2μm/分钟以上的外延生长速度(由粗线包围的部分)来防止自掺杂。关于其原因的推测如下。原料气体G中的硅原子和从砷掺杂衬底1的内部向外扩散并进入气体气氛中的砷原子在生长过程中根据砷掺杂衬底1的晶格来连续积累在外延层上。此时，推测到由于外延生长温度增加，原料气体G中的硅原子和外延层表面之间的反应变得更加活跃，而砷原子和外延层表面之间的反应被抑制。
示例2
接着，在图11中示出第一对准标记40的验证结果。图11是示出外延生长温度、外延生长速度与第一对准标记之间的关系的表格。首先，制造多个样品，这些样品在将Si{100}面为主表面的砷掺杂衬底1的主表面上生长有厚度达10μm的本征外延层。外延生长温度和外延生长速度与示例1相同。即，在不同外延生长温度和外延生长速度下制造出24个样品。砷掺杂衬底1的平面取向以外的条件与示例1相同。
具体地，通过在砷掺杂衬底1的主表面上生长厚度达3μm的第一外延层2-1，并在第一外延层2-1中形成对准标记3-1后，使第二外延层2-2的厚度生长至7μm，从而制造各样品。第一外延层2-1中形成的对准标记3-1(增强全域对准标记(EGA标记))是由4个凹槽41形成的第一对准标记40。凹槽41的排列方向上的凹槽41的宽度(下面称作横向宽度)是4μm。与凹槽41的排列方向垂直的方向上的凹槽41的宽度(下面称作纵向宽度)是45μm。凹槽41以8μm的间隔放置。凹槽41的深度是0.5μm。
接着，利用曝光设备、基于第一外延层2-1的对准标记3-1，对各样品的形成在第二外延层2-2中的对准标记3-2进行检测，并确定是否已发生破坏。基于图案化时的重叠精度，来确定对准标记形状是否已发生破坏。具体地，在平行于砷掺杂衬底1的主表面的方向上，在第一外延层2-1中形成的对准标记3-1与生长在第一外延层2-1表面上的第二外延层2-2中形成的对准标记3-2之间的偏差量在±0.2μm以内时，认定为“对准标记形状未发生破坏”。
另外，当上述偏差量大于±0.2μm时，确定为“对准标记形状已发生破坏”。在图11中，对准标记形状未发生破坏的情况表示为“可对准”(O)，而对准标记形状已发生破坏的情况示为“无法对准”(X)(图12和图13中也同样)。这一偏差量是例如曝光设备能识别出对准标记的范围，且是使用对准标记来对准(定位)时元件特性不产生问题的范围。作为曝光设备，使用尼康NSRi14(注册商标)，其利用EGA方法来检测对准标记。
具体地，通过曝光设备所包含的相机对对准标记的面形状进行拍摄，且通过图像的对比度(亮和暗)来确定对准标记的宽度和设置间距，由此来检测对准标记。从图11所示结果可确认：无论外延生长速度如何，当外延生长温度为1050℃或1100℃(由虚线包围的部分)时都无法进行对准。与此相反，还确认到：在外延生长速度为2.4μm/分钟以下且外延生长温度为1150℃或1180℃时，能进行对准。
因此，从图10和图11所示结果确认到：通过在砷掺杂衬底1中形成第一对准标记40、使在砷掺杂衬底1上生长外延层时的外延生长温度为1150℃至1180℃、且外延生长速度为2.2μm/分钟至2.4μm/分钟(图11中由粗实线包围的部分)，从而能防止自掺杂和对准标记形状的破坏。
示例3
接着，在图12中示出第二对准标记50的验证结果。图12是示出外延生长温度、外延生长速度与第二对准标记之间的关系的表格。示例3与示例2的区别在于，在第一外延层2-1中形成的对准标记3-1是由4个凹槽51形成的第二对准标记50。构成第二对准标记50的凹槽51的横向宽度、纵向宽度和设置间距与示例2中构成第一对准标记40的凹槽41相同。示例3的其它条件与示例2相同。即，使用形成有第二对准标记50的砷掺杂衬底1、来制造不同外延生长温度和外延生长速度的24个样品。
然后，以与示例2相同地方式，对每个样品确认是否能对准。其结果在图12中示出。从图12所示结果可确认：无论外延生长速度如何，当外延生长温度为1050℃或℃1100℃(由虚线包围的部分)时，都无法进行对准，这与示例2相同。与此相反，确认到：在外延生长速度为2.6μm/分钟以下且外延生长温度为1150℃或1180℃时，能进行对准。
因此，从图10和图12所示结果确认到：通过在砷掺杂衬底1中形成第一对准标记50、使在砷掺杂衬底1上生长外延层时的外延生长温度为1150℃至1180℃、且外延生长速度为2.2μm/分钟至2.6μm/分钟(图12中由粗实线包围的部分)，从而能防止自掺杂和对准标记形状的破坏。
示例4
接着，对外延生长温度和用于形成对准标记的附加步骤次数之间的关系进行验证。图13是示出外延生长温度和附加对准标记形成步骤次数之间的关系的表格。每次在砷掺杂衬底1的主表面上形成的3μm厚的第一外延层2-1中形成对准标记3-1之后、生长出厚度为7μm的外延层(第二外延层2-2至第六外延层2-6)时，都会基于形成在最外层外延层中的对准标记(对准标记3-2至3-6)来判断是否能进行对准。
在示例4中，在1050℃、1100℃和1150℃(本发明)的外延生长温度下，制造3个样品。对准标记检测方法和确认是否能对准的方法与示例2相同。形成第二对准标记50来作为第一外延层2-1中形成的对准标记3-1。图13中，以外延层的总厚度(=3μm+x层×7μm)来示出直到第二外延层2-2至第四外延层2-4为止的外延层形成之后的结果。在示例4中，在第一外延层2-1的表面上生长的第二外延层2-2至第六外延层2-6这5层的层叠数被设为x。
如图13所示，外延生长温度为1050℃时，第一外延层形成后就无法进行对准。因此，确认到：外延生长温度为1050℃时，在每次生长外延层之后必须执行用于形成对准标记的附加步骤。由此确认到：当利用多层外延技术来形成平行p-n层2时，1050℃的外延生长温度并非优选(不适用)。
此外，当外延生长温度为1100℃时(下面称作比较示例)，第一外延层形成后能进行对准，但是从第二外延层之后的外延层形成后，则无法进行对准。因此，确认到：当外延生长温度为1100℃时，若要生长总厚度达到38μm(=3μm+5层×7μm)的外延层，则必须执行总共5次用于形成对准标记的附加步骤。
同时，当外延生长温度为1150℃(下面称作示例4)时，在第一外延层形成以及第二外延层形成之后，能进行对准。因此，确认到：通过采用1150℃的外延生长温度，若要生长总厚度达到38μm的外延层，只要执行总共3次用于形成对准标记的附加步骤即可。因此，从图11到图13所示结果可确认：通过采用1150℃以上的外延生长温度，与现有技术相比，所执行的用于形成对准标记的附加步骤的次数可得到减少。
对准标记形状的破坏取决于外延层的总厚度。例如，即使一个外延层的厚度例如为5μm，在外延层总厚度达到38μm时，对准标记形状发生破坏之处的深度位置与一个外延层的厚度为7μm的示例4相同。因此，将外延层生长到直到其总厚度达到38μm时，无论一个外延层的厚度如何，都只要执行总共3次用于形成对准标记的附加步骤即可。
接着，将对在示例4(外延生长温度为1150℃时)和比较示例(外延生长温度为1100℃时)中用于形成对准标记的附加步骤的执行时刻的一个示例进行描述。首先，对比较示例进行描述。图14A至14D是示出比较示例的半导体器件的制造过程的中途状态的截面图。图14A至14D是按步骤顺序示出的主要部分的制造步骤的截面图。图中省略图14C和14D之间的制造步骤。对外延层形成步骤和对准标记形成步骤以外的步骤的描述将被省略(这同样适用于下面描述的本发明的情形)。
首先，准备砷掺杂衬底61(图14A)，且在砷掺杂衬底61的第一主表面上生长具有3μm厚度的第一外延层62-1。接着，在用于形成对准标记的附加步骤(第一次)中，在第一外延层62-1中形成对准标记63-1。在图14B中示出至此为止的状态。接着，在第一外延层62-1的表面上生长第二外延层62-2。通过使第二外延层62-2的表面根据第一外延层62-1的对准标记63-1凹陷，从而在第二外延层62-2中形成对准标记63-2a。
接着，在用于形成对准标记的附加步骤(第二次)中，在第二外延层62-2中的、与形成有对准标记63-2a的位置不同的位置，新形成对准标记63-2b。即，该状态为在第二外延层62-2中形成2个对准标记63-2a和63-2b。在用于形成对准标记63-2b的附加步骤中，利用对准标记63-2a来执行对准。在图14C中示出至此为止的状态。
此处在第二外延层62-2中新形成对准标记63-2b的原因如下。如上所述，在形成第二外延层之后，比较示例的对准标记形状发生破坏。下面将描述的在第二外延层62-2的表面上生长的第三外延层62-3会形成对准标记形状发生破坏的第二外延层。因此，当在第二外延层62-2的表面上就这样生长第三外延层62-3时，在第三外延层62-3上，并且在第三外延层62-3上层叠的多个外延层上仅形成形状已发生破坏的对准标记，无法进行此后的对准。
接着，在第二外延层62-2的表面上生长厚度为7μm的第三外延层62-3。通过使第三外延层62-3的表面根据第二外延层62-2的对准标记63-2a和63-2b凹陷，从而在第三外延层62-3中形成2个对准标记(2个对准标记中的一个未示出，而另一个以附图标记63-3a来表示)。如上所述，第三外延层62-3的2个对准标记中，在第一外延层62-1的对准标记63-1(第二外延层62-2的对准标记63-2a)上方形成的对准标记中发生形状破坏。
同时，第三外延层62-3的2个对准标记中，在第二外延层62-2的对准标记63-2b上方形成的对准标记63-3a的形状不发生破坏。其原因如下，第二外延层62-2的对准标记63-2b在用于形成对准标记的附加步骤中形成，可以视作第三外延层62-3相当于在第二外延层62-2的对准标记63-2b上方形成的第一外延层。接着，在用于形成对准标记的附加步骤(第三次)中，在第三外延层62-3中新形成对准标记63-3b。在用于形成对准标记63-3b的附加步骤中，利用形状未被破坏的对准标记63-3a来执行对准。
随后，在第三外延层62-3的表面上按顺序生长各自的厚度为7μm的第四外延层62-4至第六外延层62-6。第四外延层62-4中也同样地，由于与生长第三外延层62-3时相同的原因，只有根据第三外延层62-3的对准标记63-3b形成的对准标记63-4a的形状不发生破坏。因此，在用于形成对准标记的附加步骤(第四次)中，在第四外延层62-4中新形成对准标记63-4b。在用于形成对准标记63-4b的附加步骤中，利用形状未被破坏的对准标记63-4a来执行对准。
此外，第五外延层62-5中也同样地，由于与生长第三外延层62-3时相同的原因，只有根据第四外延层62-4的对准标记63-4b形成的对准标记63-5a的形状不发生破坏。因此，在用于形成对准标记的附加步骤(第五次)中，在第五外延层62-5中新形成对准标记63-5b。在用于形成对准标记63-5b的附加步骤中，利用形状未被破坏的对准标记63-5a来执行对准。根据第五外延层62-5的对准标记63-5b，在最后层叠的第六外延层62-6中形成形状未发生破坏的对准标记63-6。
与此相反，在示例4中，例如在以下时刻执行用于形成对准标记的附加步骤。图15A至15E是示出本发明的半导体器件的制造过程的中途状态的截面图。图15A至15E是按步骤顺序示出的主要部分的制造步骤的截面图。图中省略图15D和15E之间的制造步骤。
首先，准备砷掺杂衬底71(图15A)，且在砷掺杂衬底71的第一主表面上生长具有3μm厚度的第一外延层72-1。接着，在用于形成对准标记的附加步骤(第一次)中，在第一外延层72-1中形成对准标记73-1。在图15B中示出至此为止的状态。接着，在第一外延层72-1的表面上生长厚度为7μm的第二外延层72-2。通过使第二外延层72-2的表面根据第一外延层72-1的对准标记73-1凹陷，从而在第二外延层72-2中形成对准标记73-2。在图15C中示出至此为止的状态。
接着，从第二外延层72-2的形成后继续在第二外延层72-2的表面上形成厚度为7μm的第三外延层72-3。通过使第三外延层72-3的表面根据第二外延层72-2的对准标记73-2凹陷，从而在第三外延层72-3中形成对准标记73-3a。接着，在用于形成对准标记的附加步骤(第二次)中，在第三外延层72-3中的、与形成有对准标记73-3a的位置不同的位置，新形成对准标记73-3b。即，该状态为在第三外延层72-3中形成有2个对准标记73-3a和73-3b。在用于形成对准标记73-3b的附加步骤中，利用对准标记73-3a来执行对准。在图15D中示出至此为止的状态。
连续地层叠第二外延层72-2和第三外延层72-3的原因、以及在第三外延层72-3中新形成对准标记73-3b的原因如上所述，在本发明中，在形成第三外延层之后，对准标记形状发生破坏。即，第二外延层72-2和第三外延层72-3形成第一外延层72-1的对准标记73-1上方的第一外延层和第二外延层。因此，在第二外延层72-2和第三外延层72-3中形成的对准标记形状不发生破坏。因此，可连续地层叠第二外延层72-2和第三外延层72-3。
同时，下面将描述的在第三外延层72-3的表面上生长的第四外延层72-4形成对准标记形状发生破坏的第三外延层。因此，当在第三外延层72-3的表面上就这样生长第四外延层72-4时，在第四外延层72-4上，以及在第四外延层72-4上层叠的多个外延层上仅形成形状已发生破坏的对准标记，无法进行此后的对准。
接着，在第三外延层72-3的表面上生长厚度为7μm的第四外延层72-4。通过使第四外延层72-4的表面根据第三外延层72-3的对准标记73-3a和73-3b凹陷，从而在第四外延层72-4中形成2个对准标记(2个对准标记中的一个未示出，而另一个以附图标记73-4来表示)。如上所述，第四外延层72-4的2个对准标记中，在第一外延层72-1的对准标记73-1(第三外延层72-3的对准标记73-3a)上方形成的对准标记中发生形状破坏。
同时，第四外延层72-4的2个对准标记中，在第三外延层72-3的对准标记73-3b上方形成的对准标记73-4的形状不发生破坏。其原因如下，第三外延层72-3的对准标记73-3b在用于形成对准标记的附加步骤中形成，可以视作第四外延层72-4相当于在第三外延层72-3的对准标记73-3b上方形成的第一外延层。
接着，从第四外延层72-4的形成后继续在第四外延层72-4的表面上形成厚度为7μm的第五外延层72-5。通过使第五外延层72-5的表面根据第四外延层72-4的形状未被破坏的对准标记73-4凹陷，从而在第五外延层72-5中形成对准标记73-5a。尽管图中省略，但在第五外延层72-5中还形成了根据第四外延层72-4的形状已发生破坏的对准标记(未图示)而形成的对准标记(未示出)。
接着，在用于形成对准标记的附加步骤(第三次)中，在第五外延层72-5中新形成对准标记73-5b。在用于形成对准标记73-5b的附加步骤中，利用形状未被破坏的对准标记73-5a来执行对准。在第五外延层72-5中新形成对准标记73-5b的原因如下：下面描述的、在第五外延层72-5的表面上生长的第六外延层72-6形成对准标记形状发生破坏的第三外延层。根据第五外延层72-5的对准标记73-5b，在最后层叠的第六外延层72-6中形成形状未发生破坏的对准标记73-6。
接着，对作为使用根据本发明的半导体器件的制造方法制造的半导体器件的示例的沟槽栅半导体器件进行描述。图16是使用根据本发明的半导体器件的制造方法在其上制造出半导体器件的半导体晶片的一示例的俯视图。图17是示出沿图16的剖面线A-A’的截面结构的截面图。如图16和17所示，根据本发明的沟槽栅结构半导体器件形成在由划线81a包围的区域中，该划线在半导体晶片81中形成为晶格形状，使得沟槽87的侧壁与划线81a平行。此外，在半导体晶片81的预定位置中形成第二对准标记50(参照图9)，且沟槽87的侧壁形成为与构成第二对准标记50的凹槽51的侧壁相平行。
这种沟槽栅半导体器件如下：在由半导体晶片81形成的n-型主半导体层(下面称作n-型主半导体层)的第一主表面侧的表面区和第二主表面侧的表面区中，分别设置p-沟道层82和高浓度n-型漏极层83。n-型主半导体层81中，p沟道层82与n-型漏极层83之间的区域形成n-型半导体层84a和p-型半导体层84b。例如，在平行于n-型主半导体层81的第一主表面的方向上、例如以条状来重复交替设置n-型半导体层84a和p-型半导体层84b。在n-型半导体层84a及p-型半导体层84b与n-型漏极层83之间，设置有n-型缓冲层85，该n-型缓冲层85的杂质浓度低于n-型半导体层84a的杂质浓度。
在p-沟道层82的表面区中选择性地设置n+源极区86和p+型体区92。在n-型主半导体层81的第一主表面侧的表面区中，以条状方式设置多个沟槽87。各沟槽87与n+源极区86相邻，且从n-型主半导体层81的第一主表面开始贯穿p-沟道层82并达到n-型半导体层84a或p-型半导体层84b。在各沟槽87中隔着栅极电介质88设置栅电极89。
在n-型主半导体层81的第一主表面上设置层间电介质90，来覆盖栅电极89。在n-型主半导体层81的第一主表面上设置由金属膜形成的源电极91，从而覆盖层间电介质90并与n+源极区86和p+型体区92相接触。源电极91经由p+体区92电连接至p-沟道层82。在n-型漏极层83的表面上设置由金属膜形成的漏电极93。在源电极91上可设置如氮化膜、非晶硅膜或聚酰亚胺膜等钝化膜，但是图17中对其进行了省略。
如上所述，根据本实施方式，通过以如下条件在砷掺杂衬底的主表面上生长外延层来防止自掺杂，即，在大气压力下进行，外延生长温度在1150℃到1180℃，且外延生长速度为2.2μm/分钟到2.6μm/分钟。此外，在形成有对准标记的、砷掺杂衬底的主表面上生长的外延层中新形成的对准标记形状的破坏得以防止。因此，能改善自掺杂与对准标记形状破坏之间的权衡关系。此外，根据本实施方式，能防止对准标记形状的破坏意味着用于形成对准标记的附加步骤的执行次数可以得到减少。因此，可改善生产率。
另外，根据实施方式，能防止自掺杂意味着例如形成平行p-n层时，能改善平行p-n层的p-型半导体层和n-型半导体层之间的杂质比例(p/n比)的可控性。另外，根据本实施方式，能防止自掺杂意味着能使用掺杂有高浓度砷的砷掺杂衬底来制造半导体器件。因此，能省略用于获得欧姆接触的、将离子注入到衬底背面以及退火供应等背面工艺，因此能减少步骤数。
至此，以形成平行p-n层的情形为示例对本发明进行了描述，但是本发明不限于至今为止所描述的实施方式，本发明可应用于通过使用多层外延技术层叠外延层来制造的各种器件。此外，在至此描述的实施方式中，在用于形成对准标记的附加步骤中、在砷掺杂衬底的主表面上的第一外延层中形成第一对准标记，但是这不能视作限制，第一对准标记例如可形成在砷掺杂衬底中。所描述的发明中，以形成具有条形平面形状且凹陷截面形状的对准标记的情形为示例进行了说明，但是对准标记的形状可根据设计条件来进行各种改变。
例如，对准标记的平面形状可以是十字形状。在这种情况下，对准标记可由具有如下构造的沟槽来构成，即，以Si{110}面为侧壁的沟槽和与以Si{100}面为侧壁的沟槽相交的沟槽。此外，对准标记的截面形状可以是突出的形状。在这种情况下，对准标记可由以Si{100}面为顶部平面且以Si{110}面或Si{100}面为侧表面的突出部分来构成。
此外，本发明在砷掺杂衬底的主表面上生长本征外延层之后执行第一和第二离子注入，由此形成n-型注入区和p-型注入区，但是这不能视作限制，例如可在砷掺杂衬底的主表面上生长n-型外延层之后，单独执行用于形成p-型注入区的第二离子注入。此外，在本实施方式中，第一导电型是n-型而第二导电型是p-型，但当第一导电型是p-型而第二导电型是n-型时，也以相同的方式构建本发明。
这样，根据本发明的半导体器件的制造方法对于功率转换设备、各种工业机器等电源设备等中使用的功率半导体器件而言很有用。

Claims (11)

1.一种半导体器件的制造方法，包括：
第一步骤，该第一步骤在掺杂有1.0×1019/cm3以上的砷的半导体衬底的一部分上形成第一对准标记；以及
第二步骤，该第二步骤中，通过在所述半导体衬底的主表面上生长外延层、形成由所述外延层的位于所述第一对准标记上方的部分沿着第一对准标记变形而成的第二对准标记，其特征在于，
在所述第二步骤中根据如下条件生长所述外延层：使用三氯硅烷作为原料气体在大气压力下进行，且外延生长温度为1150℃到1180℃，外延生长速度为2.2μm/分钟至2.6μm/分钟。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，
通过所述第一步骤在所述半导体衬底的一部分上形成凹陷形状的所述第一对准标记，
所述半导体衬底的主表面是｛100｝面，且
所述第一对准标记的底表面是｛100｝面。
3.如权利要求1或2所述的半导体器件的制造方法，其特征在于，
通过所述第一步骤在所述半导体衬底的一部分上形成凹陷形状的所述第一对准标记，
所述半导体衬底的主表面是｛100｝面，且
所述第一对准标记的侧表面是｛100｝面。
4.如权利要求3所述的半导体器件的制造方法，其特征在于，还包括：
第三步骤，该第三步骤在所述第二步骤之后根据所述第二对准标记在所述外延层中形成沟槽并在所述沟槽内部形成绝缘栅结构。
5.如权利要求4所述的半导体器件的制造方法，其特征在于，
在所述第三步骤中形成所述沟槽使得所述沟槽的侧表面成为｛100｝面。
6.如权利要求4所述的半导体器件的制造方法，其特征在于，还包括：
第四步骤，在所述第二步骤之后以及所述第三步骤之前的该第四步骤中，将第一导电型杂质导入到所述外延层，且进一步选择性地导入第二导电型杂质，
通过重复执行所述第二步骤和所述第四步骤来增加所述外延层的厚度，且形成如下结构的平行p-n结结构，即，该结构由第一导电型半导体区和第二导电型半导体区重复交替接合而成。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，
所述半导体衬底是在掺杂有剂量达到1.0×1019/cm3以上的砷的半导体晶片上层叠有第一导电型外延层的衬底。
8.如权利要求1或7所述的半导体器件的制造方法，其特征在于，包括：
重复执行所述第二步骤、由此形成厚度在14μm以下的所述外延层的第一重复步骤；以及
所述第二步骤之后的第三步骤，该第三步骤使用所述第二对准标记将第二导电型杂质选择性地导入到所述外延层。
9.如权利要求8所述的半导体器件的制造方法，其特征在于，包括：
所述第一重复步骤之后的第四步骤，该第四步骤使用所述第二对准标记在所述外延层的表面上形成第三对准标记；以及
第五步骤，该第五步骤通过在已形成所述第三对准标记的所述外延层的表面上进一步生长外延层，形成由所述外延层的位于所述第三对准标记上方的部分沿着第三对准标记变形而成的第四对准标记，
在所述第五步骤中根据如下条件生长所述外延层：使用三氯硅烷作为原料气体在大气压力下进行，且外延生长温度为1150℃到1180℃，外延生长速度为2.2μm/分钟至2.6μm/分钟。
10.如权利要求9所述的半导体器件的制造方法，其特征在于，包括：
重复执行所述第五步骤、由此在已形成所述第三对准标记的所述外延层的表面上形成厚度为14μm以下的外延层的第二重复步骤；以及
所述第五步骤之后的第六步骤，该第六步骤使用所述第四对准标记来选择性地导入第二导电型杂质。
11.如权利要求10所述的半导体器件的制造方法，其特征在于，
通过在各所述第二步骤后执行所述第三步骤以及在各所述第五步骤后执行所述第六步骤来增加所述外延层的厚度，且形成如下结构的平行p-n结结构，即，该结构由第一导电型半导体区和第二导电型半导体区重复交替接合而成。
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