CN117894820A - 超结半导体器件及其制造方法 - Google Patents

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CN117894820A CN202410294503.8A CN202410294503A CN117894820A CN 117894820 A CN117894820 A CN 117894820A CN 202410294503 A CN202410294503 A CN 202410294503A CN 117894820 A CN117894820 A CN 117894820A
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epitaxial
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韩廷瑜
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Abstract

本发明提供一种超结半导体器件及其制造方法，超结半导体器件包括：衬底；第一外延层和第二外延层，形成于衬底上，第二外延层包括多层堆叠的子外延层，第一外延层比第二外延层更靠近衬底，或者，第二外延层比第一外延层更靠近衬底；沟槽填充结构和离子掺杂区，沟槽填充结构形成于第一外延层中，离子掺杂区形成于第二外延层中，沟槽填充结构包括掺杂的外延材料，沟槽填充结构与离子掺杂区至少部分对准，沟槽填充结构和离子掺杂区构成第一导电类型柱，相邻沟槽填充结构之间的第一外延层以及相邻离子掺杂区之间的第二外延层构成第二导电类型柱。本发明的技术方案使得在提高耐压的同时，还能够降低工艺成本且缩小器件尺寸。

Description

超结半导体器件及其制造方法
技术领域
本发明涉及半导体技术领域，特别涉及一种超结半导体器件及其制造方法。
背景技术
超结半导体器件采用多个P型柱和N型柱的交替结构作为漂移区，在反向电压击穿之前，P型柱和N型柱能够完全耗尽，漂移区相当于本征外延层，使得耐压仅和外延层厚度有关，而和外延层掺杂浓度无关，这样使得漂移区可以具有很浓的掺杂浓度，从而大大降低了导通电阻。
超结半导体器件可以通过多层外延堆叠工艺形成，多层外延堆叠工艺可以通过光刻定义CD的大小，然而工艺过程中的离子注入、外延沉积和光刻CD的波动都会引起P型柱和N型柱的失配，从而导致耐压的下降；而且，如果想要提高耐压，多层外延堆叠工艺需要进行更多次的外延沉积/光刻/离子注入，大大增加了工艺成本。
或者，超结半导体器件也可以通过深沟槽填充的工艺形成，对于深沟槽超结，深宽比是一个关键参数，若深宽比过大，会影响外延在深沟槽中的填充形貌，在深沟槽结构中产生细缝或空洞，影响耐压平衡曲线，因此，很难通过增加沟槽深度来提高器件耐压；同时，深沟槽超结元胞宽度也受到深宽比限制，很难做到更小宽度。
因此，如何在提高超结半导体器件耐压的同时，还能够降低工艺成本且缩小器件尺寸是目前亟需解决的问题。
发明内容
本发明的目的在于提供一种超结半导体器件及其制造方法，使得在提高耐压的同时，还能够降低工艺成本且缩小器件尺寸。
为实现上述目的，本发明提供了一种超结半导体器件，包括：
衬底；
第一外延层和第二外延层，形成于所述衬底上，所述第二外延层包括多层堆叠的子外延层，所述第一外延层比所述第二外延层更靠近所述衬底，或者，所述第二外延层比所述第一外延层更靠近所述衬底；
沟槽填充结构和离子掺杂区，所述沟槽填充结构形成于所述第一外延层中，所述离子掺杂区形成于所述第二外延层中，所述沟槽填充结构包括掺杂的外延材料，所述沟槽填充结构与所述离子掺杂区至少部分对准，所述沟槽填充结构和所述离子掺杂区构成第一导电类型柱，相邻所述沟槽填充结构之间的所述第一外延层以及相邻所述离子掺杂区之间的所述第二外延层构成第二导电类型柱。
可选地，所述沟槽填充结构与所述离子掺杂区之间间隔有部分厚度的所述第一外延层。
可选地，所述第一导电类型柱的导电类型为P型，所述第二导电类型柱的导电类型为N型。
可选地，所述超结半导体器件还包括：
第三外延层，当所述第一外延层比所述第二外延层更靠近所述衬底时，所述第三外延层形成于所述第二外延层远离所述第一外延层的一面，所述离子掺杂区的两端分别延伸进入所述第一外延层和所述第三外延层中；当所述第二外延层比所述第一外延层更靠近所述衬底时，所述第三外延层形成于所述第一外延层远离所述第二外延层的一面；所述第三外延层的导电类型与所述第二导电类型柱的导电类型相同。
可选地，所述超结半导体器件还包括：
第四外延层，当所述第一外延层比所述第二外延层更靠近所述衬底时，所述第四外延层形成于所述第一外延层与所述衬底之间；当所述第二外延层比所述第一外延层更靠近所述衬底时，所述第四外延层形成于所述第二外延层与所述衬底之间；所述第四外延层的导电类型与所述第二导电类型柱的导电类型相同。
可选地，部分层的所述子外延层中形成有对准标记。
本发明还提供一种超结半导体器件的制造方法，包括：
形成第一外延层、第二外延层、沟槽填充结构和离子掺杂区，所述第一外延层和所述第二外延层形成于所述衬底上，所述第二外延层包括多层堆叠的子外延层，所述第一外延层比所述第二外延层更靠近所述衬底，或者，所述第二外延层比所述第一外延层更靠近所述衬底；所述沟槽填充结构形成于所述第一外延层中，所述离子掺杂区形成于所述第二外延层中，所述沟槽填充结构包括掺杂的外延材料，所述沟槽填充结构与所述离子掺杂区至少部分对准，所述沟槽填充结构和所述离子掺杂区构成第一导电类型柱，相邻所述沟槽填充结构之间的所述第一外延层以及相邻所述离子掺杂区之间的所述第二外延层构成第二导电类型柱。
可选地，所述第一外延层比所述第二外延层更靠近所述衬底时，形成第一外延层、第二外延层、沟槽填充结构和离子掺杂区的步骤包括：
提供一基底，所述基底上形成有第一外延层；
形成第二外延层于所述第一外延层上，且形成离子掺杂区于所述第二外延层中；
去除所述基底；
形成沟槽填充结构于所述第一外延层中；
形成衬底于所述第一外延层远离所述第二外延层的一面上，所述衬底覆盖所述沟槽填充结构；
所述第二外延层比所述第一外延层更靠近所述衬底时，形成第一外延层、第二外延层、沟槽填充结构和离子掺杂区的步骤包括：
提供一衬底；
形成第二外延层于所述衬底上，且形成离子掺杂区于所述第二外延层中；
形成第一外延层于所述第二外延层和所述离子掺杂区上；
形成沟槽填充结构于所述第一外延层中。
可选地，所述沟槽填充结构与所述离子掺杂区之间间隔有部分厚度的所述第一外延层。
可选地，所述第一导电类型柱的导电类型为P型，所述第二导电类型柱的导电类型为N型。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的超结半导体器件，由于包括：第一外延层和第二外延层，形成于所述衬底上，所述第二外延层包括多层堆叠的子外延层，所述第一外延层比所述第二外延层更靠近所述衬底，或者，所述第二外延层比所述第一外延层更靠近所述衬底；沟槽填充结构和离子掺杂区，所述沟槽填充结构形成于所述第一外延层中，所述离子掺杂区形成于所述第二外延层中，所述沟槽填充结构包括掺杂的外延材料，所述沟槽填充结构与所述离子掺杂区至少部分对准，所述沟槽填充结构和所述离子掺杂区构成第一导电类型柱，相邻所述沟槽填充结构之间的所述第一外延层以及相邻所述离子掺杂区之间的所述第二外延层构成第二导电类型柱，使得在提高耐压的同时，还能够降低工艺成本且缩小器件尺寸。
2、本发明的超结半导体器件的制造方法，通过形成第一外延层、第二外延层、沟槽填充结构和离子掺杂区，所述第一外延层和所述第二外延层形成于所述衬底上，所述第二外延层包括多层堆叠的子外延层，所述第一外延层比所述第二外延层更靠近所述衬底，或者，所述第二外延层比所述第一外延层更靠近所述衬底；所述沟槽填充结构形成于所述第一外延层中，所述离子掺杂区形成于所述第二外延层中，所述沟槽填充结构包括掺杂的外延材料，所述沟槽填充结构与所述离子掺杂区至少部分对准，所述沟槽填充结构和所述离子掺杂区构成第一导电类型柱，相邻所述沟槽填充结构之间的所述第一外延层以及相邻所述离子掺杂区之间的所述第二外延层构成第二导电类型柱，使得在提高耐压的同时，还能够降低工艺成本且缩小器件尺寸。
附图说明
图1是本发明一实施例的超结半导体器件的示意图；
图2是本发明另一实施例的超结半导体器件的示意图；
图3是本发明一实施例的超结半导体器件的制造方法的流程图；
图4~图13是图3所示的超结半导体器件的制造方法中的一实施例的器件结构示意图；
图14~图21是图3所示的超结半导体器件的制造方法中的另一实施例的器件结构示意图。
其中，附图1~图21的附图标记说明如下：
10-基底；11-衬底；120-对准标记；121-第一外延层；122-第二外延层；123-第三外延层；124-第四外延层；13-离子掺杂区；131-注入区；14-沟槽填充结构；141-硬掩膜层；142-沟槽。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下对本发明提出的超结半导体器件及其制造方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明一实施例提供一种超结半导体器件，包括：衬底；第一外延层和第二外延层，形成于所述衬底上，所述第二外延层包括多层堆叠的子外延层，所述第一外延层比所述第二外延层更靠近所述衬底，或者，所述第二外延层比所述第一外延层更靠近所述衬底；沟槽填充结构和离子掺杂区，所述沟槽填充结构形成于所述第一外延层中，所述离子掺杂区形成于所述第二外延层中，所述沟槽填充结构包括掺杂的外延材料，所述沟槽填充结构与所述离子掺杂区至少部分对准，所述沟槽填充结构和所述离子掺杂区构成第一导电类型柱，相邻所述沟槽填充结构之间的所述第一外延层以及相邻所述离子掺杂区之间的所述第二外延层构成第二导电类型柱。
下面参阅图1和图2更为详细的介绍本实施例提供的超结半导体器件，其中，图1和图2是超结半导体器件的纵向剖面示意图。
所述第一外延层121和所述第二外延层122形成于所述衬底11上，所述第二外延层122包括多层堆叠的子外延层，所述第一外延层121比所述第二外延层122更靠近所述衬底11（如图1所示），或者，所述第二外延层122比所述第一外延层121更靠近所述衬底11（如图2所示）。
所述第一外延层121的厚度大于单层所述子外延层的厚度，所述第一外延层121的厚度与所述第二外延层122的厚度接近或相同。
所述第一外延层121的厚度可以为40μm~70μm，单层所述子外延层的厚度可以为3μm~7μm。
所述沟槽填充结构14形成于所述第一外延层121中，所述沟槽填充结构14沿着所述第一外延层121的厚度方向延伸，所述离子掺杂区13形成于所述第二外延层122中，所述离子掺杂区13沿着所述第二外延层122的厚度方向延伸，即所述沟槽填充结构14比所述离子掺杂区13更靠近所述衬底11（如图1所示），或者，所述离子掺杂区13比所述沟槽填充结构14更靠近所述衬底11（如图2所示）。
所述沟槽填充结构14包括掺杂的外延材料，所述沟槽填充结构14与所述离子掺杂区13至少部分对准，所述沟槽填充结构14和所述离子掺杂区13构成第一导电类型柱，相邻所述沟槽填充结构14之间的所述第一外延层121以及相邻所述离子掺杂区13之间的所述第二外延层122构成第二导电类型柱。
所述第一导电类型柱与所述第二导电类型柱的个数为多个，且多个所述第一导电类型柱与所述第二导电类型柱交替排列，以构成超结结构，进而大大改善了普通半导体器件（例如VDMOS，垂直双扩散金属氧化物半导体场效应管）的导通电阻与耐压之间的折中关系，使得超结半导体器件具有高耐压的同时还能降低导通电阻。
所述衬底11与所述第二导电类型柱的导电类型相同；在一实施例中，所述衬底11的掺杂浓度大于所述第一外延层121和所述第二外延层122的掺杂浓度。其中，所述衬底11为重掺杂。
优选的，所述第一导电类型柱的导电类型为P型，所述第二导电类型柱和所述衬底11的导电类型为N型。
所述沟槽填充结构14与所述离子掺杂区13可以部分对准或完全对准，即在垂直于所述衬底11表面的方向上，所述沟槽填充结构14的投影与所述离子掺杂区13的投影可以部分重叠或完全重叠。
优选的，所述沟槽填充结构14的宽度与所述离子掺杂区13的宽度相同。在其他实施例中，所述沟槽填充结构14的宽度与所述离子掺杂区13的宽度可以不同。
所述超结半导体器件还包括：第三外延层123，如图1所示，当所述第一外延层121比所述第二外延层122更靠近所述衬底11时，所述第三外延层123形成于所述第二外延层122远离所述第一外延层121的一面，所述离子掺杂区13的两端分别延伸进入所述第一外延层121和所述第三外延层123中；如图2所示，当所述第二外延层122比所述第一外延层121更靠近所述衬底11时，所述第三外延层123形成于所述第一外延层121远离所述第二外延层122的一面，所述第三外延层123覆盖所述沟槽填充结构14；所述第三外延层123的导电类型与所述第二导电类型柱的导电类型相同。
在一实施例中，所述第三外延层123的掺杂浓度小于所述衬底11的掺杂浓度。
所述第三外延层123中可以形成有VDMOS器件对应的结构，例如所述第三外延层123中可以形成有体区和源区等，所述第三外延层123上可形成有栅氧层、栅极层、层间介质层和金属互连结构等。
所述超结半导体器件还包括：第四外延层124，如图1所示，当所述第一外延层121比所述第二外延层122更靠近所述衬底11时，所述第四外延层124形成于所述第一外延层121与所述衬底11之间，所述沟槽填充结构14刚好与所述第四外延层124接触；如图2所示，当所述第二外延层122比所述第一外延层121更靠近所述衬底11时，所述第四外延层124形成于所述第二外延层122与所述衬底11之间，所述离子掺杂区13刚好与所述第四外延层124接触；所述第四外延层124的导电类型与所述第二导电类型柱的导电类型相同。
在一实施例中，所述第四外延层124的掺杂浓度小于所述衬底11的掺杂浓度。
由于后续工艺中还需要将所述衬底11去除后生长金属材料作为漏极，通过设置所述第四外延层124，使得能够避免漏极与所述离子掺杂区13或所述沟槽填充结构14接触，进而避免影响所述超结半导体器件的性能；并且，通过设置所述第四外延层124，还使得所述第一外延层121、所述第二外延层122、所述第三外延层123和所述第四外延层124构成的整个外延层的厚度能够达到所需的外延厚度。
优选的，所述沟槽填充结构14与所述离子掺杂区13之间间隔有部分厚度的所述第一外延层121，以使得当形成所述沟槽填充结构14或所述离子掺杂区13的工艺出现异常而导致所述沟槽填充结构14与所述离子掺杂区13的位置完全错开，即所述沟槽填充结构14与所述离子掺杂区13在垂直于所述衬底11表面的方向上的投影没有重叠时，还能确保电流能够从所述衬底11远离所述第三外延层123的一面经所述第四外延层124、所述第一外延层121和所述第二外延层122流至所述第三外延层123远离所述衬底11的一面。
所述衬底11、所述第一外延层121、所述第二外延层122、所述第三外延层123、所述第四外延层124和所述沟槽填充结构14的材质可以为Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体，还可以包括这些半导体构成的多层结构等，本领域的技术人员可以根据需要进行选择。
部分层的所述子外延层中形成有对准标记120，所述对准标记120用于在所述第二外延层122中形成所述离子掺杂区13的工艺中进行对准。其中，可以将各层所述子外延层中通过光刻工艺和离子注入工艺形成的注入区进行热过程推结后形成所述离子掺杂区13，由于单层所述子外延层的厚度很薄，因此，在所述子外延层中形成所述注入区的光刻工艺中，可以多层所述子外延层共用一层所述子外延层中的对准标记120进行光刻对准，只要在光刻对准时能够识别到所述对准标记120即可。
另外，当所述第一外延层121比所述第二外延层122更靠近所述衬底11时，所述第一外延层121的顶部也可以形成有所述对准标记120，使得所述第一外延层121的顶部也可以形成有注入区，进而使得所述离子掺杂区13能够延伸进入所述第一外延层121中。
从上述内容可知，由于所述第一外延层121和所述第二外延层122形成于所述衬底11上，所述第二外延层122包括多层堆叠的子外延层，所述沟槽填充结构14形成于所述第一外延层121中，所述离子掺杂区13形成于所述第二外延层122中，所述沟槽填充结构14和所述离子掺杂区13构成第一导电类型柱，相邻所述沟槽填充结构14之间的所述第一外延层121以及相邻所述离子掺杂区13之间的所述第二外延层122构成第二导电类型柱，使得采用多层外延堆叠工艺（即形成所述离子掺杂区13）与深沟槽填充工艺（即形成所述沟槽填充结构14）相结合的方式形成超结结构，进而使得所述第一导电类型柱和所述第二导电类型柱的高度能够达到高耐压需求的同时，还能减少多层外延堆叠工艺中的外延沉积/光刻/离子注入的次数，以及能够减小所述沟槽填充结构14对应的沟槽的深度和宽度，从而使得在提高超结半导体器件耐压的同时，还能够降低工艺成本且缩小器件尺寸。
综上所述，本发明的超结半导体器件，包括：衬底；第一外延层和第二外延层，形成于所述衬底上，所述第二外延层包括多层堆叠的子外延层，所述第一外延层比所述第二外延层更靠近所述衬底，或者，所述第二外延层比所述第一外延层更靠近所述衬底；沟槽填充结构和离子掺杂区，所述沟槽填充结构形成于所述第一外延层中，所述离子掺杂区形成于所述第二外延层中，所述沟槽填充结构包括掺杂的外延材料，所述沟槽填充结构与所述离子掺杂区至少部分对准，所述沟槽填充结构和所述离子掺杂区构成第一导电类型柱，相邻所述沟槽填充结构之间的所述第一外延层以及相邻所述离子掺杂区之间的所述第二外延层构成第二导电类型柱。本发明的超结半导体器件使得在提高耐压的同时，还能够降低工艺成本且缩小器件尺寸。
本发明一实施例提供一种超结半导体器件的制造方法，参阅图3，图3是本发明一实施例的超结半导体器件的制造方法的流程图，所述超结半导体器件的制造方法包括：
步骤S1，形成第一外延层、第二外延层、沟槽填充结构和离子掺杂区，所述第一外延层和所述第二外延层形成于所述衬底上，所述第二外延层包括多层堆叠的子外延层，所述第一外延层比所述第二外延层更靠近所述衬底，或者，所述第二外延层比所述第一外延层更靠近所述衬底；所述沟槽填充结构形成于所述第一外延层中，所述离子掺杂区形成于所述第二外延层中，所述沟槽填充结构包括掺杂的外延材料，所述沟槽填充结构与所述离子掺杂区至少部分对准，所述沟槽填充结构和所述离子掺杂区构成第一导电类型柱，相邻所述沟槽填充结构之间的所述第一外延层以及相邻所述离子掺杂区之间的所述第二外延层构成第二导电类型柱。
下面参阅图4~图13和图14~图21更为详细的介绍本实施例提供的超结半导体器件的制造方法，其中，图4~图13和图14~图21为纵向剖面示意图。
形成第一外延层121、第二外延层122、沟槽填充结构14和离子掺杂区13，所述第一外延层121和所述第二外延层122形成于所述衬底11上，所述第二外延层122包括多层堆叠的子外延层，所述第一外延层121比所述第二外延层122更靠近所述衬底11，或者，所述第二外延层122比所述第一外延层121更靠近所述衬底11；所述沟槽填充结构14形成于所述第一外延层121中，所述离子掺杂区13形成于所述第二外延层122中，所述沟槽填充结构14包括掺杂的外延材料，所述沟槽填充结构14与所述离子掺杂区13至少部分对准，所述沟槽填充结构14和所述离子掺杂区13构成第一导电类型柱，相邻所述沟槽填充结构14之间的所述第一外延层121以及相邻所述离子掺杂区13之间的所述第二外延层122构成第二导电类型柱。
所述第一外延层121的厚度大于单层所述子外延层的厚度，所述第一外延层121的厚度与所述第二外延层122的厚度接近或相同。
所述第一外延层121的厚度可以为40μm~70μm，单层所述子外延层的厚度可以为3μm~7μm。
所述第一导电类型柱与所述第二导电类型柱的个数为多个，且多个所述第一导电类型柱与所述第二导电类型柱交替排列，以构成超结结构，进而大大改善了普通半导体器件（例如VDMOS，垂直双扩散金属氧化物半导体场效应管）的导通电阻与耐压之间的折中关系，使得超结半导体器件具有高耐压的同时还能降低导通电阻。
所述衬底11与所述第二导电类型柱的导电类型相同；在一实施例中，所述衬底11的掺杂浓度大于所述第一外延层121和所述第二外延层122的掺杂浓度。其中，所述衬底11为重掺杂。
优选的，所述第一导电类型柱的导电类型为P型，所述第二导电类型柱和所述衬底11的导电类型为N型。
所述沟槽填充结构14沿着所述第一外延层121的厚度方向延伸，所述离子掺杂区13沿着所述第二外延层122的厚度方向延伸，所述沟槽填充结构14比所述离子掺杂区13更靠近所述衬底11，或者，所述离子掺杂区13比所述沟槽填充结构14更靠近所述衬底11。
所述沟槽填充结构14与所述离子掺杂区13可以部分对准或完全对准，即在垂直于所述衬底11表面的方向上，所述沟槽填充结构14的投影与所述离子掺杂区13的投影可以部分重叠或完全重叠。
优选的，所述沟槽填充结构14的宽度与所述离子掺杂区13的宽度相同。在其他实施例中，所述沟槽填充结构14的宽度与所述离子掺杂区13的宽度可以不同。
当所述第一外延层121比所述第二外延层122更靠近所述衬底11时，形成第一外延层121、第二外延层122、沟槽填充结构14和离子掺杂区13的步骤可以包括：
首先，如图4所示，提供一基底10，所述基底10上形成有第一外延层121；
然后，如图5和图6所示，形成第二外延层122于所述第一外延层121上，且形成离子掺杂区13于所述第二外延层122中；
然后，如图7所示，去除所述基底10；
然后，如图8~图11所示，形成沟槽填充结构14于所述第一外延层121中；
然后，如图12所示，形成衬底11于所述第一外延层121远离所述第二外延层122的一面上，所述衬底11覆盖所述沟槽填充结构14；
然后，如图13所示，将超结半导体器件翻面，以便于进行后续工艺。
当所述第二外延层122比所述第一外延层121更靠近所述衬底11时，形成第一外延层121、第二外延层122、沟槽填充结构14和离子掺杂区13的步骤可以包括：
首先，如图14所示，提供一衬底11；
然后，如图14和图15所示，形成第二外延层122于所述衬底11上，且形成离子掺杂区13于所述第二外延层122中；
然后，如图16所示，形成第一外延层121于所述第二外延层122和所述离子掺杂区13上；
然后，如图17~图20所示，形成沟槽填充结构14于所述第一外延层121中。
其中，形成第二外延层122和离子掺杂区13的步骤可以包括：首先，沉积形成子外延层，在图5所示的实施例中，所述子外延层形成于所述第一外延层121上，在图14所示的实施例中，所述子外延层形成于所述衬底11上；然后，形成光刻胶层（未图示）于所述子外延层上，并执行光刻工艺，以使得所述光刻胶层形成为图形化的光刻胶层；然后，执行离子注入工艺，以在所述图形化的光刻胶层暴露出的所述子外延层中形成注入区131，所述注入区131从所述子外延层的表面延伸至所述子外延层的内部；然后，重复循环执行沉积形成所述子外延层、执行光刻工艺和执行离子注入工艺的步骤，相邻两层所述子外延层中的注入区131的上下位置相对；然后，如图6和图15所示，执行热过程推结，以使得各层所述子外延层中的所述注入区131扩散后连接形成所述离子掺杂区13，且多层所述子外延层构成所述第二外延层122。其中，热过程推结的温度可以为1000℃~1150℃。
形成沟槽填充结构14于所述第一外延层121中的步骤可以包括：首先，如图8和图17所示，形成硬掩膜层141于所述第一外延层121远离所述第二外延层122的一面上；然后，如图9和图18所示，执行光刻和刻蚀工艺，以在所述硬掩膜层141中形成暴露出所述第一外延层121的开口（未图示），并以所述硬掩膜层141为掩膜刻蚀所述开口暴露出的所述第一外延层121，以在所述第一外延层121中形成沟槽142；然后，如图10和图19所示，填充掺杂的外延材料于所述沟槽142中，且掺杂的外延材料覆盖所述硬掩膜层141；然后，如图11和图20所示，采用化学机械研磨工艺，研磨去除所述第一外延层121上的外延材料和所述硬掩膜层141，所述沟槽142中保留的外延材料作为沟槽填充结构14。
当所述第一外延层121比所述第二外延层122更靠近所述衬底11时，如图5所示，在形成第一层所述子外延层于所述第一外延层121上之前，还可以形成注入区131于所述第一外延层121顶部，以使得在执行热过程推结之后，所述离子掺杂区13能够延伸进入所述第一外延层121中（如图6所示）；如图5所示，在执行热过程推结之前，还可以形成第三外延层123于最后一层所述子外延层上，以使得在执行热过程推结之后，所述离子掺杂区13能够延伸进入所述第三外延层123中（如图6所示）；如图12所示，在形成衬底11于所述第一外延层121远离所述第二外延层122的一面上之前，还可以形成第四外延层124于所述第一外延层121远离所述第二外延层122的一面上，所述第四外延层124覆盖所述沟槽填充结构14，所述衬底11形成于所述第四外延层124远离所述第二外延层122的一面上。
当所述第二外延层122比所述第一外延层121更靠近所述衬底11时，如图14所示，在形成第一层所述子外延层于所述衬底11上之前，还可以形成第四外延层124于所述衬底11上，在执行热过程推结之后，形成的所述离子掺杂区13刚好与所述第四外延层124接触（如图15所示）；如图21所示，在形成沟槽填充结构14于所述第一外延层121中之后，还可以形成第三外延层123于所述第一外延层121上，所述第三外延层123覆盖所述沟槽填充结构14。
在形成所述第一外延层121、所述第二外延层122、所述第三外延层123和所述第四外延层124时，可以采用原位掺杂的外延生长工艺，以使得所述第一外延层121、所述第二外延层122、所述第三外延层123和所述第四外延层124中含有掺杂离子。
所述第三外延层123和所述第四外延层124的导电类型与所述第二导电类型柱的导电类型相同。
在一实施例中，所述第三外延层123的掺杂浓度小于所述衬底11的掺杂浓度，所述第四外延层124的掺杂浓度小于所述衬底11的掺杂浓度。
另外，还可以在所述第三外延层123中形成VDMOS器件对应的结构，例如在所述第三外延层123中形成体区和源区等，且在所述第三外延层123上可形成栅氧层、栅极层、层间介质层和金属互连结构等。
由于后续工艺中还需要将所述衬底11去除后生长金属材料作为漏极，通过设置所述第四外延层124，使得能够避免漏极与所述离子掺杂区13或所述沟槽填充结构14接触，进而避免影响所述超结半导体器件的性能；并且，通过设置所述第四外延层124，还使得所述第一外延层121、所述第二外延层122、所述第三外延层123和所述第四外延层124构成的整个外延层的厚度能够达到所需的外延厚度。
优选的，所述沟槽填充结构14与所述离子掺杂区13之间间隔有部分厚度的所述第一外延层121，以使得当形成所述沟槽填充结构14或所述离子掺杂区13的工艺出现异常而导致所述沟槽填充结构14与所述离子掺杂区13的位置完全错开，即所述沟槽填充结构14与所述离子掺杂区13在垂直于所述衬底11表面的方向上的投影没有重叠时，还能确保电流能够从所述衬底11远离所述第三外延层123的一面经所述第四外延层124、所述第一外延层121和所述第二外延层122流至所述第三外延层123远离所述衬底11的一面。
所述衬底11、所述第一外延层121、所述第二外延层122、所述第三外延层123、所述第四外延层124和所述沟槽填充结构14的材质可以为Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体，还可以包括这些半导体构成的多层结构等，本领域的技术人员可以根据需要进行选择。
部分层的所述子外延层中形成有对准标记120，所述对准标记120用于在所述第二外延层122中形成所述离子掺杂区13的工艺中进行对准。其中，由于单层所述子外延层的厚度很薄，因此，在所述子外延层中形成所述注入区131的光刻工艺中，可以多层所述子外延层共用一层所述子外延层中的对准标记120进行光刻对准，只要在光刻对准时能够识别到所述对准标记120即可。
另外，若所述第一外延层121的顶部形成有所述注入区131，则所述第一外延层121的顶部也可以形成有所述对准标记120。
从上述内容可知，通过形成所述第一外延层121和所述第二外延层122于所述衬底11上，所述第二外延层122包括多层堆叠的子外延层，形成所述沟槽填充结构14于所述第一外延层121中，形成所述离子掺杂区13于所述第二外延层122中，所述沟槽填充结构14和所述离子掺杂区13构成第一导电类型柱，相邻所述沟槽填充结构14之间的所述第一外延层121以及相邻所述离子掺杂区13之间的所述第二外延层122构成第二导电类型柱，使得采用多层外延堆叠工艺（即形成所述离子掺杂区13）与深沟槽填充工艺（即形成所述沟槽填充结构14）相结合的方式形成超结结构，进而使得所述第一导电类型柱和所述第二导电类型柱的高度能够达到高耐压需求的同时，还能减少多层外延堆叠工艺中的外延沉积/光刻/离子注入的次数，以及能够减小所述沟槽填充结构14对应的沟槽的深度和宽度，从而使得在提高超结半导体器件耐压的同时，还能够降低工艺成本且缩小器件尺寸。
综上所述，本发明的超结半导体器件的制造方法，包括：形成第一外延层、第二外延层、沟槽填充结构和离子掺杂区，所述第一外延层和所述第二外延层形成于所述衬底上，所述第二外延层包括多层堆叠的子外延层，所述第一外延层比所述第二外延层更靠近所述衬底，或者，所述第二外延层比所述第一外延层更靠近所述衬底；所述沟槽填充结构形成于所述第一外延层中，所述离子掺杂区形成于所述第二外延层中，所述沟槽填充结构包括掺杂的外延材料，所述沟槽填充结构与所述离子掺杂区至少部分对准，所述沟槽填充结构和所述离子掺杂区构成第一导电类型柱，相邻所述沟槽填充结构之间的所述第一外延层以及相邻所述离子掺杂区之间的所述第二外延层构成第二导电类型柱。本发明的超结半导体器件的制造方法使得在提高耐压的同时，还能够降低工艺成本且缩小器件尺寸。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (9)

1.一种超结半导体器件，其特征在于，包括：
衬底；
第一外延层和第二外延层，形成于所述衬底上，所述第二外延层包括多层堆叠的子外延层，所述第一外延层比所述第二外延层更靠近所述衬底，或者，所述第二外延层比所述第一外延层更靠近所述衬底；
沟槽填充结构和离子掺杂区，所述沟槽填充结构形成于所述第一外延层中，所述离子掺杂区形成于所述第二外延层中，所述沟槽填充结构包括掺杂的外延材料，所述沟槽填充结构与所述离子掺杂区至少部分对准，所述沟槽填充结构和所述离子掺杂区构成第一导电类型柱，相邻所述沟槽填充结构之间的所述第一外延层以及相邻所述离子掺杂区之间的所述第二外延层构成第二导电类型柱。
2.如权利要求1所述的超结半导体器件，其特征在于，所述沟槽填充结构与所述离子掺杂区之间间隔有部分厚度的所述第一外延层。
3.如权利要求1所述的超结半导体器件，其特征在于，所述第一导电类型柱的导电类型为P型，所述第二导电类型柱的导电类型为N型。
4.如权利要求1所述的超结半导体器件，其特征在于，所述超结半导体器件还包括：
第三外延层，当所述第一外延层比所述第二外延层更靠近所述衬底时，所述第三外延层形成于所述第二外延层远离所述第一外延层的一面，所述离子掺杂区的两端分别延伸进入所述第一外延层和所述第三外延层中；当所述第二外延层比所述第一外延层更靠近所述衬底时，所述第三外延层形成于所述第一外延层远离所述第二外延层的一面；所述第三外延层的导电类型与所述第二导电类型柱的导电类型相同。
5.如权利要求1所述的超结半导体器件，其特征在于，所述超结半导体器件还包括：
第四外延层，当所述第一外延层比所述第二外延层更靠近所述衬底时，所述第四外延层形成于所述第一外延层与所述衬底之间；当所述第二外延层比所述第一外延层更靠近所述衬底时，所述第四外延层形成于所述第二外延层与所述衬底之间；所述第四外延层的导电类型与所述第二导电类型柱的导电类型相同。
6.如权利要求1所述的超结半导体器件，其特征在于，部分层的所述子外延层中形成有对准标记。
7.一种超结半导体器件的制造方法，其特征在于，包括：
形成第一外延层、第二外延层、沟槽填充结构和离子掺杂区，所述第一外延层和所述第二外延层形成于所述衬底上，所述第二外延层包括多层堆叠的子外延层，所述第一外延层比所述第二外延层更靠近所述衬底，或者，所述第二外延层比所述第一外延层更靠近所述衬底；所述沟槽填充结构形成于所述第一外延层中，所述离子掺杂区形成于所述第二外延层中，所述沟槽填充结构包括掺杂的外延材料，所述沟槽填充结构与所述离子掺杂区至少部分对准，所述沟槽填充结构和所述离子掺杂区构成第一导电类型柱，相邻所述沟槽填充结构之间的所述第一外延层以及相邻所述离子掺杂区之间的所述第二外延层构成第二导电类型柱；
其中，所述第一外延层比所述第二外延层更靠近所述衬底时，形成第一外延层、第二外延层、沟槽填充结构和离子掺杂区的步骤包括：
提供一基底，所述基底上形成有第一外延层；
形成第二外延层于所述第一外延层上，且形成离子掺杂区于所述第二外延层中；
去除所述基底；
形成沟槽填充结构于所述第一外延层中；
形成衬底于所述第一外延层远离所述第二外延层的一面上，所述衬底覆盖所述沟槽填充结构；
所述第二外延层比所述第一外延层更靠近所述衬底时，形成第一外延层、第二外延层、沟槽填充结构和离子掺杂区的步骤包括：
提供一衬底；
形成第二外延层于所述衬底上，且形成离子掺杂区于所述第二外延层中；
形成第一外延层于所述第二外延层和所述离子掺杂区上；
形成沟槽填充结构于所述第一外延层中。
8.如权利要求7所述的超结半导体器件的制造方法，其特征在于，所述沟槽填充结构与所述离子掺杂区之间间隔有部分厚度的所述第一外延层。
9.如权利要求7所述的超结半导体器件的制造方法，其特征在于，所述第一导电类型柱的导电类型为P型，所述第二导电类型柱的导电类型为N型。
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