CN103369816B - 电路板及其制造方法 - Google Patents

电路板及其制造方法 Download PDF

Info

Publication number
CN103369816B
CN103369816B CN201310109960.7A CN201310109960A CN103369816B CN 103369816 B CN103369816 B CN 103369816B CN 201310109960 A CN201310109960 A CN 201310109960A CN 103369816 B CN103369816 B CN 103369816B
Authority
CN
China
Prior art keywords
mentioned
insulation layer
conductive pattern
wiring structure
circuit card
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310109960.7A
Other languages
English (en)
Other versions
CN103369816A (zh
Inventor
照井诚
小松大基
国枝雅敏
苅谷隆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ibiden Co Ltd
Original Assignee
Ibiden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibiden Co Ltd filed Critical Ibiden Co Ltd
Publication of CN103369816A publication Critical patent/CN103369816A/zh
Application granted granted Critical
Publication of CN103369816B publication Critical patent/CN103369816B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
    • H05K3/305—Affixing by adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5382—Adaptable interconnections, e.g. for engineering changes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/103—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by bonding or embedding conductive wires or strips
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
    • H05K3/4658—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern characterized by laminating a prefabricated metal foil pattern, e.g. by transfer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4688—Composite multilayer circuits, i.e. comprising insulating layers having different properties
    • H05K3/4694—Partitioned multilayer circuits having adjacent regions with different properties, e.g. by adding or inserting locally circuit layers having a higher circuit density
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1436—Dynamic random-access memory [DRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10159—Memory
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10378—Interposers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10507—Involving several components
    • H05K2201/1053—Mounted components directly electrically connected to each other, i.e. not via the PCB
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49128—Assembling formed circuit to base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base

Abstract

本发明提供一种具有高可靠性的电路板及其制造方法。电路板(100)具备：层间绝缘层(26a)；导体层(35a)，其形成在层间绝缘层(26a)上；层间绝缘层(39a)，其设置在层间绝缘层(26a)上和导体层(35a)上；布线结构体(10)，其配置在层间绝缘层(26a)上，具有绝缘层(110)和绝缘层(110)上的导体图案(111)；以及通路导体(38c)，其形成在层间绝缘层(39a)的内部，连接导体层(35a)和导体层(37c)。

Description

电路板及其制造方法
技术领域
本发明涉及一种电路板及其制造方法，详细地说涉及一种局部具有高密度布线的电路板及其制造方法。
背景技术
作为用于安装IC芯片(半导体元件)的多层印刷电路板，已知以下电路板：在具有通孔导体的树脂性芯基板上交替地层叠层间绝缘层和导体层，通过通路孔导体对导体层之间进行连接。
近年来，随着IC芯片的精细化、高集成化，形成于封装基板的最上层的焊盘数量正在增加。由于该焊盘数量增加而焊盘不断细间距化。随着这种焊盘的细间距化，封装基板的布线间距也在迅速地细线化(例如，参照专利文献1)。
在该电路板中，其内部局部形成有高密度的布线。具体地说，在电路板的层间绝缘层内部，在由硅、玻璃等耐热性基材构成且热膨胀系数低的基板上配置有形成了这种高密度的布线层的电子部件。而且，通过这种结构，来应对上述焊盘的细间距化的趋势。
专利文献1：国际公开第2007/129545号
发明内容
发明要解决的问题
然而，在该电路板中，安装的半导体元件全部集中于上述电子部件的布线层。即，电源系统和信号系统的布线全部集中于电子部件的高密度布线层，因此认为电特性会产生问题。
另外，在存在电子部件的区域形成高密度布线，在电子部件周边的不存在电子部件的区域不存在导体而仅存在树脂，因此认为电子部件容易受到树脂的热膨胀、收缩的影响，构成电路板的耐热性基材会产生裂纹。
本发明是鉴于这种情形而完成的，目的在于提供一种具有高可靠性的电路板。
用于解决问题的方案
本发明所涉及的电路板的特征在于，具备：第一绝缘层；第一导体图案，其形成在上述第一绝缘层上；第二绝缘层，其设置在上述第一绝缘层上和上述第一导体图案上；布线结构体，其配置在上述第一绝缘层上，具有第三绝缘层和上述第三绝缘层上的第二导体图案；第三导体图案，其形成在上述第二绝缘层上；以及通路导体，其形成在上述第二绝缘层的内部，连接上述第一导体图案和上述第三导体图案。
优选上述第二导体图案的图案宽度小于上述第一导体图案的图案宽度。
优选邻接的上述第二导体图案之间的间隔小于邻接的第一导体图案之间的间隔。
优选上述第一导体图案的上表面与上述第二导体图案的上表面位于同一平面上。
优选上述布线结构体还具备：第四绝缘层，其形成在上述第三绝缘层上，覆盖上述第二导体图案；布线结构体通路导体，其贯通上述第四绝缘层；以及导体焊盘，其与上述布线结构体通路导体相连接。
优选在上述第一绝缘层与上述布线结构体之间插入有粘接层。
优选在上述第四绝缘层上设置有与安装焊盘相连接的导体焊盘，该安装焊盘用于安装第一半导体元件和第二半导体元件。
优选上述安装焊盘具备用于与上述第一半导体元件相连接的第一焊盘以及用于与上述第二半导体元件相连接的第二焊盘，上述第一焊盘之间的间隔小于上述第二焊盘之间的间隔。
优选上述第二导体图案是连接上述第一半导体元件和上述第二半导体元件的信号线。
优选上述第二导体图案的表示线宽和线距之比的L/S为1μm/1μm以上且5μm/5μm以下。
优选上述布线结构体完全覆盖上述第一绝缘层。
优选上述布线结构体的上述第二导体图案经由形成在上述布线结构体上方的电布线与上述第三导体图案相连接，上述第二导体图案经由上述电布线和上述第三导体图案与外部的半导体芯片电连接。
优选具备至少两个上述布线结构体，配置在上述电路板上的一个半导体芯片经由各上述布线结构体分别与不同的半导体芯片电连接。
优选上述布线结构体被埋入到形成在上述电路板的最上层的绝缘层内，并且与配置在该绝缘层上的半导体芯片电连接。
本发明的第二观点所涉及的电路板的制造方法的特征在于，具有以下步骤：在第一绝缘层上形成第一导体图案；在上述第一绝缘层上和上述第一导体图案上形成第二绝缘层；在上述第二绝缘层的内部形成通路导体；在上述第二绝缘层形成第三导体图案；在上述第一绝缘层上配置布线结构体，该布线结构体具有第三绝缘层和上述第三绝缘层上的第二导体图案；以及通过上述第二绝缘层的内部的通路导体连接上述第三导体图案和上述第一导体图案。
发明的效果
根据本发明，能够提供一种具有高可靠性的电路板。
附图说明
图1A是表示本发明的第一实施方式所涉及的电路板所使用的封装基板的截面图(下侧图示出作为上侧图的主要部分的区域A的放大截面图)。
图1B是详细地表示第一实施方式所涉及的电路板所使用的封装基板的截面图。
图2是从Z2方向观察图1A的俯视图。
图3是表示第一实施方式所涉及的电路板的主要部分的图，是放大表示图1A和图1B的一部分的截面图(下侧图表示作为上侧图的主要部分的区域B的放大截面图)。
图4是表示第一实施方式所涉及的布线结构体的制造工艺的流程图。
图5A是说明图4示出的布线结构体的制造方法的工序图。
图5B是说明图4示出的布线结构体的制造方法的工序图。
图5C是说明图4示出的布线结构体的制造方法的工序图。
图5D是说明图4示出的布线结构体的制造方法的工序图。
图5E是说明图4示出的布线结构体的制造方法的工序图。
图5F是说明图4示出的布线结构体的制造方法的工序图。
图5G是说明图4示出的布线结构体的制造方法的工序图。
图5H是说明图4示出的布线结构体的制造方法的工序图。
图5I是说明图4示出的布线结构体的制造方法的工序图。
图6是表示第一实施方式所涉及的电路板的制造工艺的流程图。
图7A是说明图6示出的电路板的制造方法的工序图。
图7B是说明图6示出的电路板的制造方法的工序图。
图7C是说明图6示出的电路板的制造方法的工序图。
图7D是说明图6示出的电路板的制造方法的工序图。
图7E是说明图6示出的电路板的制造方法的工序图。
图7F是说明图6示出的电路板的制造方法的工序图。
图7G是说明图6示出的电路板的制造方法的工序图。
图7H是说明图6示出的电路板的制造方法的工序图。
图7I是说明图6示出的电路板的制造方法的工序图(下侧图表示作为上侧图的主要部分的区域C的放大截面图)。
图7J是说明图6示出的电路板的制造方法的工序图。
图7K是说明图6示出的电路板的制造方法的工序图。
图7L是说明图6示出的电路板的制造方法的工序图。
图7M是说明图6示出的电路板的制造方法的工序图。
图7N是说明图6示出的电路板的制造方法的工序图。
图7O是说明图6示出的电路板的制造方法的工序图。
图8是表示第一实施方式的第一变形例所涉及的电路板的主要部分的截面图。
图9A是表示本发明的第二实施方式所涉及的电路板所使用的封装基板的截面图(下侧图表示作为上侧图的主要部分的区域A的放大截面图)。
图9B详细地表示第二实施方式所涉及的电路板所使用的封装基板的截面图。
图10是从Z2方向观察图9A的俯视图。
图11是表示第二实施方式所涉及的电路板的主要部分的图，是放大表示图9A和图9B的一部分的截面图(下侧图表示作为上侧图的主要部分的区域C的放大截面图)。
图12是表示第二实施方式所涉及的电路板的制造工艺的流程图。
图13A是说明第二实施方式所涉及的电路板的制造方法的工序图。
图13B是说明第二实施方式所涉及的电路板的制造方法的工序图。
图13C是说明第二实施方式所涉及的电路板的制造方法的工序图。
图13D是说明第二实施方式所涉及的电路板的制造方法的工序图。
图14A是表示第三实施方式所涉及的电路板的主要部分的截面图(与图14B的E-E截面对应)。
图14B是表示第三实施方式所涉及的电路板的主要部分的俯视图。
图15是表示第四实施方式所涉及的电路板的主要部分的俯视图。
图16是表示第五实施方式所涉及的电路板的主要部分的截面图。
附图标记说明
10：布线结构体；20：芯基板；20a：铜箔；21：贯通孔；22、27a、27b：无电解镀膜；23、30a、36a、38c、30b、32b、36b、38d：通路导体；24a、29a、35a、37c、24b、29b、31b、35b、37d：导体层；25a、25e、26a、39a、25b、26b、33b、39b：层间绝缘层；26c：通路孔用开口部；28a、28b：电解镀膜；36c、38a、38e、38f：导体焊盘；40a、40b：阻焊层；41a：镍镀层；42a：金镀层；43a、43b：焊锡凸块；44：开口部；46、46a：绝缘层；47：层间绝缘层；50：MPU(微处理器)；50a、51a：导体焊盘；51、51c、51d：DRAM(动态随机存取存储器)；55：电布线；55a、55b：导体焊盘；60：母基板；61：IC芯片；70：底部填充树脂；80：叠加通路；100、102、103、104：电路板；101：层叠部；110、120：绝缘层；111：导体图案；111a、111b：导体膜；120a：通路导体；120b、120c：粘接层；200、202、204：主电路板；305a、307c：金属层；1001、1003：支承板；1002：粘接层；2000：封装基板；B1、B2：积层部；D1、D2、D3、Da、Db：直径；F1：第一面；F2：第二面；Gnd：接地端子；Vdd：电源端子。
具体实施方式
下面，参照附图详细说明本发明的实施方式。此外，在图中，箭头Z1、Z2分别指相当于电路板的主面(表面和背面)的法线方向的电路板的层叠方向(或者电路板的厚度方向)。另一方面，箭头X1、X2以及Y1、Y2分别指与层叠方向正交的方向(或者各层的侧方)。电路板的主面成为X-Y平面。另外，电路板的侧面成为X-Z平面或者Y-Z平面。将在层叠方向上接近电路板的芯一侧称为下层，将远离芯一侧称为上层。
在以下实施方式中，导体层是由一个至多个导体图案构成的层。导体层既有包含构成电路的导体图案、例如布线(也包含接地)、焊盘或者连接盘等的情况，也有包含不构成电路的面状的导体图案等的情况。
开口部除了包括孔和槽以外，还包括切口和裂缝等。
将形成于开口部内的导体中的、形成于通路孔内的导体称为通路导体，将形成于通孔内的导体称为通孔导体，将填充到开口部的导体称为填充导体。
连接盘是形成于孔(通路孔或者通孔等)上或者边缘部的导体，至少一部分与孔内的导体(通路导体或者通孔导体等)形成为一体。
堆叠是指通路导体形成于在该通路导体的下层形成的通路导体的连接盘上的情况。即，如果通路导体的底面没有超出该通路导体的下层的通路导体的连接盘，则为堆叠的情况。这样堆叠的多个通路被称为叠加通路。
镀处理除了包括电解镀或者无电解镀等湿式镀以外，还包括PVD(PhysicalVaporDeposition：物理气相沉积)或者CVD(ChemicalVaporDeposition：化学气相沉积)等干式镀。
对于使用于层间绝缘层、布线结构体的树脂材料，根据需要能够使用层间绝缘用膜(味之素株式会社制，商品名称：ABF-45SH)。
关于孔或者柱体(突起)的“宽度(或者粗细)”，如果没有特别指定，则在圆的情况下意味着直径，在圆以外的情况下意味着其中，在写明指其它尺寸的情况下，没有此限制。另外，在尺寸不均匀的情况下(存在凹凸的情况下或者呈锥形的情况下等)，原则上使用该尺寸的平均值(仅排除了异常值的有效值的平均)。其中，在写明使用最大值等平均值以外的值的情况下，没有此限制。
<第一实施方式>
本实施方式所涉及的电路板100例如为图1A、图1B示出的多层印刷电路板。本实施方式的电路板100为具有芯基板的积层多层层叠电路板。其中，本发明所涉及的电路板并不限定于具有芯基板的积层多层层叠电路板，例如也可以是两面刚性电路板、挠性电路板或者刚挠性电路板。另外，在电路板100中，在本发明的技术思想的范围内，能够任意地变更导体层和绝缘层的尺寸、层数等。
如图1A、图1B、图2所示，在电路板100上安装配置有作为第一半导体元件的微处理器MPU(Micro-ProcessingUnit)50以及作为第二半导体元件的动态随机存取存储器DRAM(DynamicRandomAccessMemory)51，构成封装基板2000。如图1B所示，电路板100安装配置于母基板60上。电路板100与MPU50、DRAM51之间通过底部填充树脂70进行了密封。
电路板100具有芯基板20、层间绝缘层25a、层间绝缘层26a(第一绝缘层)、层间绝缘层39a(第二绝缘层)、层间绝缘层25b、26b、33b、39b、导体层24a、29a、导体层35a(第一导体图案)、导体层37c(第三导体图案)、导体层24b、29b、31b、35b、37d、通路导体23、30a、36a、38c、30b、32b、36b、38d以及形成于最表层的阻焊层40a、40b。
芯基板20具有第一面F1(Z1侧)及其相反侧的第二面F2(Z2侧)，通路导体23贯通芯基板20。芯基板20、通路导体23以及导体层24a、24b相当于芯部。另外，在芯基板20的第一面F1侧形成有积层部B1，在芯基板20的第二面F2侧形成有积层部B2。积层部B1包括三组层间绝缘层和导体层(层间绝缘层25a、26a、39a和导体层24a、29a、35a、37c)。积层部B2包括四组层间绝缘层和导体层(层间绝缘层25b、26b、33b、39b和导体层24b、29b、31b、35b、37d)。
在芯基板20的第一面F1侧从下方(Z2侧)起交替地层叠四层导体层24a、29a、35a、37c和三层层间绝缘层25a、26a、39a。层间绝缘层25a、26a、39a分别形成于导体层24a、29a、35a、37c的各层间。另外，在芯基板20的第一面F1侧最上层的表面配置有阻焊层40a。
在芯基板20的第二面F2侧交替地层叠了五层导体层24b、29b、31b、35b、37d和四层层间绝缘层25b、26b、33b、39b。层间绝缘层25b、26b、33b、39b分别形成于导体层24b、29b、31b、35b、37d的各层间。另外，在芯基板20的第二面F2侧最上层的表面配置有阻焊层40b。
在芯基板20形成有贯通芯基板20的贯通孔21(参照图7B)。通路导体23为填充导体，通过对贯通孔21填充导体而形成。形成于芯基板20的第一面F1上的导体层24a与形成于芯基板20的第二面F2上的导体层24b经由通路导体23相互电连接。
芯基板20是例如使芯材料浸渍树脂而构成的。芯基板20是例如使玻璃纤维布浸渍于环氧树脂后对其进行热固化处理并且形成为板状而得到的。但是并不限定于此，芯基板20的材料是任意的。
通路导体23的形状呈例如从芯基板20的第一面F1和第二面F2向中央部缩径的鼓型的圆柱。另外，通路导体23的俯视形状(X-Y平面)例如是正圆。但是并不限定于此，通路导体23的形状是任意的。
在层间绝缘层25a、26a、39a、25b、26b、33b、39b分别形成有通路导体30a、36a、38c、30b、32b、36b、38d。这些通路导体均为填充导体，在贯通各层间绝缘层的各通路孔中填充导体而成。通路导体30a、36a、38c、30b、32b、36b、38d的形状分别呈例如以朝向芯基板20缩径的方式呈锥形的锥圆柱(圆锥台)，其俯视形状(X-Y平面)例如为正圆。但是并不限定于此，这些通路导体30a等的形状是任意的。
层间绝缘层25a(积层部B1最下层的层间绝缘层)、层间绝缘层25b(积层部B2最下层的层间绝缘层)以及比这些绝缘层更上层的层间绝缘层26a、39a、26b、33b、39b分别例如由层间绝缘用膜(味之素株式会社制，商品名称：ABF-45SH)构成。并不限定于此，这些层间绝缘层还能够由例如使芯材料浸渍树脂而构成的FR-4材料构成。FR-4材料是例如使玻璃纤维布浸渍于环氧树脂后对其进行热固化处理并且成形为板状而得到的。但是并不限定于此，各层间绝缘层的材料是任意的。
在电路板100最上层配置有焊锡凸块43a，焊锡凸块43a经由导体焊盘50a、51a与MPU50、DRAM51电连接。
电路板100包括主电路板200以及配置于该主电路板200内部的布线结构体10。布线结构体10是并非按照多层印刷电路板的布线规则而是按照后文中详细说明那样的IC、LSI等半导体元件的布线规则进行布线设计而得到的。因此，布线结构体10被设计成作为布线密度指标的、表示线宽和线距之比的L/S(线宽线距)比主电路板200更精细。在此，线宽表示图案宽度，线距表示图案间的间隙，表示图案宽度的中心之间的距离。具体地说，布线结构体10以表示线宽和线距之比的L/S(线宽线距)为1μm/1μm以上且5μm/5μm以下、优选为3μm/3μm以上且5μm/5μm以下的方式以高布线密度形成。这与本实施方式的主电路板200等通常多层印刷电路板的L/S为10μm/10μm左右的情况相比，是精细的水平。
主电路板200包括向作为半导体元件的MPU50和DRAM51的电源端子Vdd提供电源的提供线以及信号的传输线(参照图2)。
布线结构体10包括最下层的粘接层120c、粘接层120c上的绝缘层120(第四绝缘层)以及形成于绝缘层120内的信号传输用的导体图案111(第二导体图案)。如图3所示，导体图案111由第一导体膜111a和第二导体膜111b构成。在绝缘层120中，作为绝缘材料，能够使用聚酰亚胺、酚醛树脂、聚苯并恶唑类树脂中的任一种。另外，在布线结构体10上形成有用于经由导体焊盘38a与MPU50的导体焊盘50a和DRAM51的导体焊盘51a(参照图1B)进行连接的导体焊盘36c。此外，参照图3，布线结构体10的导体图案111的上表面与主电路板200的导体层35a的上表面位于大致同一平面上。另外，布线结构体10的导体图案111的图案宽度小于主电路板200的导体层37c、35a、29a、24a等的图案宽度。
作为使用于粘接层120c的材料，例如能够使用环氧树脂类、丙烯酸树脂类、硅树脂类等粘接剂。在绝缘层120中形成有小径的孔。该孔由导体填充而构成作为填充通路的通路导体120a。
在本实施方式的电路板100中，在导体图案111与粘接层120c之间插入配置了绝缘层110(第三绝缘层)。即，布线结构体10为三层结构。但是并不限定于此，布线结构体10也可以是不配置绝缘层110而在粘接层120c上直接形成有导体图案111的两层结构。另外，参照图1A，与布线结构体10的导体图案111相连接的导体焊盘38a内的、与MPU50相连接的导体焊盘38e(第一焊盘)之间的间隔小于与DRAM51相连接的导体焊盘38f(第二焊盘)之间的间隔。另外，邻接的导体图案111之间的间隔小于邻接的导体层35a之间的间隔。
布线结构体10不包含电源的提供线而仅包含信号的传输线，使用于在MPU50与DRAM51之间传输信号。
详细地说，导体图案111使用于在MPU50与DRAM51之间信号传输，不使用于向MPU50和DRAM51提供电源。MPU50、DRAM51的电源端子Vdd与主电路板200内的叠加通路80(参照图1A、图3)电连接，被从外部直流电源提供电源。MPU50、DRAM51的接地端子Gnd(参照图3)经由主电路板200内的其它叠加通路而接地连接。
在本实施方式中，布线结构体10形成于从上侧起第一层的层间绝缘层39a内。但是，例如在形成于从上侧起第二层的层间绝缘层26a的情况下，由于最上层的层间绝缘层39a而更有效地降低在电路板100的上表面可能产生的小凹陷的影响。其结果，焊锡凸块43a的高度变得均匀。另外，在该情况下，与布线结构体10形成于最外层的情况相比，成为耐应力损伤的结构。
通路导体120a与上层的导体焊盘36c电连接。导体焊盘36c还经由上层的导体焊盘38a、镍镀层41a、金镀层42a、焊锡凸块43a、导体焊盘50a、51a分别与MPU50、DRAM51电连接。
通路导体120a的直径为1μm以上且10μm以下，优选为0.5μm以上且5μm以下。通过将通路导体120a的直径设为这种微小的尺寸，布线结构体10的导体图案111的布线操作性的自由度提高，例如通过仅形成于一层绝缘层120的导体图案111，能够从布线结构体10的左右边的一边侧取出更多的布线。另外，导体图案111仅形成于一层，因此还能够减少布线结构体10的布线层的总数。
如图3所示，通路导体36a、38c分别经由例如铜箔等金属箔、由铜的无电解镀膜和铜的电解镀构成的金属层305a、307c形成于各层间绝缘层26a、39a的通路孔内。
图3示出的通路导体等的尺寸中的、通路导体38c上表面的直径(宽度)D2例如为62μm，焊锡凸块43a的直径D1例如为46μm。另外，布线结构体10(粘接层120c以外)的厚度t1例如为25μm，布线结构体10的粘接层120c的厚度t2例如为10μm，导体层35a的厚度t3例如为15μm，阻焊层40a的厚度t4例如为15μm。这样，通过将布线结构体10的粘接层120c的厚度t2设为10μm左右，与主电路板200之间得到充分的粘接力，使用于粘接层120c的材料的选择幅度扩大。此外，布线结构体10的厚度t1与层间绝缘层39a的厚度也可以一致，也可以如图所示那样不用正确地一致。另外，布线结构体10上的导体焊盘36c的直径D3为15μm以上且25μm以下。
此外，虽未图示，但在本实施方式中，导体焊盘38a、导体层37c的表面例如被由OSP(OrganicSolderPreservative：有机焊料防护膜)、NiPdAu、NiAu、Sn等覆盖，由此，防止暴露在大气中的状态的导体焊盘38a、导体层37c的表面氧化。
参照图3，在阻焊层40a、40b的开口部(SRO)44内，在通路导体38c上配置焊锡凸块43a。在焊锡凸块43a与通路导体38c(导体层37c)之间形成有镍镀层41a和金镀层42a。在本实施方式中，与最上层的通路导体38c的开口部的直径Db相比，阻焊层40a、40b的开口部44的直径Da大约大10％。这样当阻焊层40a、40b的开口部的直径Da大于直径Db时，通常，制造时的公差精度变得严格，但是布线结构体10的通路导体120a的直径小到1μm以上且10μm以下，因此具有以下优点：即使在将布线结构体10搭载于主电路板200的情况下产生位置偏移，确保电连接的范围也扩大。
在本实施方式的电路板100中没有形成贯通主电路板200所有层的通孔。但是并不限定于此，也能够形成贯通主电路板200所有层的通孔，将表层部的导体层之间电连接，由此使用于向电路板100上的半导体元件传输信号、提供电源。
在本实施方式中，形成于芯基板20的通路导体30a、36a、38c、30b、32b、36b、38d具有相互大致相同的尺寸。根据这种结构，能够更容易地使电特性或者制造条件等均匀。
根据本实施方式的电路板100，将设为比主电路板200还要高布线密度的、使用于半导体元件之间的信号传输的布线结构体10内置于主电路板200，因此能够提高作为多层印刷电路板的电路板100的设计自由度。例如，能够避免电源系统和信号系统的布线全部集中于电路板的特定部位。另外，例如能够避免在电子部件周边的不存在电子部件的区域中不存在导体而仅存在树脂的结构。
下面，说明本实施方式所涉及的电路板100的制造方法的一例。电路板100的制造工艺由布线结构体10的制造工艺和主电路板(多层印刷基板)200的制造工艺构成，该主电路板(多层印刷基板)200的制造工艺包括对主电路板200安装布线结构体10的工序。
例如通过图4示出的工艺来制造布线结构体10。
<布线结构体10的制造工艺>
如图5A所示，在图4的步骤S11中准备支承板1001。支承板1001例如由表面平坦的玻璃构成。然后，在支承板1001上形成粘接层1002。
接着，在图4的步骤S12中，在支承板1001上隔着粘接层1002而形成层叠部101。该层叠部101是由树脂绝缘层和导体图案(导体层)交替地层叠而构成的。
具体地说，如图5B所示，在粘接层1002上配置例如由树脂构成的绝缘层110(树脂绝缘层)。例如通过加热处理来粘接绝缘层110与粘接层1002。
接着，如图5C所示，例如通过半添加(SAP)法在绝缘层110上形成导体图案111。导体图案111的第一导体膜111a(参照图3)由TiN层(下层)、Ti层(中间层)、Cu层(上层)这三层形成。这些金属层例如分别通过溅射法来制成膜，因此确保精细的导体图案111与基材(绝缘层110)之间的良好的紧密接合性。另外，导体图案111的第二导体膜111b由Cu层上的无电解铜镀膜和无电解铜镀膜上的电解镀膜形成。
导体图案111以表示线宽和线距之比的L/S(线宽线距)为1μm/1μm以上且5μm/5μm以下、优选为3μm/3μm以上且5μm/5μm以下的方式形成为高布线密度。在此，线宽表示图案宽度，线距表示图案之间的间隙，表示图案宽度的中心之间的距离。在此的布线以在IC(IntegratedCircuit：集成电路)、LSI(LargeScaleIntegratedCircuit：大规模集成电路)等半导体元件中形成布线的情况同等的布线规则来高密度地形成。
接着，如图5D所示，例如通过层压等在绝缘层110上形成绝缘层120。绝缘层120形成为覆盖导体图案111。
接着，例如使用激光在绝缘层120形成孔(通路孔)。孔到达导体图案111，使其一部分露出。将在此的孔的直径设为1μm以上且10μm以下，优选设为0.5μm以上且5μm以下的微小尺寸。之后，根据需要进行去沾污、软蚀刻。
接着，例如通过半添加法(SAP)法，在该孔内形成通路导体120a(填充导体)，并且以与通路导体120a相连接的方式，在绝缘层120上形成导体焊盘36c。
由此，如图5E所示，在支承板1001上得到由绝缘层110、120以及导体图案111构成的层叠部101。在层叠部101的绝缘层120形成有通路导体120a。以与通路导体120a相连接的方式，在绝缘层120上形成有导体焊盘36c。
在图4的步骤S13中，如图5F所示，准备其它支承板1003。支承板1003与支承板1001同样地例如由表面平坦的玻璃形成。然后，经由粘接层120b将支承板1003层叠在层叠部101上。
在图4的步骤S14中，取下支承板1001。具体地说，例如在照射激光而使粘接层1002软化之后，如图5G所示，使支承板1001向X方向(或者Y方向)滑动移动，由此从层叠部101的第二主面剥离支承板1001。此外，在从层叠部101剥离支承板1001之后，例如在粘接层1002残留在层叠部101的第二主面上的情况下，进行清洗，去除该粘接层1002。这样，形成图5H所示那样的、在支承板1003上形成了层叠部101的状态。此外，例如进行清洗等能够再次利用支承板1001。
在图4的步骤S15中，在层叠部101上例如使用环氧树脂类、丙烯酸树脂类、硅树脂类等粘接剂来形成粘接层120c。具体地说，例如在层叠部101上使用层压机来层压粘接剂使其厚度变得均匀，由此形成粘接层120c。
在图4的步骤S16中，如图5I所示，例如使用切割锯，沿着规定的切割线进行切割而进行单片化。由此，得到多个布线结构体10。在此得到的布线结构体10是在支承板1003上隔着粘接层120b形成有层叠部101并且在层叠部101上形成有粘接层120c的结构。
在本实施方式的布线结构体10的制造方法中，使用表面平坦的玻璃板作为支承板1001、1003，因此得到表面平坦且抑制了翘曲的高品质的电路板100。
接着，制造主电路板200，并且在主电路板200上安装布线结构体10，由此制造本实施方式的电路板100。例如通过图6示出的工艺来制造电路板100。
<电路板100的制造工艺>
首先，在图6的步骤S21中，如图7A所示，准备对加强材料浸渍树脂而成的芯基板20。在芯基板20的第一面F上和第二面S上通过层压来形成铜箔20a。芯基板20的厚度例如为0.4mm以上且0.7mm以下。作为加强材料，例如能够使用玻璃纤维布、芳族聚酰胺纤维、玻璃纤维等。作为树脂，例如能够使用环氧树脂、BT(双马来酰亚胺三嗪)树脂等。并且，在树脂中含有由氢氧化物构成的颗粒。作为氢氧化物，可举出氢氧化铝、氢氧化镁、氢氧化钙、氢氧化钡等金属氢氧化物。氢氧化物通过热分解而生成水。因此，认为氢氧化物能够从构成芯基板的材料中吸收热。即，由于芯基板包含氢氧化物，由此估计激光的加工性提高。
接着，对铜箔20a的表面实施包含NaOH(10g/l)、NaClO2(40g/l)、Na3PO4(6g/l)的水溶液，通过黑化浴(氧化浴)实施黑化处理。
接着，在图6的步骤S22中，如图7B所示，使用CO2激光器从芯基板20的第一面F(上表面)侧和第二面S(下表面)侧照射激光来形成贯通芯基板20的贯通孔21。具体地说，使用CO2激光器，从芯基板20的第一面F侧和第二面S(下表面)侧交替地照射激光，由此使从第一面F侧和第二面S侧穿孔而得到的孔连通而形成贯通孔21。
接着，将芯基板20浸渍到包含规定浓度的高锰酸的溶液中进行去沾污处理。此时，优选进行处理使芯基板20的重量减少程度为1.0重量％以下、优选0.5重量％以下。芯基板20是使玻璃纤维布等强化材料浸渍树脂而成的，当通过去沾污处理来溶解树脂时，在贯通孔内玻璃纤维布会突出，但是在芯基板20的重量减少程度处于这种范围的情况下，玻璃纤维布的突出得到抑制，从而防止在贯通孔内填充镀层时残留空隙。之后，在芯基板20的表面附加钯催化剂。
接着，如图7C所示，将芯基板20浸渍在无电解镀液中，在芯基板20的第一面F上、第二面S上以及贯通孔21的内壁形成无电解镀膜22。作为形成无电解镀膜22的材料，可举出铜、镍等。以该无电解镀膜22作为晶种层，在无电解镀膜22上形成电解镀膜。由此，使用成为通路导体23的电解镀膜来填充贯通孔21。
接着，如图7D所示，在基板表面的电解镀膜上形成规定图案的抗蚀层，去除抗蚀层非形成部的无电解镀膜22、电解镀膜以及铜箔。之后，通过去除抗蚀层，在芯基板20的第一面F上形成导体层24a，在芯基板20的第二面S上形成导体层24b。这些导体层24a与导体层24b通过贯通孔21内的、由电解镀膜形成的通路导体23来相互电连接。
接着，在图6的步骤S23中，如图7E所示，在芯基板20的两面F、S上例如层叠层间绝缘用膜(味之素株式会社制，商品名称：ABF-45SH)，形成层间绝缘层25a、25b。
接着，如图7F所示，使用CO2气体激光，在层间绝缘层25a、25b上分别形成通路孔用开口部26c、26d。并且，将基板浸渍在高锰酸盐等氧化剂等中进行去沾污处理。
接着，如图7G所示，对层间绝缘层25a、25b的表面附加钯等催化剂，将基板浸渍在无电解镀液中，由此形成无电解镀膜27a、27b。之后，在无电解镀膜27a、27b上形成抗镀层(未图示)。然后，在从抗镀层露出的无电解镀膜27a、27b上形成电解镀膜28a、28b。之后，使用包含单乙醇胺的溶液来去除抗镀层。通过蚀刻来去除电解镀膜之间的无电解镀膜，由此如图7H所示，形成导体层29a、29b以及通路导体30a、30b。接着，对导体层29a、29b的表面实施镀Sn处理，形成SnCu层。在该SnCu层上涂敷硅烷偶联剂。
接着，在图6的步骤S24中，如图7I所示，重复执行上述工序。由此，如图7J所示，在层间绝缘层25a、25b上，从芯基板20的第一面F侧和第二面S(下表面)侧层叠层间绝缘层26a、26b，在层间绝缘层26a、26b形成导体层35a、31b以及通路导体36a、32b。
接着，在图6的步骤S25中，如图7K所示，在层间绝缘层26a、26b上的规定区域，经由粘接层120c粘贴来搭载布线结构体10。由此，成为图7L示出的状态。
接着，如图7M所示，剥离支承板1003。并且，去除粘接层120b。
接着，在图6的步骤S26中，如图7N所示，从层间绝缘层26b上层叠层间绝缘层33b，从布线结构体10和层间绝缘层33b上层叠层间绝缘层39a、39b。并且，重复执行上述工序。由此，在层间绝缘层26a、26b上，从芯基板20的第一面F侧和第二面S侧分别层叠层间绝缘层39a、层间绝缘层33b和39b，在层间绝缘层39a层叠导体层37c(第三导体图案)和通路导体38c。并且，在层间绝缘层33b、39b形成导体层35b、37d以及通路导体36b、38d。之后，在基板的两面分别通过光刻法来形成具有开口部44的阻焊层40a、40b。在此，从开口部44露出的导体层37c、37d以及通路导体38c、38d的上表面作为焊盘(安装焊盘)而发挥功能。
接着，在图6的步骤S27中，如图7O所示，在焊盘上形成镍镀层41a、41b，并且在镍镀层41a、41b上形成金镀层42a、42b。还能够代替镍-金层而形成镍-钯-金层。并且，以覆盖从开口部44向外部露出的、电路板100的上表面的导体焊盘38a、导体层37c的安装焊盘的方式形成由OSP(OrganicSolderPreservative)、NiPdAu、NiAu、Sn等构成的薄膜。之后，在开口部44内搭载焊锡球，进行回流焊，由此在第一面(上表面)侧形成焊锡凸块43a，在第二面(背面)侧形成焊锡凸块43b。由此，完成作为多层印刷电路板的本实施方式的电路板100。
本实施方式所涉及的电路板100的制造方法并不限定于上述实施方式，能够在不脱离本发明的技术思想的范围内变形。下面，说明本实施方式所涉及的变形例的一例。
<变形例1>
在上述实施方式中，布线结构体10形成于从上侧起第一层的层间绝缘层内。但是并不限定于此，如图8所示，布线结构体10也可以形成于层间绝缘层39a上。在该情况下，布线结构体10被阻焊层40a覆盖。另外，导体焊盘36c作为安装半导体芯片的安装焊盘而发挥功能。除此以外的结构和各结构要素的尺寸与上述实施方式相同。另外，除了布线结构体10形成于从上侧起第一层的层间绝缘层39a上而被阻焊层40a覆盖这一点以外，电路板100的制造工艺也能够按照上述实施方式来制造。
<变形例2>
在上述变形例1中，如图8所示，布线结构体10的通路导体120a经由导体焊盘36c与焊锡凸块43a相连接。但是并不限定于此，布线结构体10的通路导体120a也可以经由代替导体焊盘36c使用的凸点下金属(UBM)与焊锡凸块43a相连接。除此以外的结构和各结构要素的尺寸与上述变形例1相同。另外，除了使布线结构体10的通路导体120a经由凸点下金属(UBM)与焊锡凸块43a连接这一点以外，电路板100的制造工艺也与上述实施方式相同。
<第二实施方式>
在上述第一实施方式中，如图1A、图1B、图2所示，布线结构体10形成于层间绝缘层26a上的局部区域内。与此相对，在本第二实施方式中，如图9A、图9B、图10所示，布线结构体10也可以形成于层间绝缘层26a的全部区域内。在该情况下，布线结构体10完全覆盖第一实施方式的主电路板200的层间绝缘层26a。
即使在本第二实施方式中，在布线结构体10中也仅存在信号的传输线，不存在电源提供线。如图9A、图11所示，向MPU50、DRAM51提供的电源经由形成于主电路板200的叠加通路80来提供。在本实施方式中，叠加通路80形成为贯通布线结构体10。
在本实施方式中，除此以外的结构和各结构要素的尺寸与上述第一实施方式相同。
下面，说明本实施方式所涉及的电路板100的制造方法的一例。电路板100的制造工艺与第一实施方式相同，由布线结构体10的制造工艺以及包括安装布线结构体10的工序的主电路板200的制造工艺构成。
<布线结构体10的制造工艺>
布线结构体10例如与第一实施方式同样地通过图4示出的工艺来制造。其中，不进行图4中的单片化的步骤S16，例如将布线结构体10以图5H示出的状态下搭载于主电路板200。另外，在本实施方式中，也不使用支承板1003。
接着，制造主电路板200，并且在主电路板200中安装布线结构体10，制造本实施方式的电路板100。电路板100例如通过图12示出的工艺来制造。
<电路板100的制造工艺>
本实施方式的电路板100在第一实施方式的图6的工艺流程中直到步骤S24为止(在本实施方式中，直到图12的步骤S34为止)，按照第一实施方式来制造电路板100。即，直到图7A至图7J为止与第一实施方式同样地制造本实施方式的电路板100，因此省略说明。
在图12的步骤S34(图6的步骤S24)之后，在图12的步骤S35中，如图13A所示那样，经由粘接层120c将布线结构体10(没有支承板1003的结构体)粘贴搭载于层间绝缘层26a上的整个区域。由此，形成图13B示出的状态。
接着，如图13C所示，在图12的步骤S36中，从布线结构体10和层间绝缘层33b上层叠层间绝缘层39a、39b。并且，重复执行上述工序。由此，在层间绝缘层26a上从芯基板20的第一面F侧层叠布线结构体10。之后，在基板的两面形成具有开口部44的阻焊层40a、40b。在此，从开口部44露出的导体层37c、37d以及通路导体38c、38d的上表面作为焊盘而发挥功能。
接着，如图13D所示，在图12的步骤S37中，在焊盘上形成镍镀层41a、41b，并且在镍镀层41a、41b上形成金镀层42a、42b。还能够代替镍-金层而形成镍-钯-金层。之后，在开口部44内搭载焊锡球，进行回流焊，由此在第一面(上表面)侧形成焊锡凸块43a，在第二面(背面)侧形成焊锡凸块43b。由此，完成作为多层印刷电路板的电路板100。
另外，在上述各实施方式和变形例中，形成于芯基板20的第一面F1侧的导体层的层数以及形成于芯基板20的第二面F2侧的导体层的层数分别为三层和四层。但是并不限定于此，应用上述结构的电路板的层数(导体层的数量)能够在可实用的范围内任意地变更。
<第三实施方式>
如图14A所示，在本实施方式中，在电路板102中使用主电路板202、上述第一实施方式中的布线结构体10以及形成于层间绝缘层39a上的电布线55。在本实施方式中，在布线结构体10的正上方没有设置焊锡凸块，通过设置于电布线55上的焊锡凸块43a与外部的半导体芯片(未图示)电连接。除此以外的结构和功能与第一实施方式的电路板100及其变形例相同，因此除了以下说明的部分以外，对对应的部位附加对应的附图标记而省略详细说明。
在本实施方式中，在芯基板20上依次层叠层间绝缘层25e、25a、26a、33a、39a，最上层被阻焊层40a覆盖，由此形成电路板102。布线结构体10被埋设于位于阻焊层40a正下方的层间绝缘层39a内。
如图14B所示，在本实施方式中，例如存储器(DRAM)的中心部分的导体焊盘55a与布线结构体10上的导体焊盘55b经由电布线55电连接。
<第四实施方式>
如图15所示，在本实施方式中，在电路板103中使用两个以上(在图15中是两个)的布线结构体10，通过该布线结构体10对MPU50与两个DRAM51c、51d进行连接，除此以外与第一实施方式的电路板100及其变形例相同，因此对对应的部位附加对应的附图标记而省略详细说明。
通过采用这种连接方式，与仅使用单一的布线结构体10的情况相比，MPU50与两个DRAM51c、51d的电连接的可靠性提高。即，例如，能够使用与DRAM51c、51d的特性(布线间距、布线宽度等)相应的专用的布线结构体10，从而电连接的精度提高。其结果，能够最大限度地发挥与MPU50相连接的DRAM51c、51d的性能。
<第五实施方式>
如图16所示，在本实施方式中，在电路板104中，将在上述第一至第四实施方式或者其变形例中使用的布线结构体10埋入到形成于电路板104的最上层的绝缘层46内，并且与配置于该绝缘层46上的IC芯片61电连接。在此，布线结构体10作为针对IC芯片61的专用的电子部件而使用。
在此，电路板104是在芯基板20上按层间绝缘层47、绝缘层46的顺序层叠它们所得到的结构。在IC芯片61与绝缘层46之间用底部填充树脂70进行密封。
在本实施方式中，通过与电路板104不同的专用的制造工序来制作布线结构体10，并且将布线结构体10埋入到电路板104内。由此，能够在按每个IC芯片61的特性(布线间距、布线宽度等)来设计、制造专用的布线结构体10之后，将其埋入到电路板104并与IC芯片61电连接来使用布线结构体10。其结果，能够降低布线结构体10的不良，进而能够提高制造电路板104时的成品率。
并且，本发明所涉及的电路板的制造工艺并不限定于上述各实施方式和变形例所示的顺序和内容，在不脱离本发明的宗旨的范围内能够任意地变更顺序、内容。另外，根据用途等还能够适当地省略不需要的工序。
能够任意地组合上述各实施方式和变形例。能够根据用途等选择适当的组合。另外，根据需要，还能够删除上述各实施方式和变形例中的结构要素的一部分。
以上，说明了本发明的实施方式，但是应该理解为设计上的方便、其它原因所需要的各种修改、组合包括在“权利要求”所记载的发明、与“具体实施方式”所记载的具体例对应的发明的范围内。
产业上的可利用性
本发明所涉及的电路板能够优选使用于搭载多个半导体元件(晶片)的封装基板。另外，本发明所涉及的电路板的制造方法适合于制造这种封装基板。

Claims (14)

1.一种电路板，其特征在于，具备：
第一绝缘层；
第一导体图案，其形成在上述第一绝缘层上；
第二绝缘层，其设置在上述第一绝缘层上和上述第一导体图案上；
布线结构体，其配置在上述第一绝缘层上，具有第三绝缘层和上述第三绝缘层上的第二导体图案；
第三导体图案，其形成在上述第二绝缘层上；以及
通路导体，其形成在上述第二绝缘层的内部，连接上述第一导体图案和上述第三导体图案，
其中，上述布线结构体还具备：
第四绝缘层，其形成在上述第三绝缘层上，覆盖上述第二导体图案；
布线结构体通路导体，其贯通上述第四绝缘层；以及
导体焊盘，其与上述布线结构体通路导体相连接。
2.根据权利要求1所述的电路板，其特征在于，
上述第二导体图案的图案宽度小于上述第一导体图案的图案宽度。
3.根据权利要求1或者2所述的电路板，其特征在于，
邻接的上述第二导体图案之间的间隔小于邻接的第一导体图案之间的间隔。
4.根据权利要求1或者2所述的电路板，其特征在于，
上述第一导体图案的上表面与上述第二导体图案的上表面位于同一平面上。
5.根据权利要求1所述的电路板，其特征在于，
在上述第一绝缘层与上述布线结构体之间插入有粘接层。
6.根据权利要求1所述的电路板，其特征在于，
在上述第四绝缘层上设置有与安装焊盘相连接的导体焊盘，该安装焊盘用于安装第一半导体元件和第二半导体元件。
7.根据权利要求6所述的电路板，其特征在于，
上述安装焊盘具备用于与上述第一半导体元件相连接的第一焊盘以及用于与上述第二半导体元件相连接的第二焊盘，
上述第一焊盘之间的间隔小于上述第二焊盘之间的间隔。
8.根据权利要求6所述的电路板，其特征在于，
上述第二导体图案是连接上述第一半导体元件和上述第二半导体元件的信号线。
9.根据权利要求1或者2所述的电路板，其特征在于，
上述第二导体图案的表示线宽和线距之比的线宽线距为1μm/1μm以上且5μm/5μm以下。
10.根据权利要求1或者2所述的电路板，其特征在于，
上述布线结构体完全覆盖上述第一绝缘层。
11.根据权利要求1或者2所述的电路板，其特征在于，
上述布线结构体的上述第二导体图案经由形成在上述布线结构体上方的布线与上述第三导体图案相连接，
上述第二导体图案经由上述布线和上述第三导体图案与外部的半导体芯片电连接。
12.根据权利要求1或者2所述的电路板，其特征在于，
具备至少两个上述布线结构体，配置在上述电路板上的一个半导体芯片经由各上述布线结构体分别与不同的半导体芯片电连接。
13.根据权利要求1或者2所述的电路板，其特征在于，
上述布线结构体被埋入到形成在上述电路板的最上层的绝缘层内，并且与配置在该绝缘层上的半导体芯片电连接。
14.一种电路板的制造方法，其特征在于，具有以下步骤：
在第一绝缘层上形成第一导体图案；
在上述第一绝缘层上和上述第一导体图案上形成第二绝缘层；
在上述第二绝缘层的内部形成通路导体；
在上述第二绝缘层上形成第三导体图案；
在上述第一绝缘层上配置布线结构体，该布线结构体具有第三绝缘层、上述第三绝缘层上的第二导体图案、形成在上述第三绝缘层上且覆盖上述第二导体图案的第四绝缘层、贯通上述第四绝缘层的布线结构体通路导体以及与上述布线结构体通路导体相连接的导体焊盘；以及
通过上述第二绝缘层的内部的通路导体连接上述第三导体图案和上述第一导体图案。
CN201310109960.7A 2012-03-30 2013-03-29 电路板及其制造方法 Active CN103369816B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2012083288A JP2013214578A (ja) 2012-03-30 2012-03-30 配線板及びその製造方法
JP2012-083288 2012-03-30

Publications (2)

Publication Number Publication Date
CN103369816A CN103369816A (zh) 2013-10-23
CN103369816B true CN103369816B (zh) 2016-06-01

Family

ID=49234764

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310109960.7A Active CN103369816B (zh) 2012-03-30 2013-03-29 电路板及其制造方法

Country Status (3)

Country Link
US (2) US9066435B2 (zh)
JP (1) JP2013214578A (zh)
CN (1) CN103369816B (zh)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9016552B2 (en) * 2013-03-15 2015-04-28 Sanmina Corporation Method for forming interposers and stacked memory devices
JP2014236187A (ja) 2013-06-05 2014-12-15 イビデン株式会社 配線板及びその製造方法
JP2014236188A (ja) 2013-06-05 2014-12-15 イビデン株式会社 配線板及びその製造方法
JP2015159167A (ja) * 2014-02-24 2015-09-03 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
JP2016029681A (ja) 2014-07-25 2016-03-03 イビデン株式会社 多層配線板及びその製造方法
JP6358887B2 (ja) * 2014-07-31 2018-07-18 新光電気工業株式会社 支持体、配線基板及びその製造方法、半導体パッケージの製造方法
JP2016051847A (ja) * 2014-09-01 2016-04-11 イビデン株式会社 プリント配線板、その製造方法及び半導体装置
JP2016066745A (ja) * 2014-09-25 2016-04-28 イビデン株式会社 プリント配線基板およびこれを備えた半導体装置
JP6473595B2 (ja) 2014-10-10 2019-02-20 イビデン株式会社 多層配線板及びその製造方法
US20160141234A1 (en) * 2014-11-17 2016-05-19 Qualcomm Incorporated Integrated device package comprising silicon bridge in photo imageable layer
JP2016100599A (ja) * 2014-11-17 2016-05-30 サムソン エレクトロ−メカニックス カンパニーリミテッド． プリント回路基板、その製造方法、及び電子部品モジュール
KR102207272B1 (ko) * 2015-01-07 2021-01-25 삼성전기주식회사 인쇄회로기판, 그 제조방법, 및 전자부품 모듈
KR101966328B1 (ko) * 2016-03-29 2019-04-05 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR102473408B1 (ko) * 2016-03-29 2022-12-02 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US11128029B2 (en) * 2016-09-26 2021-09-21 Intel Corporation Die with embedded communication cavity
KR102604148B1 (ko) * 2016-10-14 2023-11-20 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US11470727B2 (en) * 2016-10-24 2022-10-11 Jaguar Land Rover Limited Apparatus and method relating to electrochemical migration
US10418314B2 (en) * 2017-11-01 2019-09-17 Advanced Semiconductor Engineering, Inc. External connection pad for semiconductor device package
KR102055595B1 (ko) * 2017-12-15 2019-12-16 삼성전자주식회사 반도체 패키지
JP2019134123A (ja) * 2018-02-02 2019-08-08 株式会社フジクラ 配線基板
US10438885B1 (en) 2018-06-21 2019-10-08 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
US10818636B2 (en) * 2018-08-30 2020-10-27 Advanced Semiconductor Engineering, Inc. Substrate panel structure and manufacturing process
KR102542573B1 (ko) * 2018-09-13 2023-06-13 삼성전자주식회사 재배선 기판, 이의 제조 방법, 및 이를 포함하는 반도체 패키지
KR102601582B1 (ko) * 2018-12-11 2023-11-14 삼성전자주식회사 반도체 패키지 및 그 제조방법
JP7102481B2 (ja) * 2020-10-09 2022-07-19 Ｎｉｓｓｈａ株式会社 射出成形品及びその製造方法
WO2023209986A1 (ja) * 2022-04-28 2023-11-02 株式会社レゾナック 薄型配線部材の製造方法、薄型配線部材、及び、配線基板の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101199248A (zh) * 2005-06-15 2008-06-11 揖斐电株式会社 多层印刷线路板
CN102598885A (zh) * 2009-10-30 2012-07-18 揖斐电株式会社 电路板及其制造方法
CN102939803A (zh) * 2010-06-08 2013-02-20 松下电器产业株式会社 多层布线基板以及多层布线基板的制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3724061B2 (ja) * 1996-06-05 2005-12-07 富士電機機器制御株式会社 金属基板及びその製造方法
JP2003298232A (ja) * 2002-04-02 2003-10-17 Sony Corp 多層配線基板の製造方法および多層配線基板
US7462784B2 (en) 2006-05-02 2008-12-09 Ibiden Co., Ltd. Heat resistant substrate incorporated circuit wiring board
TWI328423B (en) * 2007-09-14 2010-08-01 Unimicron Technology Corp Circuit board structure having heat-dissipating structure
JP2009129933A (ja) * 2007-11-19 2009-06-11 Fujikura Ltd 多層プリント配線板及び多層プリント配線板の製造方法
EP2187438A1 (en) * 2007-12-28 2010-05-19 Ibiden Co., Ltd. Interposer and manufacturing method of the interposer
JPWO2010038489A1 (ja) * 2008-09-30 2012-03-01 イビデン株式会社 電子部品内蔵配線板及びその製造方法
CA2764691A1 (en) * 2009-06-10 2010-12-16 Novozymes A/S Phospholipases and methods of using same
TWI388019B (zh) * 2009-09-02 2013-03-01 Unimicron Technology Corp 封裝結構之製法
TWI388247B (zh) * 2009-09-16 2013-03-01 Unimicron Technology Corp 線路板結構
JP2011159855A (ja) * 2010-02-02 2011-08-18 Panasonic Corp 局所多層回路基板、および局所多層回路基板の製造方法
US8654538B2 (en) * 2010-03-30 2014-02-18 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
JP2012033879A (ja) * 2010-06-30 2012-02-16 Panasonic Corp 部品内蔵基板及びその製造方法
US8755196B2 (en) 2010-07-09 2014-06-17 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
US8759691B2 (en) 2010-07-09 2014-06-24 Ibiden Co., Ltd. Wiring board and method for manufacturing the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101199248A (zh) * 2005-06-15 2008-06-11 揖斐电株式会社 多层印刷线路板
CN102598885A (zh) * 2009-10-30 2012-07-18 揖斐电株式会社 电路板及其制造方法
CN102939803A (zh) * 2010-06-08 2013-02-20 松下电器产业株式会社 多层布线基板以及多层布线基板的制造方法

Also Published As

Publication number Publication date
US20150264817A1 (en) 2015-09-17
JP2013214578A (ja) 2013-10-17
US9066435B2 (en) 2015-06-23
US20130258625A1 (en) 2013-10-03
CN103369816A (zh) 2013-10-23

Similar Documents

Publication Publication Date Title
CN103369816B (zh) 电路板及其制造方法
CN103369811B (zh) 电路板及其制造方法
CN103731982B (zh) 布线板及其制造方法
JP6375121B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
JP5662551B1 (ja) 配線基板、半導体装置及び配線基板の製造方法
JP6324876B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
JP6752553B2 (ja) 配線基板
US9627308B2 (en) Wiring substrate
JP6358431B2 (ja) 電子部品装置及びその製造方法
JP6158676B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
JP6504665B2 (ja) 印刷回路基板、その製造方法、及び電子部品モジュール
CN106165554A (zh) 印刷电路板、封装基板及其制造方法
JP5547615B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
CN103428993A (zh) 布线板及其制造方法
CN104185366A (zh) 布线板及布线板的制造方法
US10340238B2 (en) Wiring substrate and semiconductor device
JP6550260B2 (ja) 配線基板及び配線基板の製造方法
US11430725B2 (en) Wiring board and method of manufacturing the same
JP2015028986A (ja) プリント配線板及びプリント配線板の製造方法
JP2014049578A (ja) 配線板、及び、配線板の製造方法
JP2014045071A (ja) プリント配線板及びその製造方法
JP2013219204A (ja) 配線基板製造用コア基板、配線基板
KR20150043135A (ko) 금속막을 포함한 인쇄회로기판 및 그것을 포함한 반도체 패키지
JP6157821B2 (ja) 配線板及びその製造方法
KR101340349B1 (ko) 패키지 기판 및 이의 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant