CN103329260B - 半导体元件收纳用封装体、具备其的半导体装置及电子装置 - Google Patents

半导体元件收纳用封装体、具备其的半导体装置及电子装置 Download PDF

Info

Publication number
CN103329260B
CN103329260B CN201280005707.0A CN201280005707A CN103329260B CN 103329260 B CN103329260 B CN 103329260B CN 201280005707 A CN201280005707 A CN 201280005707A CN 103329260 B CN103329260 B CN 103329260B
Authority
CN
China
Prior art keywords
semiconductor element
framework
insulating component
distribution conductor
distribution
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201280005707.0A
Other languages
English (en)
Other versions
CN103329260A (zh
Inventor
辻野真广
宫原学
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Publication of CN103329260A publication Critical patent/CN103329260A/zh
Application granted granted Critical
Publication of CN103329260B publication Critical patent/CN103329260B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/04Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/057Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/10Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/1615Shape
    • H01L2924/16195Flat cap [not enclosing an internal cavity]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/162Disposition
    • H01L2924/16251Connecting to an item not being a semiconductor or solid-state body, e.g. cap-to-substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/171Frame
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09145Edge details
    • H05K2201/09172Notches between edge pads
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09145Edge details
    • H05K2201/09181Notches in edge pads
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09372Pads and lands
    • H05K2201/09409Multiple rows of pads, lands, terminals or dummy patterns; Multiple rows of mounted components
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09818Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09909Special local insulating pattern, e.g. as dam around component
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341Surface mounted components
    • H05K3/3431Leadless components
    • H05K3/3442Leadless components having edge contacts, e.g. leadless chip capacitors, chip carriers

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Semiconductor Lasers (AREA)

Abstract

本发明的一方式的半导体元件收纳用封装体具备:基体,其在上表面具有载置半导体元件的搭载区域;框体,其具有以包围搭载区域的方式设置在基体的上表面的框状部以及从框状部的内侧贯通到框状部的外侧的开口部;平板状的绝缘构件,其设置于开口部,从框体的内侧延伸到框体的外侧;多个配线导体,它们设置在绝缘构件的上表面,从框体的内侧延伸到框体的外侧;金属膜,其在绝缘构件的上表面且框体的外侧设置,包围多个配线导体且连续。

Description

半导体元件收纳用封装体、具备其的半导体装置及电子装置
技术领域
本发明涉及收纳半导体元件的半导体元件收纳用封装体、具备该半导体元件收纳用封装体的半导体装置及电子装置。这样的电子装置被作为各种电子设备的一个部件使用。
背景技术
作为收纳半导体元件的封装体,已知有如下结构,其具备载置半导体元件的基板、以及将半导体元件和外部的电路基板电连接的输入输出端子(例如,日本特开2003-218258号公报、日本特开2010-199277号公报)。在这样的封装体中,在输入输出端子的上表面形成有多个喷镀金属配线层。在各喷镀金属配线层上连接有将上述的喷镀金属配线层和外部的电路基板电连接的引线端子。
近些年,要求封装体的小型化。并且,为了封装体的高性能化,与输入输出端子连接的引线端子的个数存在增加的趋势。在使封装体小型化的情况下,或者在与输入输出端子连接的引线端子的个数增加的情况下,相邻的引线端子的间隔变窄,因此在上述的引线端子之间可能产生电短路。
发明内容
本发明的目的在于提供一种可以不使用引线端子的半导体元件收纳用封装体。
本发明的一方式涉及的半导体元件收纳用封装体具备:基体,其在上表面具有搭载半导体元件的搭载区域;框体,其具有以包围所述搭载区域的方式设置在所述基体的上表面的框状部以及从所述框状部的内侧贯通到所述框状部的外侧的开口部;平板状的绝缘构件,其设置于所述开口部,从所述框体的内侧延伸到所述框体的外侧。另外,半导体元件收纳用封装体还具备:多个配线导体,它们设置在所述绝缘构件的上表面,从所述框体的内侧延伸到所述框体的外侧;金属膜,其在所述绝缘构件的上表面且所述框体的外侧设置,包围所述多个配线导体且连续。
本发明的一方式涉及的半导体装置具备:所述半导体元件收纳用封装体;在所述搭载区域上载置的半导体元件;与所述框体接合、覆盖所述半导体元件并由金属构成的盖体。
本发明的一方式涉及的电子装置具备:所述半导体装置;搭载所述半导体装置的搭载基板;在所述搭载基板上搭载的电子部件;具有与所述配线导体不同的第二配线导体、且使所述第二配线导体与所述配线导体电连接的树脂基板。
附图说明
图1是表示本发明的第一实施方式涉及的半导体元件收纳用封装体、半导体装置及电子装置的分解立体图。
图2是半导体元件收纳用封装体及半导体装置的放大立体图。
图3(a)是表示图2所示的半导体元件收纳用封装体及半导体装置中的X-X截面处的接合构件的附近的放大剖视图。图3(b)是将图3(a)中的区域A放大而得到的放大剖视图。
图4是图2所示的半导体元件收纳用封装体及半导体装置的俯视图。
图5(a)是表示图1所示的半导体元件收纳用封装体中的树脂基板的上表面侧的立体图。图5(b)是表示图5(a)所示的树脂基板的下表面侧的立体图。
图6(a)是表示图1所示的半导体元件收纳用封装体中的绝缘构件、配线导体及金属膜的立体图。图6(b)是表示图6(a)的第一变形例的立体图。
图7(a)是表示图6(a)的第二变形例的立体图。图7(b)是将图7(a)中的区域C放大而得到的放大立体图。
图8(a)是表示图6(a)的第三变形例的立体图。图8(b)是图6(a)的第四变形例的立体图。
具体实施方式
以下,使用附图,对各实施方式涉及的半导体元件收纳用封装体、具备该半导体元件收纳用封装体的半导体装置及电子装置进行详细地说明。
如图1~4所示,本实施方式的半导体元件收纳用封装体1具备:基体5,其在上表面具有搭载半导体元件3的搭载区域;框体7,其具有以包围搭载区域的方式设置在基体5的上表面的框状部以及从框状部的内侧贯通到框状部的外侧的开口部。并且,半导体元件收纳用封装体1还具备:设置于开口部,从框体7的内侧延伸到框体7的外侧的平板状的绝缘构件9;设置在绝缘构件9的上表面,从框体7的内侧延伸到框体7的外侧的作为配线导体的多个第一配线导体11(以下,也称为配线导体11);在绝缘构件9的上表面且在框体7的外侧设置,包围多个配线导体11的连续的第一金属膜35(以下,也称为金属膜35)。
半导体装置101具备半导体元件收纳用封装体1、搭载于搭载区域的半导体元件3、与框体7接合的用于对半导体元件3进行密封的由金属构成的盖体23。另外,本实施方式的电子装置102具备半导体装置101、载置半导体装置101的载置基板33、在载置基板33上搭载的电子部件29、将电子部件29和半导体装置101的多个配线导体11电连接的树脂基板19。
作为将构成输入输出端子13的第一配线导体11与第三配线导体27电连接的配线,与使用引线端子的情况相比,在使用具有多个第二配线导体17的树脂基板19(柔性基板)的情况下,能够降低第二配线导体17之间的电短路产生的可能性。这是由于在使用具有多个第二配线导体17的树脂基板19的情况下,在半导体装置101的制造时或使用时,除了与第二配线导体17的弹性变形相伴的力之外,与树脂构件15的弹性变形相伴的力也施加在与第一配线导体11接合的接合部位上,并且多个第二配线导体17的间隔通过树脂基板19而被固定。
半导体元件收纳用封装体1具有以包围第一配线导体11的一方端部的方式配设在输入输出端子13的上表面上并将输入输出端子13与树脂基板19接合的接合构件21。由于接合构件21以包围第一配线导体11的一方端部的方式配设在输入输出端子13的上表面上,因此树脂基板19发生弹性变形所产生的力在接合构件21与树脂基板19的接合面分散,从而能够抑制从树脂基板19向输入输出端子13或第一配线导体11传递的情况。因此,能够减小在第一配线导体11上施加有大的力的可能性。其结果是,能够使第二配线导体17向第一配线导体11接合的接合性良好。
基体5为四方板形状,在上表面具有用于搭载半导体元件3的搭载区域。本实施方式中的基体5为具有四方板形状的部分和在该四方板形状的部分的四角分别向侧方引出并形成有螺纹紧固孔31的部分的形状。通过该螺纹紧固孔31而将半导体元件收纳用封装体1向载置基板33螺纹紧固,由此能够将半导体元件收纳用封装体1固定于载置基板33。需要说明的是,在本实施方式中,搭载区域是指俯视基体5时基体5与半导体元件3重合的区域。
本实施方式的搭载区域形成在基体5的上表面的中央部,但由于将搭载半导体元件3的区域作为搭载区域,因此例如也可以在基体5的上表面的端部形成搭载区域。另外,对于本实施方式的搭载区域而言,基体5具有一个搭载区域,但基体5也可以具有多个搭载区域,且在各搭载区域上搭载半导体元件3。
在基体5上的搭载区域上设有半导体元件3。经由输入输出端子13等能够在半导体元件3与外部电路之间进行信号的输入输出。这样,由于在基体5的上表面配设有半导体元件3,因此作为基体5,要求至少在配设有半导体元件3的部分具有高的绝缘性。基体5通过将多个绝缘性构件层叠而制作。并且,在该基体5的搭载区域上搭载半导体元件3。作为绝缘性构件,可以使用例如氧化铝质烧结体、富铝红柱石质烧结体、碳化硅质烧结体、氮化铝质烧结体或氮化硅质烧结体那样的陶瓷材料、或者玻璃陶瓷材料。
在此,对基体5的制作方法进行说明。首先,通过将含有玻璃粉末或陶瓷粉末的原料粉末、有机溶剂及粘合剂混合来制作混合构件。通过将该混合构件成形为片状来制作多个陶制生片。通过将多个陶制生片层叠来制作多个层叠体。通过将多个层叠体分别以约1600度的温度进行一体烧成来制作基体5。需要说明的是,作为基体5,不局限于将多个绝缘性构件层叠而成的结构。也可以通过一个绝缘性构件构成基体5。
另外,半导体元件3可以直接安装在基体5的上表面上,但也可以如本实施方式的半导体元件收纳用封装体1那样,基体5具备用于搭载半导体元件3的搭载基板25,在该搭载基板25上搭载半导体元件3,其中,该搭载基板25例如通过对坯料实施轧制加工法、冲裁加工法那样的金属加工法而制作,由铁、铜、镍、铬、钴或钨那样的金属材料或者包含上述金属材料中的任一种的合金等构成,且配设在基体5的搭载区域上。作为搭载基板25,为了保持与基体5的绝缘性,可以使用例如氧化铝质烧结体、富铝红柱石质烧结体、碳化硅质烧结体、氮化铝质烧结体或氮化硅质烧结体那样的陶瓷材料、或者玻璃陶瓷材料。
半导体元件收纳用封装体1具备在基体5的上表面以包围搭载区域的方式设置的框体7。作为框体7,可以使用例如氧化铝质烧结体、富铝红柱石质烧结体、碳化硅质烧结体、氮化铝质烧结体或氮化硅质烧结体那样的陶瓷材料、或者玻璃陶瓷材料。另外,框体7还可以使用例如铁、铜、镍、铬、钴或钨那样的金属材料、或者包含上述金属材料中的任一种的合金。框体7能够通过对坯料实施轧制加工法、冲裁加工法那样的金属加工法来制作。另外,框体7可以由一个构件构成,也可以为多个构件的层叠结构。框体7经由接合材料与基体5连接。作为接合材料,可以使用例如银焊料等焊料。
在半导体元件收纳用封装体1中的框体7的开口部中插入固定有输入输出端子13。输入输出端子13具有绝缘构件9和在绝缘构件9的上表面配设的多个第一配线导体11。多个第一配线导体11分别以一方端部位于框体7的外侧的方式从由框体7包围的区域的内侧配置到外侧。多个配线导体11能够将由框体7包围的区域的内侧和由框体7包围的区域的外侧电连接。上述的多个第一配线导体1隔开规定的间隔配设,以免相互电短路。作为多个第一配线导体11的间隔,为0.3~1.5mm左右。
绝缘构件9为四方板形状,且在上表面配设有多个第一配线导体11。作为绝缘构件9的例示的尺寸,可以使用俯视时的一边为1~20mm左右、厚度为0.5~2mm左右的四方板形状的构件。作为绝缘构件9,可以使用例如氧化铝质烧结体、富铝红柱石质烧结体、碳化硅质烧结体、氮化铝质烧结体或氮化硅质烧结体那样的陶瓷材料、或者玻璃陶瓷材料。
作为第一配线导体11,可以使用例如钨、钼、镍、铜、银或金那样的金属材料、或者含有上述金属材料中的任一种的合金。第一配线导体11能够经由第二配线导体17等将外部电路和半导体元件3电连接。第一配线导体11中,第一配线导体11的一部分可以埋设于绝缘构件9。
在框体7由金属材料构成的情况下,为了确保框体7与第一配线导体11的绝缘性,在框体7的开口部内且在第一配线导体11与框体7之间配设绝缘性的构件10。
位于框体7的外侧的第一配线导体11的一方端部由在输入输出端子13的上表面配设的接合构件21包围。换言之,第一配线导体11中的位于框体7的外侧的部分由框体7及接合构件21包围。这样,由于第一配线导体11的一方端部由接合构件21包围,因此即使在树脂基板19发生弹性变形的情况下,也能够抑制在第一配线导体11向第二配线导体17接合的接合部位施加有大的力的情况。
接合构件21是用于将输入输出端子13与树脂基板19接合的构件。作为接合构件21,可以使用例如硅树脂、丙烯酸树脂或环氧树脂那样的树脂材料、钎料那样的金属材料。作为例示的钎料,列举有SnAgCu钎料、SnZnBi钎料、SnCu钎料、SnAgInBi钎料。
在接合构件21使用钎料那样的金属材料的情况下,为了提高输入输出端子13向接合构件21接合的接合性,在绝缘构件9的上表面,以俯视时与接合构件21重合的方式将第一金属膜35配设在绝缘构件9与接合构件21之间。第一金属膜35可以通过例如喷镀金属材料而形成。另外,在接合构件21使用钎料那样的金属材料的情况下,为了防止接合构件21与第一配线导体11之间的电短路,在第一金属膜35与第一配线导体11之间空出0.3~1.5mm的间隙。
另外,对于第一金属膜35而言,可以使第一金属膜35与接地配线电连接。由于通过第一金属膜35或钎料将多个第一配线导体11各自的一方端部包围,因此在将第一金属膜35与接地配线电连接的情况下,能够减少输入输出信号从多个第一配线导体11各自的一方端部的电磁泄漏。因此,能够抑制输入输出信号的衰减。并且,在使用了半导体元件收纳用封装体1的电子装置102中,能够减少因输入输出信号向外部泄漏而对搭载在载置基板33上的电子部件29的电磁影响。
需要说明的是,这里所说的“接地”是指与作为所谓的大地电位的外部的基准电位电连接的情况,作为基准电位,未必需要使电位为0V。
如图4、6(a)所示,在半导体元件收纳用封装体1中,配设于绝缘构件9的上表面的第一金属膜35在俯视时,位于比绝缘构件9的外周缘靠内侧的位置。换言之,在绝缘构件9的外周缘与配设于绝缘构件9的上表面的第一金属膜35之间存在间隙。
如图6(b)所示,配设于绝缘构件9的上表面的第一金属膜35在俯视时,还可以配设到绝缘构件9的外周缘。通过将第一金属膜35设置到绝缘构件9的外周缘,能够有效地减少在第一配线导体11中流过的输入输出信号的电磁泄漏。并且,即使树脂基板19发生弹性变形,由于第一金属膜35在俯视时配设到绝缘构件9的外周缘,因此树脂基板19也不会与绝缘构件9的上表面或端部接触,能够抑制因树脂基板19与绝缘构件9接触而产生的对树脂基板19或第二配线导体17的损伤或第二配线导体17的断线,并且能够确保输入输出端子13与第二配线导体17的绝缘性。另外,如图6(b)所示,在绝缘构件9的上表面配设的第一金属膜35配设到绝缘构件9的外周缘的情况下,优选在绝缘构件9的侧面配设第二金属膜37,并使在绝缘构件9的上表面配设的第一金属膜35与在绝缘构件9的侧面配设的第二金属膜37连续。能够通过第一金属膜35及第二金属膜37这两方有效地减少输入输出信号的电磁泄漏,并且,能够提高绝缘构件9与绝缘基板19的经由第一金属膜35及第二金属膜37和接合构件21的接合性。
如图7所示,在绝缘构件9的侧面配设有第二金属膜37的情况下,优选具有在上表面及侧面开口的槽部45(Castellation),且在该槽部的内表面也配设第二金属膜37。能够使第一及第二金属膜35、37向绝缘构件9接合的接合性更加良好,并且,能够进一步提高第一及第二金属膜35、37与作为接合构件21的钎料的接合性。
如图8(a)所示,第一金属膜35的一部分35A还可以设置到多个第一配线导体11之间。一部分35A以分别包围在框体7的外侧露出的多个第一配线导体11的方式设置,由此能够增大对在框体7的外侧露出的第一配线导体11进行包围的区域,从而能够有效地减少在第一配线导体11中流过的输入输出信号的电磁泄漏,并且在以第一金属膜35为基准电位的情况下,能够有效地确保第一配线导体11与第一金属膜35的电磁场耦合。
如图8(b)所示,第一金属膜35的一部分35A也可以将在框体7的外侧露出的多个第一配线导体11每两个集中包围。被每两个集中包围的一对第一配线导体11例如作为差动线路而发挥功能,在以第一金属膜35为基准电位的情况下,第一金属膜35能够有效地确保与一对第一配线导体11的电磁场耦合,并同时抑制对一对第一配线导体11的来自外部的电磁场影响。
优选接合构件21向树脂基板19接合的接合面积比第二配线导体17向第一配线导体11接合的接合面积大。如以上所示,即使在树脂基板19发生弹性变形的情况下,也能够使伴随该弹性变形而产生的力在接合构件21与树脂基板19的接合部位分散,从而能够抑制从树脂基板19向输入输出端子13传递的情况。接合构件21与树脂基板19的接合面积大,且接合构件21与树脂基板19的接合部位处的力的分散大,由此能够进一步减小从树脂基板19向输入输出端子13传递的力。通过使接合构件21向树脂基板19接合的接合面积比第二配线导体17向第一配线导体11接合的接合面积大,能够在接合构件21与树脂基板19的接合部位充分地分散上述的力。
如图4所示,优选接合构件21的位于第一配线导体11的长度方向的前端的部分处的长度方向的宽度L1比位于第一配线导体11的宽度方向的前端的部分处的宽度方向的宽度L2大。在树脂基板19发生弹性变形的情况下,在接合构件21上,在位于第一配线导体11的长度方向的前端的部分上比位于第一配线导体11的宽度方向的前端的部分容易施加有大的力。如图4所示,在配设有接合构件21的情况下,不用使输入输出端子13过度变大,或者不过度使用接合构件21,就能够使经由接合构件21的树脂基板19与输入输出端子13的接合性变得良好。
如图3所示,优选接合构件21在与绝缘构件9的上表面垂直且与第一配线导体11的长度方向正交的截面中,侧面为凹状的曲线形状。通过上述的截面中的侧面为凹状的曲线形状即所谓“缩径”形状,从而接合构件21容易发生弹性变形。因此,能够使与树脂基板19的弹性变形相伴的力在接合构件21中容易分散。
另外,在侧面为凹状的曲线形状的情况下,能够分别增大接合构件21与输入输出端子13的接合面积以及接合构件21与树脂基板19的接合面积。因此,能够分别提高接合构件21与输入输出端子13的接合性以及接合构件21与树脂基板19的接合性。
树脂基板19经由接合构件21与输入输出端子13接合。树脂基板19具有在片状或板状的树脂构件15上配设有第二配线导体17的结构,该第二配线导体17的引出到树脂构件15的下表面的端部与第一配线导体11连接。具体而言,作为树脂基板19,可以使用在树脂构件15上形成有作为第二配线导体17的连接配线的具有挠性的所谓FPC(Flexible-Printed-Circuit)基板,该树脂构件由聚酰亚胺那样的树脂薄膜或通过液晶聚合物形成的基底薄膜构成。即,树脂基板19能够折弯或折叠。
另外,在接合构件21使用钎料那样的金属材料的情况下,如图5所示,优选以包围与第一配线导体11连接的第二配线导体17的端部的方式配设在树脂构件15的下表面设置的第三金属膜39。由此,能够提高树脂基板19向接合构件21接合的接合性。在图5中,接合构件21与第三金属层39中的区域B接合。
另外,在将对钎料的浸润性良好的金属膜配设在树脂构件15的下表面的情况下,能够抑制接合构件21浸润扩展到树脂构件15的下表面的设想之外的部位的情况。因此,能够防止接合构件21与第二配线导体17的端部接触那样的情况。
优选接合构件21向树脂基板19接合的接合面积比接合构件21向输入输出端子13接合的接合面积大。在树脂基板19发生弹性变形的情况下,在接合构件21与树脂基板19的接合面上比接合构件21与输入输出端子13的接合面上更容易较大地施加与上述变形相伴的力。在半导体元件收纳用封装体1中,容易施加相对大的力的接合构件21与树脂基板19的接合面的面积比接合构件21与输入输出端子13的接合面的面积大。因此,能够稳定地经由接合构件21使树脂基板19与输入输出端子13接合。由此,能够使第二配线导体17向第一配线导体11接合的接合性良好。
本实施方式涉及的半导体装置101具备:以上述方式为代表的封装体1;在载置区域上载置的半导体元件3;与框体7接合的用于密封半导体元件3的由金属构成的盖体23。另外,本实施方式的电子装置102具备:上述的半导体装置101;载置半导体装置101的载置基板33;在载置基板33上配设且与第二配线导体17连接的第三配线导体27;在载置基板33上的与树脂基板19上下重合的位置搭载的电子部件29。
半导体元件收纳用封装体1在基体5所具有的螺纹紧固孔31处通过螺纹紧固而固定于载置基板33。半导体装置101在基板的搭载区域上搭载有半导体元件3。另外,半导体元件3通过接合线43与由框体7包围的第一配线导体11连接。通过经由树脂基板19的第二配线导体17等向该半导体元件3输入外部信号,能够从半导体元件3得到所希望的输出。作为半导体元件3,列举有例如以LD元件为代表的对光纤射出光的发光元件、以PD元件为代表的相对于光纤接受光的受光元件。
盖体23与框体7接合,且以密封半导体元件3的方式设置。盖体23与框体7的上表面接合。并且,在由基体5、框体7及盖体23包围的空间中密封半导体元件3。通过这样密封半导体元件3,能够抑制半导体元件收纳用封装体1的长期使用引起的半导体元件3的劣化。作为盖体23,可以使用例如铁、铜、镍、铬、钴或钨那样的金属材料、或者由上述金属材料构成的合金。另外,框体7和盖体23能够通过例如滚焊法接合。并且,框体7和盖体23还可以使用例如金-锡焊料来接合。
电子装置102具有在载置基板33上配设且与第二配线导体17连接的第三配线导体27。具体而言,在上表面配设有第二连接导体的绝缘板41配设在载置基板33上。第三配线导体27与第二配线导体17连接,从而经由第二配线导体17及第三配线导体27等能够在半导体元件3与外部电路之间进行信号的输入输出。
作为绝缘板41,可以使用例如氧化铝质烧结体、富铝红柱石质烧结体、碳化硅质烧结体、氮化铝质烧结体或氮化硅质烧结体那样的陶瓷材料、或者玻璃陶瓷材料、树脂材料。另外,作为第三配线导体27,优选与第一配线导体11同样使用导电性良好的构件。具体而言,可以使用钨、钼、镍、铜、银及金那样的金属材料、或者包含上述金属材料中的任一种的合金来作为第三配线导体27。或者,作为绝缘基板41的代替,还可以将与载置基板33上形成的电配线电连接的连接销设置在载置基板33的上表面。并且,将连接销插入到在树脂基板19上设置的与绝缘基板19的配线导体电导通的贯通孔中,且通过钎料等导电性构件进行接合固定,由此来进行连接销与载置基板33的电连接。
另外,在载置基板33上搭载有电子部件29。此时,通过在与树脂基板19上下重合的位置搭载电子部件29,能够使电子装置102小型化。另外,在将与接地配线电连接的第三金属膜39配设在树脂构件15的下表面的情况下,能够减小通过第二配线导体17的输入输出信号引起的电磁影响。具体而言,在将第三金属膜39配设在树脂构件15的下表面的情况下,由于作为接地电极而发挥功能的第三金属膜39位于第二配线导体17与电子部件29之间,因此能够减小通过第二配线导体17的输入输出信号引起的电磁影响。
以上,对本发明的一实施方式的半导体元件收纳用封装体1、具备该半导体元件收纳用封装体1的半导体装置101及电子装置102进行了说明,但本发明没有限定为上述的实施方式。即,只要在不脱离本发明的主旨的范围内,就可以实施各种变更或实施方式的组合。

Claims (4)

1.一种电子装置,其特征在于,具备:
半导体装置;搭载基板;电子部件;树脂基板,
所述半导体装置具备:半导体元件收纳用封装体;半导体元件;盖体,
所述半导体元件收纳用封装体具备:
基体,其在上表面具有搭载半导体元件的搭载区域;
框体,其具有以包围所述搭载区域的方式设置在所述基体的上表面的框状部以及从所述框状部的内侧贯通到所述框状部的外侧的开口部;
平板状的绝缘构件,其设置于所述开口部,从所述框体的内侧延伸到所述框体的外侧;
多个配线导体,它们设置在所述绝缘构件的上表面,从所述框体的内侧延伸到所述框体的外侧;
金属膜,其在所述框体的外侧且所述绝缘构件的最上表面设置,包围所述多个配线导体且连续,
所述半导体元件搭载在所述搭载区域上;
所述盖体与所述框体接合、覆盖所述半导体元件并由金属构成,
所述搭载基板搭载所述半导体装置;
所述电子部件搭载在所述搭载基板上;
所述树脂基板具有与所述配线导体不同的第二配线导体、且所述第二配线导体与所述配线导体电连接。
2.根据权利要求1所述的电子装置,其特征在于,
所述金属膜从所述绝缘构件的上表面设置到所述绝缘构件的侧面。
3.根据权利要求1或2所述的电子装置,其特征在于,
所述金属膜的一部分一直设置到所述多个配线导体之间。
4.根据权利要求1或2所述的电子装置,其特征在于,
所述绝缘构件设有在所述绝缘构件的上表面及所述绝缘构件的侧面开口的槽部。
CN201280005707.0A 2011-07-26 2012-07-20 半导体元件收纳用封装体、具备其的半导体装置及电子装置 Active CN103329260B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011163426 2011-07-26
JP2011-163426 2011-07-26
PCT/JP2012/068436 WO2013015216A1 (ja) 2011-07-26 2012-07-20 半導体素子収納用パッケージ、これを備えた半導体装置および電子装置

Publications (2)

Publication Number Publication Date
CN103329260A CN103329260A (zh) 2013-09-25
CN103329260B true CN103329260B (zh) 2016-05-11

Family

ID=47601063

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201280005707.0A Active CN103329260B (zh) 2011-07-26 2012-07-20 半导体元件收纳用封装体、具备其的半导体装置及电子装置

Country Status (5)

Country Link
US (1) US8952518B2 (zh)
EP (1) EP2738798B1 (zh)
JP (1) JP5537736B2 (zh)
CN (1) CN103329260B (zh)
WO (1) WO2013015216A1 (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102884618B (zh) * 2010-09-28 2015-07-22 京瓷株式会社 元件收纳用容器及使用其的电子装置
WO2014069123A1 (ja) 2012-10-30 2014-05-08 京セラ株式会社 電子部品収納用容器および電子装置
JP6082114B2 (ja) * 2013-07-26 2017-02-15 京セラ株式会社 素子収納用パッケージおよび実装構造体
CN106062946B (zh) * 2014-03-13 2018-10-23 京瓷株式会社 电子部件收纳用封装件以及电子装置
JP5943985B2 (ja) * 2014-10-30 2016-07-05 三菱電機株式会社 電子制御装置
JP6397127B2 (ja) * 2015-05-20 2018-09-26 京セラ株式会社 半導体素子パッケージ、半導体装置および実装構造体
EP3588549A4 (en) * 2017-02-23 2020-12-02 KYOCERA Corporation INSULATING BEAM, SEMI-CONDUCTOR HOUSING AND SEMICONDUCTOR COMPONENT
JP6967910B2 (ja) * 2017-08-09 2021-11-17 新光電気工業株式会社 電子部品用パッケージ及び電子部品装置
US10453310B2 (en) * 2017-09-29 2019-10-22 Konami Gaming, Inc. Gaming system and methods of operating gaming machines to provide skill-based wagering games to players
DE102019104792A1 (de) * 2018-03-01 2019-09-05 Nichia Corporation Lichtemittierendes modul
JP1643134S (zh) * 2019-03-15 2019-10-07
JP7279527B2 (ja) * 2019-05-31 2023-05-23 株式会社オートネットワーク技術研究所 配線部材
WO2024067218A1 (zh) * 2022-09-27 2024-04-04 青岛海信激光显示股份有限公司 投影设备

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63216366A (ja) * 1987-03-05 1988-09-08 Fujitsu Ltd 集積回路用パツケ−ジ
JPH04180401A (ja) * 1990-11-15 1992-06-26 Hitachi Ltd 高周波伝送線路
JPH11238838A (ja) * 1998-02-19 1999-08-31 Kyocera Corp 混成集積回路装置
JP3642739B2 (ja) * 2001-02-20 2005-04-27 京セラ株式会社 半導体素子収納用パッケージ
FR2824953B1 (fr) * 2001-05-18 2004-07-16 St Microelectronics Sa Boitier semi-conducteur optique a lentille incorporee et blindage
US6847115B2 (en) * 2001-09-06 2005-01-25 Silicon Bandwidth Inc. Packaged semiconductor device for radio frequency shielding
JP2003188300A (ja) * 2001-12-17 2003-07-04 Kyocera Corp 半導体素子収納用パッケージおよび半導体装置
JP2003218258A (ja) * 2002-01-21 2003-07-31 Kyocera Corp 光半導体素子収納用パッケージおよび光半導体装置
JP4874177B2 (ja) * 2007-06-28 2012-02-15 京セラ株式会社 接続端子及びこれを用いたパッケージ並びに電子装置
WO2009057691A1 (ja) * 2007-10-30 2009-05-07 Kyocera Corporation 接続端子及びこれを用いたパッケージ並びに電子装置
JP5241562B2 (ja) * 2009-02-25 2013-07-17 京セラ株式会社 接続装置、フレキシブル基板付き半導体素子収納用パッケージ、およびフレキシブル基板付き半導体装置
WO2012098799A1 (ja) * 2011-01-20 2012-07-26 京セラ株式会社 半導体素子収納用パッケージ、およびこれを備えた半導体装置

Also Published As

Publication number Publication date
EP2738798A4 (en) 2015-06-03
US20140008780A1 (en) 2014-01-09
US8952518B2 (en) 2015-02-10
EP2738798B1 (en) 2021-07-14
WO2013015216A1 (ja) 2013-01-31
JP5537736B2 (ja) 2014-07-02
EP2738798A1 (en) 2014-06-04
CN103329260A (zh) 2013-09-25
JPWO2013015216A1 (ja) 2015-02-23

Similar Documents

Publication Publication Date Title
CN103329260B (zh) 半导体元件收纳用封装体、具备其的半导体装置及电子装置
US11183465B2 (en) Radio-frequency module
CN108054163B (zh) 半导体封装设备
JP6397127B2 (ja) 半導体素子パッケージ、半導体装置および実装構造体
CN104428888B (zh) 电子部件收纳用容器以及电子装置
US10014233B2 (en) Electronic component containing package and electronic device
JP2009253280A (ja) 気密密閉している回路装置を伴ったパワー半導体モジュールとその製造方法
JPWO2015046292A1 (ja) 電子部品収納用パッケージおよび電子装置
JP5518260B2 (ja) 素子収納用パッケージ、半導体装置用部品および半導体装置
TW201501262A (zh) 半導體封裝
CN104617910B (zh) 水晶振子
JP2016115736A (ja) 半導体素子パッケージおよび半導体装置
JP6224322B2 (ja) 電子部品収納用パッケージおよびそれを用いた電子装置
JP2015015513A (ja) Fpc基板及びその接続方法、ならびに電子部品収納用パッケージ
CN107615893A (zh) 布线基板、电子装置以及电子模块
WO2013042627A1 (ja) 電子部品載置用基板、電子部品収納用パッケージおよび電子装置
JP6673764B2 (ja) 半導体素子実装用基板および半導体装置
JP2017152560A (ja) 半導体素子パッケージおよび半導体装置
JP5805471B2 (ja) 圧電デバイス
JP2013012592A (ja) 素子収納用パッケージおよびこれを備えたモジュール
JP2015002206A (ja) 素子収納用パッケージおよび実装構造体
CN115732460A (zh) 半导体器件
KR20120026913A (ko) 판형 연결 접속재 및 이를 이용한 반도체 패키지
JP2012138434A (ja) 電子回路基板
JP2012234880A (ja) 素子収納用パッケージおよびこれを備えた半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant