KR20120026913A - 판형 연결 접속재 및 이를 이용한 반도체 패키지 - Google Patents

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Abstract

판형 도전층, 및 도전층 상에 코팅(coating)된 절연층을 포함하는 반도체 패키지의 연결 접속재 및 이를 이용한 반도체 패키지를 제시한다.

Description

판형 연결 접속재 및 이를 이용한 반도체 패키지{Interconnecting plate and semiconductor package using the same}
본 발명은 반도체 기술에 관한 것으로, 특히, 판형(plate type) 연결 접속재 및 이를 이용한 반도체 패키지(package)에 관한 것이다.
반도체 소자가 고집적화되고 다중 기능화(multi function)되면서, 반도체 칩(chip)들을 적층(stack)하여 반도체 패키지를 제조하는 기술의 중요도가 커지고 있다. 적층된 반도체 칩들의 전기적 연결을 위해서, 캐필러리(capilary)를 이용하여 금(Au) 와이어(wire)를 반도체 칩(chip)과 인쇄회로기판(PCB)과 연결하고 있다. 이러한 연결 와이어(bonding wire)는 도전성의 와이어가 칩(chip)과 기판을 연결하고 있으므로, 와이어와 적층된 칩이 닿을 경우 전기적 단락(short)이나 전류 누설(leakage)가 유발될 수 있다.
이러한 와이어의 단락 또는 누설을 억제하기 위해서, 와이어의 루프 높이(loof heihgt)를 보다 더 낮게 형성하게 와이어 연결 과정을 제어하거나, 또는 적층되는 반도체 칩들 사이의 간격을 높여주어 와이어가 칩과 접촉하지 않도록 유도하는 경우를 고려할 수 있다. 그런데, 와이어의 루프 높이를 낮춰주는 데에는 물리적 및 기계적 한계가 있으며, 적층된 칩들 사이의 간격을 증가시키는 것은 반도체 패키지의 전체 두께가 두꺼워져 보다 얇은 두께의 패키지가 요구를 충족하기 어렵다.
본 발명은 연결 와이어와 적층 반도체 칩(chip)들 사이의 단락을 억제할 수 있는 연결 접속재 및 이를 이용한 반도체 패키지를 제시하고자 한다.
본 발명의 일 관점은, 판형 도전층; 및 상기 도전층 상에 코팅(coating)된 절연층을 포함하는 반도체 패키지의 연결 접속재를 제시한다.
상기 도전층은 구리(Cu), 철(Fe), 니켈(Ni) 또는 금(Au)을 포함하는 금속층일 수 있다. 상기 도전층은 금속층; 및 솔더(solder)층을 포함하고, 상기 절연층은 상기 솔더층에 반대되는 상기 도전층 상면에 코팅된 것일 수 있다.
본 발명의 다른 일 관점은, 제1접속부를 포함하는 기판; 상기 기판 상에 적층되고 제2접속부를 포함하는 반도체 칩; 및 판형 도전층 및 상기 도전층 상에 코팅된 절연층을 포함하여 상기 제1 및 제2접속부에 연결하는 연결 접속재를 포함하는 반도체 패키지를 제시한다.
상기 반도체 칩 상에 적층되는 상부 반도체 칩; 및 상기 상부 반도체 칩과 상기 반도체 칩 사이에 상기 제2접속부를 노출하게 개재되는 스페이서(spacer)를 더 포함하고, 상기 절연층은 상기 스페이서에 의해 노출되는 상기 상부 반도체 칩의 후면에 대향되어 상기 상부 반도체 칩과 상기 도전층의 절연을 확보하는 반도체 패키지를 제시한다.
상기 도전층은 상기 제1 및 제2접속부에 접촉할 부분에 솔더(solder)층을 더 포함할 수 있다.
본 발명의 실시예에 따르면, 적층 반도체 칩(chip)과 인쇄회로기판을 전기적으로 연결할 때, 반도체 칩과의 접촉에 따른 단락을 억제할 수 있는 판형 연결 접속재 및 이를 이용한 반도체 패키지를 제시할 수 있다. 판형 연결 접속재는 도전층 상에 절연층을 구비할 수 있어, 적층된 반도체 칩과의 접촉 시에도 절연층에 의한 절연을 보다 신뢰성있게 확보할 수 있다. 이에 따라, 연결 신뢰성을 보다 향상시킬 수 있다. 다수의 반도체 칩들을 적층할 때, 칩과 칩간의 이격 간격을 보다 줄일 수 있어, 보다 얇은 반도체 패키지를 유효하게 제공할 수 있다.
판형 연결 접속재의 판형 몸재의 폭(width)이나 두께를 보다 자유롭게 넓히거나 조절할 수 있어, 전기적 연결에 요구되는 낮은 저항과 같은 전기적 특성을 보다 유효하게 구현할 수 있다. 와이어 연결 시 유의해야할 루프 높이에 대한 제어를 고려할 필요가 없어 보다 긴 거리의 연결 접속이 보다 유효하게 이루어질 수 있다. 구리를 연결 접속재의 도전층의 형성에 이용하는 것이 가능하여, 연결 접속재에 소요되는 비용을 줄일 수 있어, 반도체 패키지를 제조하는 비용 감소를 구현할 수 있다.
도 1 및 도 2는 본 발명의 실시예에 따른 판형 연결 접속재를 보여주는 도면들이다.
도 3 및 도 4는 본 발명의 실시예에 따른 판형 연결 접속재를 포함하는 반도체 패키지를 보여주는 도면들이다.
도 1을 참조하면, 본 발명의 실시예에 따른 판형 연결 접속재(100)는, 판형 도전층(110) 및 도전층(110) 상에 코팅(coating)된 절연층(120)을 포함하여 구성될 수 있다. 도전층(110)은 구리(Cu), 철(Fe), 니켈(Ni) 또는 금(Au)과 같은 도전성 금속층이나 이를 포함하는 합금층으로 형성될 수 있다. 절연층(120)은 도전층(110)의 일면, 예컨대 상면 상에 코팅되며, 측면 및 하면을 노출하게 코팅될 수 있다. 이때, 도전층(110)은, 도 2에 제시된 바와 같이, 다층의 금속층, 예컨대, 구리층과 같이 전도성이 상대적으로 높은 금속층(113)의 하면에 솔더(solder)층(113)을 포함하는 2중층으로 구비될 수도 있다. 솔더층(113)은 반도체 칩이나 인쇄회로 기판의 접속부로 구비되는 접속 패드(pad)에 금속층(113)을 상대적으로 높은 접착성을 구현하여 금속층(113)을 접착시키기 위해 도입될 수 있다.
이러한 판형 연결 접속재(100)는 도전층(110)을 시트(sheet) 또는 필름(film) 형태로 형성하고, 도전층(110)의 시트 또는 필름 상에 절연층(120)을 코팅한 후, 선형(line type)으로 절단하여 판 형태로 제작할 수 있다. 이때, 절단되는 판 형태의 폭을 자유롭게 설정할 수 있어, 상대적으로 넓은 판형태의 연결 접속재(100)나 상대적으로 좁은 판형태의 연결 접속재(100)로 구비할 수 있다. 또한, 도전층(110)의 시트 또는 필름의 두께를 자유롭게 조절함으로써, 연결 접속재(100)의 두께를 보다 자유롭게 다양한 두께를 가지게 할 수 있다. 이에 따라, 상대적으로 긴 연결이 필요한 경우에도 상대적으로 넓은 폭과 두꺼운 두께를 가지는 도전층(110)을 포함하는 연결 접속재(100)를 이용할 수 있어, 저항의 저하나 전기적 특성의 저하없이 반도체 칩을 인쇄회로 기판에 신뢰성있게 연결할 수 있다.
도 3을 참조하면, 본 발명의 실시예에 따른 판형 연결 접속재(100)를 이용하여 반도체 패키지의 연결 구조를 구현할 수 있다. 본 발명의 실시예에 따른 반도체 패키지는, 본딩 패드(bonding pad)와 같은 제1접속부(201)를 표면에 구비하는 인쇄회로 기판(200) 상에 반도체 칩(300)을 적층할 때, 반도체 칩(300)의 칩 패드(chip pad)와 같은 제2접속부(301)와 제1접속부(201)를 연결할 때, 판형 연결 접속재(100)가 이용된다.
판형 연결 접속재(100)의 도전층(110)이 제1 및 제2접속부(201, 301)에 그 끝단이 각각 열 압착 등의 방법으로 압착되어 연결될 수 있다. 이때, 제1 및 제2접속부(201, 301)에 접촉하는 부분에는 솔더층(도 2의 111)이 더 구비되어, 도전층(110)의 금속층(도 2의 113)과 제1 및 제2접속부(201, 301)를 연결이 이러한 솔더층(111)에 의해 이루어지게 할 수 있다. 따라서, 솔더층(111)은 도 2에 제시된 바와 같이 금속층(113)의 하면 전면을 덮게 형성될 수도 있으나, 금속층(113)의 제1 및 제2접속부(201, 301)에 대응되는 부분에만 선택적으로 형성될 수도 있다. 이러한 솔더층(111)의 도입은 연결 신뢰성을 향상시키는 데 유효하다.
이러한 연결 접속재(100)는 반도체 칩(300)이 계단 형태를 이루며 적층될 때, 상측의 반도체 칩(300)의 제2접속부(301)와 아래측의 다른 반도체 칩의 제2접속부 간을 연결시키는 데에도 적용될 수 있다. 또한, 연결 접속재(100)가 상대적으로 먼 거리를 두고 상호 이격된 제1접속부(201)와 제2접속부(301) 사이를 연결할 때, 상대적으로 넓은 폭 및 두께를 가지게 도입되어, 저항 증가를 억제하고 보다 낮은 저항을 유지할 수 있는 등의 전기적 특성의 향상을 구현할 수 있다.
도 4를 참조하면, 본 발명의 실시예에 따른 판형 연결 접속재(100)는 다수의 반도체 칩(310, 320)들이 적층될 때 적용될 수 있다. 예컨대, 인쇄회로 기판(200) 상에 제1반도체 칩(310)이 적층되고, 제1반도체 칩(310) 상에 제2반도체 칩(320)이 사이에 스페이서(spacer: 311)을 두고 이격되어 적층되는 적층형 반도체 패키지에 판형 제1연결 접속재(100)가 적용될 수 있다.
제1연결 접속재(100)는 스페이서(311)에 의해 노출되는 제1반도체 칩(310)의 제2접속부(311)와 기판(200)의 제1접속부(201)를 연결한다. 이때, 스페이서(311)에 의해 단부측의 하면 일부가 노출되게 적층되는 제2반도체 칩(320)의 노출된 후면에 연결 접속재(100)가 접촉되어나 매우 근접되게 위치할 수 있다. 제1연결 접속재(100)의 절연층(120)은 스페이서(311)에 의해 노출되는 상부의 제2반도체 칩(320)의 후면에 대향되게 위치하므로, 상부 제2반도체 칩(320)과 제1연결 접속재(100)의 도전층(110) 사이의 절연을 절연층(120)이 확보하게 된다. 이에 따라, 도전층(110)과 상부 제2반도체 칩(320) 간의 단락이나 누설을 신뢰성있게 방지할 수 있다.
제2반도체 칩(320)의 제3접속부(321)와 기판(200)의 제4접속부(203)를 연결하는 제2연결 접속재(101)는 제1연결 접속재(100)와 동일한 형상의 접속재로 이용될 수 있지만, 상대적으로 먼 거리에 연장되므로 이에 따른 저항 감소를 보상하기 위해서 제1연결 접속재(100) 보다 넓은 폭 또는 두께를 가지는 도전층(110)을 구비할 수 있다. 이에 따라, 먼 거리의 연결에 따른 저항 감소를 보상하여 전기 특성을 향상시킬 수 있다. 또한, 와이어 본딩 시의 루프 제어가 요구되지 않으므로, 보다 먼 거리의 연결이 가능하다.
100...판형 연결 접속재 110...도전층
120...절연층 200...인쇄회로 기판
310...제1반도체 칩 320...제2반도체 칩.

Claims (6)

  1. 판형 도전층; 및
    상기 도전층 상에 코팅(coating)된 절연층을 포함하는 반도체 패키지의 연결 접속재.
  2. 제1항에 있어서,
    상기 도전층은 구리(Cu), 철(Fe), 니켈(Ni) 및 금(Au)을 포함하는 일군의 금속에서 선택되는 어느 하나를 포함하거나 또는 이를 포함하는 합금을 포함하는 반도체 패키지의 연결 접속재.
  3. 제1항에 있어서,
    상기 도전층은
    금속층; 및
    솔더(solder)층을 포함하고,
    상기 절연층은 상기 솔더층에 반대되는 상기 도전층 상면에 코팅된 반도체 패키지의 연결 접속재.
  4. 제1접속부를 포함하는 기판;
    상기 기판 상에 적층되고 제2접속부를 포함하는 반도체 칩; 및
    판형 도전층 및 상기 도전층 상에 코팅된 절연층을 포함하여 상기 제1 및 제2접속부에 연결하는 연결 접속재를 포함하는 반도체 패키지.
  5. 제4항에 있어서,
    상기 반도체 칩 상에 적층되는 상부 반도체 칩; 및
    상기 상부 반도체 칩과 상기 반도체 칩 사이에 상기 제2접속부를 노출하게 개재되는 스페이서(spacer)를 더 포함하고,
    상기 절연층은 상기 스페이서에 의해 노출되는 상기 상부 반도체 칩의 후면에 대향되어 상기 상부 반도체 칩과 상기 도전층의 절연을 확보하는 반도체 패키지.
  6. 제4항에 있어서,
    상기 도전층은
    상기 제1 및 제2접속부에 접촉할 부분에 솔더(solder)층을 더 포함하는 반도체 패키지.
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